JPH0569307B2 - - Google Patents
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- JPH0569307B2 JPH0569307B2 JP60065685A JP6568585A JPH0569307B2 JP H0569307 B2 JPH0569307 B2 JP H0569307B2 JP 60065685 A JP60065685 A JP 60065685A JP 6568585 A JP6568585 A JP 6568585A JP H0569307 B2 JPH0569307 B2 JP H0569307B2
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- input
- cell
- circuit
- resistor
- transistors
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- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
入力回路用トランジスタと出力回路用トランジ
スタとを有する入出力回路用セルを具えたマスタ
スライス方式の半導体装置において、 該セルが入力回路を形成するする際に、遊休と
なる出力回路用トランジスタを入力回路の入力端
に接続される抵抗として使用することにより、 該セルの占有面積を増加させることなく該抵抗
の内蔵化を可能としたものである。
スタとを有する入出力回路用セルを具えたマスタ
スライス方式の半導体装置において、 該セルが入力回路を形成するする際に、遊休と
なる出力回路用トランジスタを入力回路の入力端
に接続される抵抗として使用することにより、 該セルの占有面積を増加させることなく該抵抗
の内蔵化を可能としたものである。
本発明は、マスタスライス方式の半導体装置に
係り、特に、入出力回路用セルにおける入力回路
の構成に関す。
係り、特に、入出力回路用セルにおける入力回路
の構成に関す。
マスタスライス方式は、例えば第４図の平面図
に示されるチツプパターンを有する基板、即ち、
チツプ１の周辺部に配置され外部との接続に使用
するパツド２、その内側に配置される入力／出力
回路用セル（Ｉ／Ｏセル）３、更にその内側たる
チツプＣの中央部に主回路を形成するべく配置さ
れ複数のトランジスタを有するセルの集合で構成
されるセル群４、などを形成した未配線の半導体
基板を製造途上の共通基板として予め用意してお
き、この基板上に形成されトランジスタなどの接
続を行う配線を適宜構成することによつて、顧客
が要求する種々の回路を形成出来るようにした製
造方式で、顧客から見た製造期間の短縮に有効で
あることから、ゲートアレイなどの製造に多用さ
れるようになつて来た。
に示されるチツプパターンを有する基板、即ち、
チツプ１の周辺部に配置され外部との接続に使用
するパツド２、その内側に配置される入力／出力
回路用セル（Ｉ／Ｏセル）３、更にその内側たる
チツプＣの中央部に主回路を形成するべく配置さ
れ複数のトランジスタを有するセルの集合で構成
されるセル群４、などを形成した未配線の半導体
基板を製造途上の共通基板として予め用意してお
き、この基板上に形成されトランジスタなどの接
続を行う配線を適宜構成することによつて、顧客
が要求する種々の回路を形成出来るようにした製
造方式で、顧客から見た製造期間の短縮に有効で
あることから、ゲートアレイなどの製造に多用さ
れるようになつて来た。
そして、この半導体装置も一層の高集積化が望
まれている。
まれている。
第５図ａは上記Ｉ／Ｏセルの例のバルクパター
ンを模式的に示す。
ンを模式的に示す。
同図において、５はＩ／Ｏセル３領域の中に形
成されたｐ型ウエル（チツプの基板がｎ型の場
合）、６と７はそれぞれｐ型ウエハ５の内外に形
成された入力回路用ｎチヤネルMOS−FETとｐ
チヤネルMOS−FET、８と９は同様のｐ型ウエ
ル５の内外に形成された出力回路用ｎチヤネル
MOS−FETとｐチヤネルMOS−FET、１０は
入力保護回路である。またＩ／Ｏセル３の外にあ
る２は先に述べたパツドである。
成されたｐ型ウエル（チツプの基板がｎ型の場
合）、６と７はそれぞれｐ型ウエハ５の内外に形
成された入力回路用ｎチヤネルMOS−FETとｐ
チヤネルMOS−FET、８と９は同様のｐ型ウエ
ル５の内外に形成された出力回路用ｎチヤネル
MOS−FETとｐチヤネルMOS−FET、１０は
入力保護回路である。またＩ／Ｏセル３の外にあ
る２は先に述べたパツドである。
このＩ／Ｏセル３を用いて入力回路を形成する
場合の接続構成は第５図ｂに示す如くである。
場合の接続構成は第５図ｂに示す如くである。
即ち、外部の信号線はパツド２に接続され、チ
ツプ１内の配線は、パツド２から保護回路１０と
入力トランジスタ６，７で構成される入力回路１
１に接続され、その出力がセル群４（第４図図
示）に接続される。
ツプ１内の配線は、パツド２から保護回路１０と
入力トランジスタ６，７で構成される入力回路１
１に接続され、その出力がセル群４（第４図図
示）に接続される。
この場合、入力回路１１の入力端（保護回路１
０の入力端）の電位が不安定になるのを防止する
ため、該入力端と電源または接地の間に接続され
る抵抗〔プルアツプ（pull−up）抵抗またはプル
ダウン（pull−doun）抵抗〕は１２に示すように
チツプ１に対して外付けになり、当該半導体装置
を取り付ける装置の構成が複雑になると共に大型
化する問題がある。
０の入力端）の電位が不安定になるのを防止する
ため、該入力端と電源または接地の間に接続され
る抵抗〔プルアツプ（pull−up）抵抗またはプル
ダウン（pull−doun）抵抗〕は１２に示すように
チツプ１に対して外付けになり、当該半導体装置
を取り付ける装置の構成が複雑になると共に大型
化する問題がある。
この問題を回避するため第６図ａに示すように
Ｉ／Ｏセル３の領域の中に抵抗１３を形成し、第
６図ｂ図示の如く抵抗１３に内部配線を施してプ
ルアツプ抵抗またはプルダウン抵抗を内蔵させる
場合があるが、この場合は、抵抗１３の形成領域
が必要となつてＩ／Ｏセル３の領域が大きくなり
主回路を形成するセル群４の領域が狭められる問
題がある。
Ｉ／Ｏセル３の領域の中に抵抗１３を形成し、第
６図ｂ図示の如く抵抗１３に内部配線を施してプ
ルアツプ抵抗またはプルダウン抵抗を内蔵させる
場合があるが、この場合は、抵抗１３の形成領域
が必要となつてＩ／Ｏセル３の領域が大きくなり
主回路を形成するセル群４の領域が狭められる問
題がある。
上記問題点は、本発明の要旨を示した第１図の
接続構成図に示すように、チツプ内配線がマスタ
スライスにより施される半導体装置において、入
力回路用トランジスタ６や７と出力回路用トラン
ジスタ８や９とを有する入出力回路用セル３にお
ける該出力回路用トランジスタ８や９を、該入力
回路用トランジスタ６や７を含んで形成される入
力回路１１の入力端に接続される抵抗として使用
することによつて解決される。
接続構成図に示すように、チツプ内配線がマスタ
スライスにより施される半導体装置において、入
力回路用トランジスタ６や７と出力回路用トラン
ジスタ８や９とを有する入出力回路用セル３にお
ける該出力回路用トランジスタ８や９を、該入力
回路用トランジスタ６や７を含んで形成される入
力回路１１の入力端に接続される抵抗として使用
することによつて解決される。
Ｉ／Ｏセル３を第５図で説明したように入力回
路に使用した際には、出力トランジスタ８および
９は使用されずに遊休となる。
路に使用した際には、出力トランジスタ８および
９は使用されずに遊休となる。
一方、一般にこのような半導体装置に形成され
るトランジスタ例えば上記出力トランジスタ８，
９の通常の使われかたをした際の導通状態におけ
る抵抗値は、それほど低いものではなく例えば
100Ω程度の値を示す。
るトランジスタ例えば上記出力トランジスタ８，
９の通常の使われかたをした際の導通状態におけ
る抵抗値は、それほど低いものではなく例えば
100Ω程度の値を示す。
この値はプルアツプ抵抗またはプルダウン抵抗
に適用可能な値であり、然もこの状態の形成には
電源と接地とがあれば良い。
に適用可能な値であり、然もこの状態の形成には
電源と接地とがあれば良い。
従つて、出力トランジスタ８，９を活用すれ
ば、第６図で説明したような抵抗１３を設けるこ
とをせずして、即ちＩ／Ｏセル３の領域の占有面
積を増大させることなく、マスタスライスの配線
操作によつてプルアツプ抵抗またはプルダウン抵
抗を内蔵させることが可能になる。
ば、第６図で説明したような抵抗１３を設けるこ
とをせずして、即ちＩ／Ｏセル３の領域の占有面
積を増大させることなく、マスタスライスの配線
操作によつてプルアツプ抵抗またはプルダウン抵
抗を内蔵させることが可能になる。
以下本発明の実施例について第２図および第３
図により説明する。
図により説明する。
第２図は本発明の一実施例を示す接続図ａおよ
びその等価回路図ｂ，ｃであり、第３図は他の実
施例を示すＩ／Ｏセルのバルクパターン模式図ａ
と接続構成図ｂである。
びその等価回路図ｂ，ｃであり、第３図は他の実
施例を示すＩ／Ｏセルのバルクパターン模式図ａ
と接続構成図ｂである。
第２図ａ図示の接続は第５図ａ図示のバルクパ
ターンを有するＩ／Ｏセル３に本発明を適用した
ものである。
ターンを有するＩ／Ｏセル３に本発明を適用した
ものである。
即ち、出力トランジスタ８と９でインバータ回
路を形成したドレインを入力回路１１の入力端
（保護回路１０の入力端）に、ゲートを接地VSS
または電源VDDに接続する。
路を形成したドレインを入力回路１１の入力端
（保護回路１０の入力端）に、ゲートを接地VSS
または電源VDDに接続する。
接地VSSに接続した場合の等価回路は第２図
ｂに示す如くで、トランジスタ９のみが導通状態
になりプルアツプ抵抗として機能する。
ｂに示す如くで、トランジスタ９のみが導通状態
になりプルアツプ抵抗として機能する。
また、電源VDDに接続した場合の等価回路は
第２図ｃに示す如くで、トランジスタ８のみが導
通状態になりプルダウン抵抗として機能する。
第２図ｃに示す如くで、トランジスタ８のみが導
通状態になりプルダウン抵抗として機能する。
マスタスライス方式の半導体装置においては、
Ｉ／Ｏセル３に形成する出力トランジスタを複数
組にする場合も多い。
Ｉ／Ｏセル３に形成する出力トランジスタを複数
組にする場合も多い。
第３図ａはその場合のバルクパターンの例を示
しており、出力トランジスタは、第５図ａ図示の
８および９の代わりに８ａ，８ｂ，８ｃおよび９
ａ，９ｂ，９ｃになつている。
しており、出力トランジスタは、第５図ａ図示の
８および９の代わりに８ａ，８ｂ，８ｃおよび９
ａ，９ｂ，９ｃになつている。
MOS−FETの導通状態における抵抗値はゲー
ト幅に左右されてこの幅が小さい程抵抗値が大き
くなるので、トランジスタ８ａ〜、９ａ〜の抵抗
値はトランジスタ８，９の抵抗値より大きくな
る。
ト幅に左右されてこの幅が小さい程抵抗値が大き
くなるので、トランジスタ８ａ〜、９ａ〜の抵抗
値はトランジスタ８，９の抵抗値より大きくな
る。
このことから、第３図ｂ図示のようにトランジ
スタ８ａ〜、９ａ〜の組み合わせを選択すること
によりプルアツプ抵抗やプルダウン抵抗にする抵
抗値を第２図図示の場合より高い値で選択するこ
とが可能になる。
スタ８ａ〜、９ａ〜の組み合わせを選択すること
によりプルアツプ抵抗やプルダウン抵抗にする抵
抗値を第２図図示の場合より高い値で選択するこ
とが可能になる。
以上説明したように、本発明の構成によれば、
入力回路用トランジスタと出力回路用トランジス
タとを有する入出力回路用セルを具えたマスタス
ライス方式の半導体装置において、該セルの占有
面積を増加させることなくプルアツプ抵抗やプル
ダウン抵抗の内蔵化を可能にし、実質的な高集積
化を可能にさせる効果がある。
入力回路用トランジスタと出力回路用トランジス
タとを有する入出力回路用セルを具えたマスタス
ライス方式の半導体装置において、該セルの占有
面積を増加させることなくプルアツプ抵抗やプル
ダウン抵抗の内蔵化を可能にし、実質的な高集積
化を可能にさせる効果がある。
第１図は本発明の要旨を示す接続構成図、第２
図は本発明の一実施例を示す接続図ａおよびその
等価回路図ｂ，ｃ、第３図は他の実施例を示す
Ｉ／Ｏセルのバルクパターン模式図ａと接続構成
図ｂ、第４図はマスタスライス方式の半導体装置
のチツプパターン図、第５図はその半導体装置に
おけるＩ／Ｏセルのバルクパターン模式図ａと入
力回路の接続構成図ｂ、第６図は同じく抵抗を内
蔵したＩ／Ｏセルのバルクパターン模式図ａと入
力回路の接続構成図ｂ、である。 第１図〜第６図において、１はチツプ、２はパ
ツド、３はＩ／Ｏセル、６，７は入力トランジス
タ、８，８ａ〜８ｃ，９，９ａ〜９ｃは出力トラ
ンジスタ、１０は入力保護回路、１１は入力回
路、１２は外付け抵抗、１３は３領域に形成され
た抵抗、VDDは電源、VSSは接地、である。
図は本発明の一実施例を示す接続図ａおよびその
等価回路図ｂ，ｃ、第３図は他の実施例を示す
Ｉ／Ｏセルのバルクパターン模式図ａと接続構成
図ｂ、第４図はマスタスライス方式の半導体装置
のチツプパターン図、第５図はその半導体装置に
おけるＩ／Ｏセルのバルクパターン模式図ａと入
力回路の接続構成図ｂ、第６図は同じく抵抗を内
蔵したＩ／Ｏセルのバルクパターン模式図ａと入
力回路の接続構成図ｂ、である。 第１図〜第６図において、１はチツプ、２はパ
ツド、３はＩ／Ｏセル、６，７は入力トランジス
タ、８，８ａ〜８ｃ，９，９ａ〜９ｃは出力トラ
ンジスタ、１０は入力保護回路、１１は入力回
路、１２は外付け抵抗、１３は３領域に形成され
た抵抗、VDDは電源、VSSは接地、である。
Claims (1)
- １ チツプ内配線がマスタスライスにより施され
る半導体装置において、入力回路用トランジスタ
６，７と出力回路用トランジスタ８，９とを有す
る入出力回路用セル３における該出力回路用トラ
ンジスタ８，９が、該入力回路用トランジスタ
６，７を含んで形成される入力回路１１の入力端
に接続される抵抗として使用されてなることを特
徴とするマスタスライス方式の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065685A JPS61224434A (ja) | 1985-03-29 | 1985-03-29 | マスタスライス方式の半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065685A JPS61224434A (ja) | 1985-03-29 | 1985-03-29 | マスタスライス方式の半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224434A JPS61224434A (ja) | 1986-10-06 |
| JPH0569307B2 true JPH0569307B2 (ja) | 1993-09-30 |
Family
ID=13294108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065685A Granted JPS61224434A (ja) | 1985-03-29 | 1985-03-29 | マスタスライス方式の半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224434A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0403898A3 (en) * | 1989-06-15 | 1991-08-07 | Fujitsu Limited | Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device |
| US5349219A (en) * | 1989-06-15 | 1994-09-20 | Fujitsu Limited | Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163854A (ja) * | 1983-03-07 | 1984-09-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61150232A (ja) * | 1984-12-24 | 1986-07-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路の入出力回路 |
-
1985
- 1985-03-29 JP JP60065685A patent/JPS61224434A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163854A (ja) * | 1983-03-07 | 1984-09-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61150232A (ja) * | 1984-12-24 | 1986-07-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路の入出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224434A (ja) | 1986-10-06 |
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