JPH0479136B2 - - Google Patents

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JPH0479136B2
JPH0479136B2 JP58134316A JP13431683A JPH0479136B2 JP H0479136 B2 JPH0479136 B2 JP H0479136B2 JP 58134316 A JP58134316 A JP 58134316A JP 13431683 A JP13431683 A JP 13431683A JP H0479136 B2 JPH0479136 B2 JP H0479136B2
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Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体集積回路装置に関し、特にマス
タースライス方式の半導体集積回路装置の入出力
バツフアの高密度、高集積化を図つて多ピン化お
よび小チツプサイズ化、更にはチツプ機能の向上
を達成するのに有効な技術に関するものである。
〔背景技術〕
一般に論理用或いはその他の用途の半導体集積
回路装置（IC）、特に大規模集積回路装置（LSI）
では、内部回路と外部回路とのインターフエイス
をとるための入力用、出力用のバツフア回路が必
要とされている。このため通常では第１図に示す
ように、チツプ（半導体素子ペレツト）１の周辺
に複数個配設したボンデイングパツド（電極パツ
ド）２と内部回路３との間に所謂（入出力）バツ
フア４を配設形成している。
ところで、内部回路の構成、例えば所望の論理
回路を配線工程で自由に設計製作できるゲートア
レイ方式或はマスタスライス方式の半導体集積回
路装置では、内部回路の設計に応じてボンデイン
グパツドの入力、出力機能を任意に選択し得るよ
うに、前記バツフアに種々の工夫がなされてい
る。例えば、第２図はその一例を示すもので、ボ
ンデイングパツド２に対応して設けたバツフア４
は、内部に入力用バツフア回路を構成するための
回路素子５と、出力用バツフア回路を構成するた
めの回路素子６とを夫々配設形成している。そし
て、内部回路３の設計に応じてバツフア４内の入
力用或いは出力用いずれかの回路素子を選択して
ボンデイングパツド２および内部回路３に接続す
るようにしている。これにより、このバツフアを
入力用或いは出力用バツフアとして構成し得るよ
うに、かつボンデイングパツド２を入力端子或は
出力端子として構成し得るようにしている。
しかしながら、この構成では各バツフア４内に
必ず入力用、出力用の各回路素子５，６双方を形
成しておかなければならない。このため、バツフ
ア１個当りの占める面積が大きくなり、これをチ
ツプ周辺に配列する関係上ボンデイングパツド２
の配列数、即ちピン数の増大に限度がある。ま
た、ピン数を増やせばそれに応じてチツプサイズ
も大型化することになる。
このことから、第３図に示すようにボンデイン
グパツド２の数を前例の約２倍にしたものがあ
る。（特開昭57−211248号公報）。これは、同図の
ようにチツプ１周辺に設けた１つのバツフア４で
入力用バツフア、出力用バツフアの双方を構成し
得るようにし、かつ各バツフアに２個のボンデイ
ングパツド２Ａ，２Ｂを配設形成することによ
り、入力用バツフアと出力用バツフアとを夫々独
立にピンに接続し機能し得るようにしたものであ
る。
しかしながら、本発明者の検討によれば、この
構成でも、１つのバツフアで入力用と出力用の２
つの機能を独立に得られるものの各ボンデイング
パツド２Ａ，２Ｂの機能は夫々入力用（たとえば
２Ａ）或いは出力用（たとえば２Ｂ）と固定され
てしまう。このため、次のような問題があること
がわかつた。すなわち、入力、出力の各信号ピン
としての各パツド２への割当の自由度が小さくな
り機能選択の自由度が低下される。また、パツド
２Ａと２Ｂとを合せた全体のパツド数が増大され
ても入力用或いは出力用としてのパツド数は全パ
ツド数の夫々約1/2に制限されることになる。こ
のため、この種ゲートアレイで適用される論理回
路で通常生じるように、入力信号と出力信号の数
に偏りがあつていずれか一方の数が極端に多くな
る品種に適用する場合には、その実質的なピン数
は前述の第２図のものと大差がなく、多ピン化、
チツプサイズの小型化等の目的を達成することは
困難になる。
〔発明の目的〕
本発明の目的は入出力ピンの多ピン化を図る一
方でチツプサイズの低減を図り、しかもピン機能
を始めるとするチツプ機能の向上を達成すること
のできる半導体集積回路装置を提供することにあ
る。
また本発明の他の目的は入力バツフアと出力バ
ツフアを任意の位置にしかも従来の約２倍の数の
設定が可能な半導体集積回路装置を提供すること
にある。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
〔発明の概要〕
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、ボンデイングパツドに対応して設け
たバツフアをそこに形成する配線パターンに応じ
て入力用バツフア或いは出力用バツフアのいずれ
にも使用できるようにし、かつこれらの入力用バ
ツフア、出力用バツフアの各回路素子は同一のも
のをいずれにも兼用して使用することができるよ
うに構成することにより、入力用、出力用の夫々
専用の回路素子を別個に形成する必要をなくし、
その分バツフアの占有面積を低減してピン数の増
大又はチツプの小型化を図ると共に、１つのバツ
フアを入力用、出力用のいずれにも設定できるよ
うにしてピンないしチツプの設計の自由度の向上
を達成するものである。
〔実施例〕
第４図ないし第８図は本発明を相補型
MISFETからなるマスタースライス論理LSIに適
用した実施例を示す。この半導体集積回路装置１
０は、全体を第４図Ａに示したような略正方形の
チツプ（半導体素子ペレツト）として構成してお
り、その中央部には論理回路部１１の回路素子と
してのｐチヤネル、ｎチヤネル、の各MISFET
（MIS型電界効果トランジスタ）が多数個形成さ
れ、その周辺にはバツフア１２およびバツフア１
２に対応するボンデイングパツド１３が複数個配
列形成されている。この場合、論理回路部の回路
素子やバツフア１２、ボンデイングパツド１３と
バツフア１２との間には配線が施されておらず、
配線工程において任意の配線を施すことにより所
望の論理回路や入、出力回路を得ることができる
ようになつている。また第４図Ｂの周辺部の一部
拡大図からわかるように、バツフア１２内の回路
素子７は入力用、出力用のいずれかのバツフアを
構成したときも使用できるように区別なく形成さ
れている。したがつて、入力用素子と出力用素子
を夫々別個に必要分設ける必要がないのでバツフ
ア１２の占有面積をバツフア４に比べ約1/2にで
きる。第４図Ａのようにチツプ１０の周辺には第
２図の例に較べて約２倍、第３図の例とは略同数
の数のボンデイングパツド１３を配列形成してい
る。ボンデイングパツド１３の内側には１個のボ
ンデイングパツド１３に対して１つのバツフア１
２を夫々個別に対応形成している。すなわち、第
２図の例に対しては、バツフア１２の占有面積を
バツフア４の約1/2にすることで同一面積のチツ
プ上に約２倍のバツフア１２およびボンデイング
パツド１３を設けることを可能にしている。バツ
フア１２は入力用あるいは出力用バツフアとして
任意にその機能を設定できる。従つて、本実施例
は第２図の例に対して、入出力部分の設計につい
て、約２倍の設計の自由度を持つ。一方、第３図
の例に対しては、ボンデイングパツドの数は同一
であるが、個々のボンデイングパツドの機能を入
力用あるいは出力用に任意に設定できる。これは
バツフアの面積を1/2にすることによつて、個々
のボンデイングパツドに対応してその機能を入力
用あるいは出力用に任意に設定できるバツフアを
設けているからである。第３図の例では、たとえ
ばボンデイングパツド２Ａは入力用、２Ｂは出力
用とその機能は半ば固定されている。従つて、本
実施例は第３図の例に対して、入出力部分の設計
について、約２倍の設計の自由度を持つ。
本実施例の装置の周辺部を更に詳しく説明す
る。
バツフア１２は、第５図に拡大しかつその一部
の断面を第６図に示すように、図示右側のｐチヤ
ネルMOSFET（以下、PMOSFETという）領域
１４と、左側のｎチヤネルMOSFET（以下
nMOSFETという）領域１５とで構成され、各
領域内に夫々MISFETからなる回路素子を形成
している。
即ち、バツフア１２の右半分のｎ型シリコン半
導体基板１６には複数個のpMOSFETが形成さ
れ、左半分に形成したｐ型ウエル１７には複数個
のnMOSFETが形成されている。前記
pMOSFET領域１４のpMOSFETは、６本のポ
リシリコンのゲート電極１８を並行に配置すると
共にこれらゲート１８に自己整合的に形成した
p+型のソース・ドレイン層１９とからなり、し
かも夫々のゲート幅を78μｍに設定した６個の直
列接続されたpMOSFETからなる第１の
pMOSFET群２０と、５本ポリシリコンのゲー
ト電極２１およびこれに自己整合的に形成された
p+型ソース・ドレイン層２２を形成した夫々の
ゲート幅が20μｍの５個のpMOSFETからなる第
２のpMOSFET群２３および１個のポリシリコ
ンのゲート電極２４に自己整合的にp+型ソー
ス・ドレイン層２５を形成してゲート幅を7μｍ
に設定した第３のpMOSFET２６とで構成して
いる。一方、nMOSFET領域１５には、
pMOSFET領域１４と略線対称に、第１の
nMOSFET群２７と、第２のnMOSFET群２８
および第３のnMOSFET２９とを形成している。
つまり、第１のnMOSFET群２７は第６図に示
すように、並行に形成した６本のポリシリコンの
ゲート電極３０と、これに自己整合的に形成した
n+型のソース・ドレイン層３１とからなる６個
の直列接続されたnMOSFETを含み、夫々のゲ
ート幅を78μｍに設定している。第２の
nMOSFET群２８は５本のポリシリコンのゲー
ト電極３２とこれに自己整合的に形成したn+型
ソース・ドレイン層３３とからなる夫々のゲート
幅を20μｍに設定した５個のnMOSFETからな
り、第３のnMOSFET２９はポリシリコンのゲ
ート電極３４と、これに自己整合的に形成した
n+型ソース・ドレイン層３５とでゲート幅を35μ
ｍに設定している。なお、本例においては、第２
のpMOSFET群２３とnMOSFET群２８は２素
子ずつ分離して形成しており、また夫々の一部と
第３のpMOSFET２６、nMOSFET２９とを一
体的に形成した構成としている。なお、第６図
中、３６はSiO2膜、３７はフオスフオシリケー
トガラス（PSG）膜、３８は基板表面の選択酸
化による厚いSiO2膜である。
以上の構成によれば、配線工程においてアルミ
ニウム（Al）配線をバツフア１２上に形成すれ
ば、その配線パターンに応じてこのバツフアを入
力用バツフア或いは出力用バツフアとして構成す
ることができる。
第７図Ａ，Ｂはバツフア１２を入力用バツフア
として構成した状態を示す。図中×印は各領域間
の接続を表す（以下同じ）。ボンデイングパツド
１３に接続する配線３８を第１のnMOSFET群
２７のMOSFETの電流を流すための一方の電極
であるn+型半導体層３１ａに接続する一方、ゲ
ート３０、MOSFETの電流を流すための他方の
電極である半導体層３１ｂを基準電位としての接
地電位Ｇに接続し、かつこれらの６個の
MOSFETの各領域の夫々を全て並列接続するこ
とにより実質的に468（＝78μｍ×６）μｍのゲー
ト幅のクランプダイオードＤとして構成してい
る。なお、ボンデイングパツド１３とクランプダ
イオードＤとの間にはゲート電極と同様のポリシ
リコン膜からなる入力保護抵抗Ｒを設ける。配線
３９は第３のnMOSFET２９、pMOSFET２６
を接続して初段のCMOSインバータI1iを構成し、
更に第２のnMOSFET群２８、pMOSFET群２
３の中から順次１つずつを接続してゲート幅が
20μｍの第２段CMOSインバータI2i、第３段
CMOSインバータI3iを構成し、最終的には第２の
nMOSFET群２８、pMOSFET群２３から夫々
３つのMOSFETを並列接続したものを接続して
ゲート幅が60（＝20μｍ×３）μｍの終段CMOS
インバータIFiを構成している。そして、この終段
インバータIFiの出力は配線４０により内部回路部
１１に接続される。図中、４１は接地電位接続
用、４２は電源電位（VCC）接続用の各配線であ
る。
このように構成された入力用バツフアは、同図
Ｂに示す回路構成となる。ゲート幅468μｍの大
きなクランプダイオードＤにより過大電流をクラ
ンプする。初段CMOSインバータI1iの
nMOSFET２９とpMOSFET２６の各ゲート幅
35μｍ、7μｍの比によつて信号レベルの調節すな
わち論理しきい値電圧を調整してTTLからの入
力信号をCMOSに適合化する。第２段、第３段
の各CMOSインバータI2i，I3iによつて波形整形し
ながら終段CMOSインバータIFiにて増幅する。バ
ツフア出力は配線４０により内部回路部１１に接
続される。なお、入力用バツフアとしては第１の
pMOSFET群２０は使用しない。
一方、第８図Ａ，Ｂはバツフア１２を出力用バ
ツフアとして構成した状態を示す。内部回路部１
１に接続された配線４３は先ず第２の
nMOSFET群２８、pMOSFET群２３の１つず
つに接続して夫々のMOSFETのゲート幅が20μ
ｍの初段CMOSインバータI1Oを構成し、またこ
れらFET群２８，２３から２つのMOSFETを並
列接続したものを接続してゲート幅が実質的に
40μｍの第２段CMOSインバータI2Oを構成し、更
に第１のnMOSFET群２７、pMOSFET群２０
を夫々全て並列に接続して１つのMOSFETとな
し、夫々がゲート幅が468μｍの外部回路駆動用
の終段CMOSインバータIFOを構成している。な
お、第３のnMOSFET２９とpMOSFET２６は
使用しておらず、図中４４は接地電位接続用、４
５は電源電位（VCC）接続用の配線であり、配線
４６は出力線としてボンデイングパツド１３に接
続される。
このように構成された出力用バツフアは、同図
Ｂに示す回路構成とされ、初段、第２段の各
CMOSインバータI1O，I2Oにより波形整形されか
つ増幅された内部回路部１１からの出力信号は、
終段CMOSインバータIFOにより大きく増幅され
てボンデイングパツド１３に供給され、外部に出
力されて外部回路を駆動する。
ここで、第４図に示したバツフア１２は全て前
記構成であり、したがつて各バツフア１２はいず
れも入力用バツフア、出力用バツフアのいずれに
でも任意に設定でき、かつボンデイングパツド１
３は入力ピン、出力ピンのいずれにでも設定でき
る。
したがつて、以上の構成の半導体装置（チツ
プ）によれば、バツフア１２では第１、第２、第
３のnMOSFET（群）２７，２８，２９、
pMOSFET（群）２０，２３，２６の各素子を
夫々配線パターンを相違して接続を変えるだけで
入力用或いは出力用の素子として利用でき、かつ
バツフア１２全体を入力用、出力用のいずれにも
任意に設定することができる。これにより、バツ
フア１２は、素子を入、出力用に兼用できる分、
素子の省略を図つてバツフア１２の占有面積を低
減できる。したがつて、チツプ１０上へのバツフ
ア配設密度を向上してバツフア数およびこれに対
応したボンデイングパツド数（ピン数）の増大を
達成できる。逆に、バツフア数を同じにすればチ
ツプサイズを低減してチツプの小型化を達成でき
る。
一方、バツフア１２は入力用、出力用のいずれ
にでも任意に設定できるので、ボンデイングパツ
ド１３を入力端子、出力端子のいずれにも自由に
設定できる。したがつて、入力信号又は出力信号
のみが多いような品種にもボンデイングパツド数
までこれに対応させることができ、しかも入力、
出力端子の配置を自由にできるので、端子機能な
いしチツプ全体の機能の設計の自由度を向上する
ことができる。因みに、第２図、第３図に示した
従来装置のものに比較して２倍以上のピンの機能
の設計の自由度を得ることができる。
なお、前述した構成によれば、２個のバツフア
１２，１２を使用して両バツフア１２，１２間に
わたつて素子を利用した配線を形成することによ
り、クロツク入力用バツフアとしても構成するこ
とができ、また双方向性バツフアとして構成する
ようにしてもよい。
〔効果〕
(1) チツプに形成したバツフア内の素子を、配線
を変更することによつて入力用或いは出力用の
いずれにでも利用できるようにしているので、
バツフアを入力用バツフア、出力用バツフアの
いずれにでも任意に設定でき、バツフアに対応
して設けたボンデイングパツドを入力用、出力
用とそのピン自由度を向上でき、これによりチ
ツプ全体としての自由度を向上できる。
(2) バツフア内の同一の素子を入力用、出力用の
いずれにも利用できるよう素子を兼用している
ので、その分必要な素子の数を低減でき、これ
によりバツフアの占有面積を低減してバツフア
の配設密度を向上し、同一チツプ上に形成し得
るバツフア数の増大を達成でき、合わせてボン
デイングパツドを増大して多ピン化を達成でき
る。
(3) バツフアの占有面積を低減できるので、同一
ピン数の場合にはチツプサイズの低減を図り、
チツプの小型化を達成できる。因みに1000〜
2000ゲート規模のCMOSマスタースライスで
は、チツプサイズは入、出力バツフアの数で決
定されている実情にある。
(4) バツフアを入、出力用のいずれにでも設定で
きる一方で、バツフアの占有面積の低減に伴な
うピン数の増大が実現できるので、入力ピン或
いは出力ピンの配設数を増大した全てのピン数
にまでその制限を高めることができ、特に入力
信号や出力信号の数に偏りがあつて一方の数が
極端に多いような品種にも適用できる。
(5) バツフアをCMOS構造に構成しているので、
バツフア消費電力を低減できる。
(6) 複数個の単位ゲート幅のMISFETにて素子
を構成しているので、素子の接続数に応じて所
望のゲート幅のMISFETないしこれを用いた
各種回路を構成でき、入、出力用バツフアの回
路の自由度を向上できる。
(7) 入力用バツフアで大面積を必要とするクラン
プMOSと、出力用バツフアで大面積を必要と
する外部回路駆動用MOSとを同一のMOSで兼
用しているので、バツフア面積を大幅に低減で
きる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、バツフアはCMOS構成にする
必要はなくpMOSFET或いはnMOSFETのみで
構成するようにしてもよい。また、具体的な素子
（MISFET）のパターン形状やゲート数、ゲート
幅、更には配線により形成した入力用バツフア、
出力用バツフアの回路は図示以外に自由に設計で
きる。また、素子はバイポーラトランジスタで構
成することもできる。
〔利用分野〕
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつたCMOS論理マスタ
ースライスLSIに適用した場合について説明した
が、それに限定されるものではなく、入出力バツ
フアを有する半導体装置一般に適用することがで
きる。
【図面の簡単な説明】
第１図は一般的なゲートアレイ系半導体集積回
路装置（チツプ）の概略的な平面図、第２図は従
来装置の一例の一部の拡大図、第３図は従来装置
の他の例の一部の拡大図、第４図ＡおよびＢは本
発明装置の一実施例の平面図とその一部の拡大
図、第５図はバツフア部の拡大平面図、第６図は
第５図の−線に沿う拡大断面図、第７図Ａは
入力用バツフアとして構成した状態の平面図、同
図Ｂは等価回路図、第８図Ａは出力用バツフアと
して構成した状態の平面図、同図Ｂは等価回路
図、 １０……半導体集積回路装置（チツプ）、１１
……内部回路部、１２……バツフア、１３……ボ
ンデイングパツド、１４……pMOSFET領域、
１５……nMOSFET領域、１６……ｎ型シリコ
ン半導体基板、１７……ｐ型ウエル領域、２０…
…第1pMOSFET群、２３……第2pMOSFET群、
２６……第3pMOSFET、２７……第
1nMOSFET群、２８……第2nMOSFET群、２
９……第3nMOSFET、３８〜４６……配線。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体集積回路装置の複数のボンデイングパ
    ツドに対応して設けた複数のバツフアと、該各バ
    ツフア内に単位ゲート幅を有するMIS型電界効果
    トランジスタパターンを複数個形成し、これらの
    中の任意の数を並列配線することにより所望のゲ
    ート幅のMIS型電界効果トランジスタを回路素子
    として構成できるようにするとともに、上記複数
    のバツフアの夫々を配線パターンに応じて入力
    用、出力用のいずれにも設定し得るように構成し
    てなり、入力バツフアのクランプダイオードの
    MIS型電界効果トランジスタパターンと出力バツ
    フアの最終段の外部回路駆動用のMIS型電界効果
    トランジスタパターンを上記単位ゲート幅を有す
    るMIS型電界効果トランジスタパターンを複数並
    列配線した同一パターンにて形成してなることを
    特徴とする半導体集積回路装置。 ２ 上記各バツフアは異なる単位ゲート幅のMIS
    型電界効果トランジスタを夫々複数個ずつ有する
    ことを特徴とする特許請求の範囲第１項記載の半
    導体集積回路装置。 ３ 上記各バツフア内のMIS型電界効果トランジ
    スタはｎ型およびＰ型のMIS型電界効果トランジ
    スタからなり、相補形MIS回路を構成し得ること
    を特徴とする特許請求の範囲第１項または第２項
    記載の半導体集積回路装置。
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