JPS63108733A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS63108733A
JPS63108733A JP61254315A JP25431586A JPS63108733A JP S63108733 A JPS63108733 A JP S63108733A JP 61254315 A JP61254315 A JP 61254315A JP 25431586 A JP25431586 A JP 25431586A JP S63108733 A JPS63108733 A JP S63108733A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に周辺バッファー回
路の導出部とバット間の接続手段に関する。
〔従来の技術〕
従来の論理回路を備えた半導体集積回路は、第４図に示
すように、内部論理回路６９に対して外部への信号導出
機能を有するバッファー回路４５〜５９がチップの周辺
に配列されており、各バッファー回路４５〜５９に対応
してワイヤーボンディング用のパッド５７〜６８はそれ
ぞれ１個のみ設けられておシ、シかもそれらのパッド５
７〜６８はチップの周辺に沿って一列に配列されていた
。
〔発明が解決しようとする問題点〕
かかる従来の半導体集積回路の配置方法では、特に同一
機能のバッファー回路が繰り返し周辺に配列されるゲー
トアレイセルや、スタンダードセルでは、−個のバッフ
ァー回路から取り出せる信号数は１個のみであるため、
導出可能な総信号数がチップサイズによって制約を受け
るという欠点があった。又逆に取シ出す信号数を多くす
ると多数のバッファー回路を必要とし、チップサイズの
小型化が達成できない。
本発明の目的はチップサイズを大きくすることなく入出
力の数を多くできる半導体集積回路を得ることにある。
〔問題点を解決するための手段〕
本発明によれば、ゲートアレイやスタンダードセルのよ
うな内部論理回路部分とその信号を外部に導出するため
のバッファー回路を有する半導体集積回路において、少
くとも一つのバッファー回路には少くとも２個以上のワ
イヤポンディングパッドが対応して設けられしかも、そ
れらのワイヤポンディングパッドの配置はチップ周辺に
沿って隣合わないようにされている。
本発明によれば、１つのバッファー回路から複数のポン
ディングパッドが取シ出されそのうちの１個のポンディ
ングパッドのみがチップの周辺に沿って配置されるため
、チップの周辺長を短かく抑えてポンディングパッドの
数を増やすことができる。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例で、周辺バッファー回路の所
定のもの、例えば入出力兼用のバッファー回路は、信号
入力のためのポンディングパッドと信号導出のためのポ
ンディングパッドとの２個のポンディングパッドを有し
ている半導体集積回路である。すなわち、半導体チップ
３上に内部回路１と周辺バッファ一部２とを有しておシ
、周辺バッファ一部には入出力兼用のバッファー回路４
〜１１を有しておシ、各バッファー回路にはボンディン
グ線１２を接続するためのポンディングパッド１３〜２
８が２個づつ設けられている。これら対になっているポ
ンディングパッドの一方はチップ３の周辺に配置され、
他方は内側に配置されている。
バッファー回路４〜１１は入出力兼用バッファーのよう
に２つの機能を有しているものが選ばれ、それぞれの信
号はそれぞれのポンディングパッドからボンディング線
１ｚを介して外部と接続されている。この外に時系列的
に異なる２つの入力信号又は出力信号を扱うバッファ回
路であっても良い。列上で隣接するポンディングパッド
は一般にパッドピッチの固有の設計基準の限界までつめ
て配列されるため、ポンディングパッド２１−２８をポ
ンディングパッド１３〜２０と同じ列上でチップ周辺に
沿って一列に配列しようとすると、長い周囲長を必要と
し、チップ面積はそれだけ増大することになる。しかる
に本発明によれば、−列に配置されるポンディングパッ
ドの数が減るためチップ面積が徒らに増大することはな
い。
第２図は、第１図に使用されている人出カバッ７アー回
路４〜１１の内部構成列を示すものである。
半導体集積論理回路に使用されるバッファー回路は一般
に入力バッファー回路と出力バッファー回路と双方向バ
ッファー回路とに大別されるが、ゲートアレイ等のセミ
カスタムＬＳＩでは、設計時間短縮のために予め準備さ
れたバッファー回路をブロックとして使用するため、１
つのバク７ア一回路でこれらの機能のすべてを実現でき
る構成となっている。しかるに従来は、１つのバッファ
ー回路に複数のポンディングパッドを設けても、それは
全てチップ周辺で同じ列に配列されていた。
また、従来のため個々のバッファー回路は入力・出力、
双方向の３つのバッファー機能のうち単一の機能しか発
揮できなかった。しかるに本発明によれば、第２図に示
すように各バッファー回路は入力バッファ一部３１と出
力バッファ一部３２と入力バッファ一部３３とが組合わ
せられておシ、これらの相互配線にょシ２種類以上の機
能を使用することが可能となる。
第３図は本発明の他の実施例を示す。本実施例では複数
の機能を有するバッフ１回路３５．３７は単一の機能を
有するバク７７回路３６と形状を違え、バッファー回路
３５，３７０各２つのポンディングパッド３８，４０，
４１．４２の一方はチップ周辺に配置し、他方は内側に
配置している。
単一の機能を有するバッファー回路３６は面積も小さく
、２種類の機能を有するバッファー回路３５Ｔ！＝＆は
面積が大きくしかもポンディングパッドを２個必要とし
ている。このため、バッファー回路３５．３６をＬ字型
として内側のポンディングパッド４１．４２をポンディ
ングパッド３８．３９からズラして配置することにょシ
、バッファー回路３５．３６のチップ内側への占有面積
の広がシを抑えている。これによって、バッファ一部の
面積利用効率の最適化がはかれる。
〔発明の効果〕
以上説明したように、本発明は、半導体集積回路の周辺
バッファー回路の所定のものに対応した複数のパッドを
チップ辺に沿わない位置に配置することＫよシ、チップ
面積の増大を抑えて多数の信号を導出できる効果がある
。
【図面の簡単な説明】
第１図は本発明の一実施例を示す部分平面図、第２図は
第１図の一実施例で使用されるバッファー回路の内部構
成例を示すブロック図である。 第３図は本発明の他の実施例を示す部分平面図である。 第４図は従来方式でなるの半導体集積回路のバッファー
回路部およびパッド部分を示す部分平面図である。 １．４３．６９・・・・・・内部論理回路、２，３４．
４４・・・・・・周辺バッファ一部、１３〜２０．２１
〜２８　、２９　、３０　。 ３８〜４２．５７〜６８・・・・・・ポンディングパッ
ド、４〜１１．３５〜３７．４５〜５６−−−−−−バ
ッファー回路。 ヤ３　凹 平４　図

Claims (1)

    【特許請求の範囲】
  1. 半導体チップと、該半導体チップに形成された内部論理
    回路と、該内部論理回路の周辺に配置されたバッファー
    回路とを有し、前記バッファ回路の所定のものには複数
    のボンディングパットが前記半導体チップの周辺に該周
    辺沿っては隣接しないように設けられていることを特徴
    とする半導体集積回路。
JP61254315A 1986-10-24 1986-10-24 半導体集積回路 Granted JPS63108733A (ja)

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JP61254315A JPS63108733A (ja) 1986-10-24 1986-10-24 半導体集積回路
US07/113,831 US4947233A (en) 1986-10-24 1987-10-26 Semi-custom LSI having input/output cells

Applications Claiming Priority (1)

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JP61254315A JPS63108733A (ja) 1986-10-24 1986-10-24 半導体集積回路

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JPS63108733A true JPS63108733A (ja) 1988-05-13
JPH0519989B2 JPH0519989B2 (ja) 1993-03-18

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