JPS61123154A

JPS61123154A - ゲ−トアレイｌｓｉ装置

Info

Publication number: JPS61123154A
Application number: JP59243349A
Authority: JP
Inventors: Tomoaki Tanabe; 田辺　智明; Shigeru Fujii; 藤井　滋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-11-20
Filing date: 1984-11-20
Publication date: 1986-06-11
Anticipated expiration: 2009-11-24
Also published as: JPH0695569B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明け、ゲートアレイＬＳＩ装置に関し、特にメモリ
回路専用の領域およびバルクを有するメモリ搭載ｒ−４
７レイＬＳＩ装置に関する。

（従来の技術）従来、ランダムアクセスメモリ（以下単にＲＡＭと称す
る）等のメモリ回路を搭載したメモリ搭載ｆ−）アレイ
ＬＳＩ装置においては、メモリ回路の実現方法として、
（１）メモリセルおよびアｒレスレジスタ、う゛イトア
ン！、センスアンプ等の周辺回路を論理回路を構成する
ための基本セルと同種の基本セルを使用して実現する方
法、および（２）メモリセル用の・シルクを論理回路用
の基本セル列の間に設けられた配線チャネル領域に用意
し、メモリの周辺回路は論理回路と共通の基本セルによ
り実現する等の方法が行なわれていた。

ところが、このような従来形の方法においては、論理回
路部分とメモリ回路部分とが混在するため各基本セル等
の配置決定処理および配線が極めて複雑になると共に１
基本セル等の利用効率が低下し各回路の専有面積が大き
くなるという不都合があった。また、特に、上述の（２
）の方法においては、論理回路用の基本セルの間の配線
領域の下にメモリ・９ルクが配置されるため、配線容量
が増加し動作速度が遅くなる等の不都合があった。

（発明が解決しようとする問題点）本発明は、前述の従来形における問題点に鑑み、メモリ
搭載ゲートアレイＬＳＩ装置において、各基本セル等の
配置決定処理および配線を簡略化し、各回路の実装密度
を向上させると共に１配線容量等の増加に伴う動作速度
の低下を防止することを目的とする。また、本発明は、
ｆｆ−）アレイＬＳＩ装置に任意の容量のメモリ回路を
容易に実現できるようにすることをも目的とする。

（問題点を解決する九めの手段）上述の問題点を解決するため本発明によれば、ダートア
レイＬＳＩ装置のチップ上にそれぞれ複数の論理回路セ
ルを有する単数または複数のロジックブロックおよび少
なくとも１つのメモリブロックを設ける。そして、各メ
モリグ口、りＫは複数のメモリプロ、りと周辺回路を備
えた複数の基本メモリブロックが含まれ、これらの基本
メモリブロックのうち少なくとも２つの隣接する基本メ
モリブロックの構成回路は互いに鏡像関係に配置される
。

（作用）上述のような手段を用いることｋよシ、メモリブロック
をメモリ回路実現のための専用領域として利用すること
によシ、同一容量のメモリ回路を従来に比しより小さな
面積で実現することが可能となる。また、各回路素子の
配置決定および配線が簡略化され、配線容量を少なくす
ることも可能になる。さらに、互いに鏡像関係にある隣
接する基本メモリブロックを適宜組み合わせるとと（よ
って任意の容量のメモリ回路を容易に実現することが可
能となる。

（実施例）以下、図面によ）本発明の詳細な説明する。

第１図は、本発明の１実施例に係わるｆ−）アレイＬＳ
Ｉ装置の半導体チップ上の回路配置を示す。

同図の装置は、半導体チップ１上に２個の論理ブロック
２−１．２−２と２個のメモリブロック３−１．３−２
とを有し、さらＫこれらの各回路ブロックの周辺に入出
力バッファ回路４を備えている。各論理プロ、り２−１
．２−２はそれぞれ複数の基本論理セル５ａが配列され
た基本論理セル列５を有しており、これらの基本論理セ
ル列５の周辺の領域は論理配線領域６として使用される
。

各メモリブロック３−１．３−２は各々例えば４個の基
本メモリブロックを備えてお夛各基本メモリブロックの
周辺の領域はメモリ用配線領域８として使用される。さ
らＫ、論理ブロック２−１゜２−２およびメモリブロッ
ク３−１．３−２の周辺の領域はこれらの回路ブロック
と入出カバ、７ア回路４との間の配線領域として使用さ
れる。なお、基本セルとしては、例えば特開昭５４−９
３３７５号公報に記載されているものが使用される。

第１図のｆ−）アレイＬＳＩ装置においては、各論理ブ
ロック２−１．２−２内の各基本セルを適宜アルミ配線
等によシ接続することにより所望の論理回路が実現され
、１＋各メモリブロック３−２゜３−１内の各基本メそ
リブロック７を各々単独であるいは組み合わせて使用す
ることにより所望の容量のメモリ回路が形成される。

第２図は、本発明の他の実施例に係わるダートアレイＬ
ＳＩ装置を示す。同図の装置は、半導体チッｆ１上に３
個の論理ブロック２−１　、２−２　。

２−３と１個のメモリブロック３−１を備えたものであ
る。

このように１本発明に係わるｒ−）アレイＬＳＩ装置に
おいては論理ブロックおよびメモリブロックの数を任意
の値に設定することが可能である。

例えば、第３図（ａ）Ｋ示すように１個の論理プロ。

り２−４と１個のメモリプロ、り３−３を設けることも
可能であシ、ま九同図伽）に示されるように、２個の論
理プコック２−５．２−６および１個の論理プムック３
−４を設けることも可能である。

第４図は、上述の各実施例におけるメモリブロックに含
まれる基本メモリブロックの構成を示す・同図において
、１０は例えば３２行×４８列の構成のメモリセルアレ
イであシ、１１はクロ、クパッファおよびメモリコント
ロール信号回路等を含む制御回路である。メモリセルア
レイ１０の一辺に沿って書き込みアンプ１２、センスア
ンプ１３および試験回路１４等が配置されている。また
、メモリセルアレイ１０の他の辺に沿って書き込みワー
ド線パ、ファ１５、第１アドレスデコーダ１６、第２ア
ドレスデコーダ１７、第１アドレスレノスタ１８、第２
アドレスレジスタ１９等の周辺回路が配置されている。

なお、アドレスデコーダおよびアドレスレジスタが２系
統あるのはいわゆるデユアルー一ト型のメモリ回路が構
成できるようにするためである。また、メモリブロック
内の配線もマスダスライス化して、一部分の配線を施さ
ないことで、３２行×４８列以外のメモリも構成できる
。

次に１上述のような基本メモリプロ、り７が各メモリブ
ロック内でどのように配置されているかを説明する。今
、図面の簡略化のため、基本メモリゾロ、り７の各回路
部分を第５図に示すようにメモリセル７９４部分ＭＣＡ
と、クロ、クパッファおよびメモリコントロール信号回
路・等を含む制御回路１部分Ｃとローデコーダおよびア
ドレスレジスタ等を含むロー側周辺回路ＲＷと、書き込
みアンプ、センスアンプ、およびコラムデコーダ等を含
むコラム側周辺回路ＣＬＭとにプロ、り分けして考える
。

第６図は、第１図のｆ−）アレイＬＳＩ装置における各
メモリブロック３−１および３−２内の基本メモリセル
ブロックの配置を示す。第６図に示すように、例えばメ
モリプロ、り３−１には４個の基本メモリブロックが含
まれるがこれらの４個の基本メモリプロ、りのうち互い
に隣接する２個の基本メモリゾロ、り７および７′はメ
モリセルアレイＭＣＡ同志が隣接するように配置されて
いる。

そして、基本メモリブロック７′においてはロー側周辺
回路ＲＷ、コラム側周辺回路ＣＬＭおよびクロ、クパ、
７ア等を含む回路Ｃの部分が基本メモリプロ、り７１１
′２：対して鏡像関係に配置されている。

すなわち、第６図において、各基本メモリプロ。

り７′は隣接する基本メモリブロック７に対して隣接線
を中心とした鏡像関係に構成されている。他のメモリプ
ロ、り３−２においても４つの基本メモリプロ、りのう
ち２個同志が互いに隣接し、かつ隣接する基本メモリブ
ロックの各回路要素は互いに鏡像関係に配置されている
。なお、各基本メモリブロックはロー側周辺回路が論理
プロ、りとの境界線２０側に位置するように配置される
。

第７図は、前述のような基本メモリブロックを、使用し
てメモリ回路すなわちメモリマクロが構成される様子を
示すものである。第７図（ａ）および伽）はそれぞれ２
個の基本メモリブロックを使用して構成したメモリマク
ロを示す。第７図（ＩＬ）は例えば第６図におけるメモ
リプロ、り３−１の各基本メモリブロックのうち論理プ
ロ、りに近い側に配置された２個の基本メモリブロック
７および７′を使用したものである。この場合は、隣接
する基本メモリブロック７および７′のロー側周辺回路
ＲＷおよびメモリセルアレイＭＣＡが互いに接続されて
１個の基本メモリブロックの倍の容量のメモリ回路が構
成されている。またコラム側周辺回路ＣＬＭおよびクロ
ックバッファ等の制御回路部分ｃＦｉ基本メモリブロッ
ク７のものが使用されておシ基本メモリブロック７′の
ものは使用されていない。また、領域２１は基本メモリ
ブロックの入出力信号用の配線領域として使用されてい
る。

第７図（ｂ）は第６図のメモリブロック３−１等におい
て論理プロ、りから遠い側に位置する２個の基本メモリ
グ口、り７および７′を使用して構成したメモリマクロ
を示す。この場合においても、各基本メモリブロック７
および７′のロー側周辺回路ＲＷおよびメモリセルアレ
イＭＣＡが互いに接続されて基本メモリプロ、りの倍の
容量のメモリ回路が構成されている。また、基本メモリ
プロ、り７′においてはは一側周辺回路ＲＷおよびメモ
リセルアレイＭＣＡのみが使用され他の回路部分は基本
メモリブロック７のものが使用されている。また、領域
２１は第７図（ａ）の場合と同様に基本メモリブロック
の入出力信号のための配線領域として使用されている。

第７図（ｃ）および（ｄ）は、それぞれ論理ブロックに
近い側および論理ブロックに遠い側に配置された基本メ
モリブロック７を１個使用して構成したメモリマクロの
例を示す。

第８図はメモリプロ、り内におけるメモリマクロの配置
状況を示すものである。第８図（−）は、口ノックブロ
ック忙近い側の１個の基本メモリブロックを使用してメ
モリマクロ（斜線部）を構成したものでめり、同図右側
のメモリブロックにおいてはロジックブロックに近い側
および遠い側の基本メモリブロックが１個ずつ使用され
ている。また、第８図〜）の左側のメモリブロックにお
いてはロジックブロックに近い側の２個の基本メモリブ
ロックを使用してメモリマクロが構成され、同図右側の
メモリブロックにおいては４個の基本メモリブロックを
組み合わせて１個の基本メモリブロックの４倍の容量の
メモリマクロが構成されている。

（発明の効果）このように、本発明によれば、メモリ回路を専用バルク
により実現したから、メモリ回路を論理用基本セル等を
利用して構成する従来の方法と比較して同一容量のメモ
リ回路をより小さな面積で実現できる。ｔｉ、論理回路
部分とメモリ回路部分とが混在しないため、配線が簡略
化されかつ配線容量等による動作速度の低下が防止でき
る。さらに、各メモリブロックを複数の基本メモリブロ
ックで構成し、かつ隣接する基本メモリプコックの各構
成回路を互いに鏡像関係に配置したから任意の容量のメ
モリ回路を容易に実現することが可能となり、しかも配
線の複雑化および動作速度の低下を生ずることがない。

【図面の簡単な説明】

第１図および第２図はそれぞれ本発明の実施例に係わる
ダートアレイＬＳＩ装置の半導体チッグ上における各回
路ｆａミック配置を示す平面図、第３図（１）および伽
）はそれぞれメモリプロ、りと論理ブロックとの他の配
置態様を示す説明図、第４図は基本メモリブロック内の
各構成回路の詳細を示す説明図、第５図は基本メモリブ
ロック内の各構成回路の概略を示す説明図、第６図は第
１図のｒ−ドアレイＬＳＩ装置における各メモリブロッ
ク内の基本メモリブロックの配置状況を示す説明図、Ｍ
７図（ａ）から（ｄ）まではそれぞれメモリマクロの構
成態様を示す説明図、そして第８図は各メモリブロック
内におけるメモリマクロの配置例を示す説明図である。に半導体チップ、２−１　、２−２　、・・・、２−６
＝論理ブロツク、３−１．３−２．・・・、３−４二メ
モリブロツク、４：入出カッ々ッファ回路、５：論理用
基本セル列、６：論理用配線領域、７，７′：基本メモ
リプロ、り、８：メモリ用配線領域、１０：メモリセル
アレイ、１１：制御回路、１２１き込み７ノ！、１３：
センスアンプ、１４：テスト回路、１５：書き込みワー
ド線バッファ、１６．１７：アドレスデコーダ、１８．
１９：アドレスレジスタ、２０：論理ブロック側境界線
、２１；入出力信号用配線領域。

Claims

【特許請求の範囲】

　それぞれ複数の論理回路セルを有する単数または複数
のロジックブロック、および少くとも１つのメモリブロ
ックを具備し、該メモリブロックは各々複数のメモリセ
ルと周辺回路とを備えた複数の基本メモリブロックを有
し、これらの基本メモリブロックの内少くとも２つの隣
接する基本メモリブロックの構成回路は互に鏡像関係に
配置されていることを特徴とするゲートアレイＬＳＩ装
置。