JP2810771B2 - 半導体装置の配線方法 - Google Patents
半導体装置の配線方法Info
- Publication number
- JP2810771B2 JP2810771B2 JP2192786A JP19278690A JP2810771B2 JP 2810771 B2 JP2810771 B2 JP 2810771B2 JP 2192786 A JP2192786 A JP 2192786A JP 19278690 A JP19278690 A JP 19278690A JP 2810771 B2 JP2810771 B2 JP 2810771B2
- Authority
- JP
- Japan
- Prior art keywords
- scale
- terminal
- extension
- wiring
- small
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［概要］ 半導体装置の配線方法に係り、詳しくは例えば所定の
機能が定義された種々の大規模マクロセルを備えたLSI
の配線方法に関し、 大規模マクロセルを備えた半導体装置において、大規
模マクロセルを迂回する経路を探す時間を短縮して配線
処理時間の短縮化を図ることができる配線方法を提供す
ることを目的とし、 予め大規模マクロセルの回りに小規模マクロセルの端
子を延設するための端子延設領域を設定するとともに、
その端子延設領域の先端縁を端子の延設位置として設定
し、端子延設領域に含まれる小規模マクロセルについて
その端子を延設位置まで延設させた後、延設後における
端子間の配線経路を決定するようにした。
機能が定義された種々の大規模マクロセルを備えたLSI
の配線方法に関し、 大規模マクロセルを備えた半導体装置において、大規
模マクロセルを迂回する経路を探す時間を短縮して配線
処理時間の短縮化を図ることができる配線方法を提供す
ることを目的とし、 予め大規模マクロセルの回りに小規模マクロセルの端
子を延設するための端子延設領域を設定するとともに、
その端子延設領域の先端縁を端子の延設位置として設定
し、端子延設領域に含まれる小規模マクロセルについて
その端子を延設位置まで延設させた後、延設後における
端子間の配線経路を決定するようにした。
［産業上の利用分野］ 本発明は半導体装置の配線方法に係り、詳しくは例え
ばRAM,ROM等の所定の機能が定義された種々の大規模マ
クロセルを備えたLSIの配線方法に関する。
ばRAM,ROM等の所定の機能が定義された種々の大規模マ
クロセルを備えたLSIの配線方法に関する。
近年のLSIの大規模化、高集積化に対して、開発期間
の短縮化という要求に伴い、レイアウトシステム上で重
要な段階の１つである配線処理の高速化が要求されてい
る。このため、配線処理において大きな障害となるRAM
（ランダムアクセスメモリ）、ROM（リードオンリメモ
リ）、PLA（プログラマブルロジックアレイ）等の大規
模マクロセルを備えたLSIチップに関しても配線処理を
高速化する必要がある。
の短縮化という要求に伴い、レイアウトシステム上で重
要な段階の１つである配線処理の高速化が要求されてい
る。このため、配線処理において大きな障害となるRAM
（ランダムアクセスメモリ）、ROM（リードオンリメモ
リ）、PLA（プログラマブルロジックアレイ）等の大規
模マクロセルを備えたLSIチップに関しても配線処理を
高速化する必要がある。
［従来の技術］ 従来、半導体装置の配線処理においてはRAM、ROM、PL
A等の大規模マクロセルに関しても内部ロジックセル等
の小規模マクロセルと同様に扱い、配線を行っていた。
即ち、第３図に示すLSIチップ１において論理セル３の
端子Ａとメモリ４の回りに形成された入出力バッファセ
ル６の端子Ｂとを配線する場合、メモリ４内の配線チャ
ネルをもこの配線のための配線経路の検索対象として検
索を行い、最終的にメモリ４を迂回する配線経路を見つ
けていた。
A等の大規模マクロセルに関しても内部ロジックセル等
の小規模マクロセルと同様に扱い、配線を行っていた。
即ち、第３図に示すLSIチップ１において論理セル３の
端子Ａとメモリ４の回りに形成された入出力バッファセ
ル６の端子Ｂとを配線する場合、メモリ４内の配線チャ
ネルをもこの配線のための配線経路の検索対象として検
索を行い、最終的にメモリ４を迂回する配線経路を見つ
けていた。
［発明が解決しようとする課題］ ところが、RAM、ROM、PLAなどの大規模マクロセルは
その形状が大型であるとともに、それらの配線チャネル
は通常の小規模マクロセル間を結ぶ配線の配線経路とす
ることができないにも関わらず検索対象として検索を行
うようになっていたので、大規模マクロセルの回りの端
子より配線を行う場合、大規模マクロセルは配線にとっ
て大きな障害物となり、大規模マクロセルを迂回する経
路を見つけるために時間がかかり、大規模マクロセルを
備えたLSIではロジックセルのみで構成されたLSIと比較
して配線処理時間が長くかかるという問題を生じてい
た。
その形状が大型であるとともに、それらの配線チャネル
は通常の小規模マクロセル間を結ぶ配線の配線経路とす
ることができないにも関わらず検索対象として検索を行
うようになっていたので、大規模マクロセルの回りの端
子より配線を行う場合、大規模マクロセルは配線にとっ
て大きな障害物となり、大規模マクロセルを迂回する経
路を見つけるために時間がかかり、大規模マクロセルを
備えたLSIではロジックセルのみで構成されたLSIと比較
して配線処理時間が長くかかるという問題を生じてい
た。
本発明は上記問題点を解決するためになされたもので
あって、大規模マクロセルを備えた半導体装置におい
て、大規模マクロセルを迂回する経路を探す時間を短縮
して配線処理時間の短縮化を図ることができる配線方法
を提供することを目的とする。
あって、大規模マクロセルを備えた半導体装置におい
て、大規模マクロセルを迂回する経路を探す時間を短縮
して配線処理時間の短縮化を図ることができる配線方法
を提供することを目的とする。
又、本発明は各大規模マクロセルの回りの配線率を向
上させることができる半導体装置の配線方法を提供する
ことを目的とする。
上させることができる半導体装置の配線方法を提供する
ことを目的とする。
［課題を解決するための手段］ 上記目的を達成するため、第１の発明は、大規模マク
ロセルを迂回して小規模マクロセル間を配線するに際
し、予め大規模マクロセルの回りに小規模マクロセルの
端子を延設するための端子延設領域を設定するととも
に、その端子延設領域の先端縁を端子の延設位置として
設定し、端子延設領域に含まれる小規模マクロセルにつ
いてその端子を延設位置まで延設させた後、延設後にお
ける端子間の配線経路を決定する。
ロセルを迂回して小規模マクロセル間を配線するに際
し、予め大規模マクロセルの回りに小規模マクロセルの
端子を延設するための端子延設領域を設定するととも
に、その端子延設領域の先端縁を端子の延設位置として
設定し、端子延設領域に含まれる小規模マクロセルにつ
いてその端子を延設位置まで延設させた後、延設後にお
ける端子間の配線経路を決定する。
又、第２の発明は、大規模マクロセルを迂回して小規
模マクロセル間を配線するに際し、予め各大規模マクロ
セルの回りにそれぞれ小規模マクロセルの端子を延設す
るための端子延設領域を設定するとともに、各端子延設
領域の先端縁を端子の延設位置として設定し、各端子延
設領域に含まれる小規模マクロセルについてその端子を
当該端子延設領域の延設位置まで延設させた後、延設後
における端子間の配線経路を決定する。
模マクロセル間を配線するに際し、予め各大規模マクロ
セルの回りにそれぞれ小規模マクロセルの端子を延設す
るための端子延設領域を設定するとともに、各端子延設
領域の先端縁を端子の延設位置として設定し、各端子延
設領域に含まれる小規模マクロセルについてその端子を
当該端子延設領域の延設位置まで延設させた後、延設後
における端子間の配線経路を決定する。
［作用］ 第１の発明では、予め大規模マクロセルの回りに小規
模マクロセルの端子を延設するための端子延設領域を設
定するとともに、その端子延設領域の先端縁を端子の延
設位置として設定し、端子延設領域に含まれる小規模マ
クロセルについてその端子を延設位置まで延設させた
後、延設後における端子間の配線経路を決定するように
している。従って、配線する小規模マクロセルが大規模
マクロセルの回りのセルである場合に、大規模マクロセ
ルが障害とならず大規模マクロセルを迂回する経路を探
す時間が短縮される。
模マクロセルの端子を延設するための端子延設領域を設
定するとともに、その端子延設領域の先端縁を端子の延
設位置として設定し、端子延設領域に含まれる小規模マ
クロセルについてその端子を延設位置まで延設させた
後、延設後における端子間の配線経路を決定するように
している。従って、配線する小規模マクロセルが大規模
マクロセルの回りのセルである場合に、大規模マクロセ
ルが障害とならず大規模マクロセルを迂回する経路を探
す時間が短縮される。
又、第２の発明では、予め各大規模マクロセルの回り
にそれぞれ小規模マクロセルの端子を延設するための端
子延設領域を設定するとともに、各端子延設領域の先端
縁を端子の延設位置として設定し、各端子延設領域に含
まれる小規模マクロセルについてその端子を当該端子延
設領域の延設位置まで延設させた後、延設後における端
子間の配線経路を決定するようにしている。従って、各
大規模マクロセルを迂回する経路を探す時間が短縮され
るとともに、各大規模マクロセルの回りの配線集中が防
止され未結線が回避されるため、配線率が向上される。
にそれぞれ小規模マクロセルの端子を延設するための端
子延設領域を設定するとともに、各端子延設領域の先端
縁を端子の延設位置として設定し、各端子延設領域に含
まれる小規模マクロセルについてその端子を当該端子延
設領域の延設位置まで延設させた後、延設後における端
子間の配線経路を決定するようにしている。従って、各
大規模マクロセルを迂回する経路を探す時間が短縮され
るとともに、各大規模マクロセルの回りの配線集中が防
止され未結線が回避されるため、配線率が向上される。
［実施例］ 以下、本発明を大規模マクロセルを備えたゲートアレ
イLSIに実施した一実施例を図面に従って説明する。
イLSIに実施した一実施例を図面に従って説明する。
第1,2図は一実施例における端子延設処理を示す工程
図、第３図は配線結果を示す図、第４図は一実施例にお
ける端子延設処理を示すフローチャートである。
図、第３図は配線結果を示す図、第４図は一実施例にお
ける端子延設処理を示すフローチャートである。
第３図に示すように、LSIチップ１の中央部には小規
模マクロセルとしての論理セル３を多数配設した論理セ
ルアレイ２が形成されるとともに、大規模マクロセルと
してのメモリ4,5が形成されている。LSIチップ１の外周
縁部には小規模マクロセルとしての多数の入出力バッフ
ァセル６が形成され、各入出力バッファセル６に対応し
てパッド７が設けられている。
模マクロセルとしての論理セル３を多数配設した論理セ
ルアレイ２が形成されるとともに、大規模マクロセルと
してのメモリ4,5が形成されている。LSIチップ１の外周
縁部には小規模マクロセルとしての多数の入出力バッフ
ァセル６が形成され、各入出力バッファセル６に対応し
てパッド７が設けられている。
さて、上記のように構成されたLSIチップ１におい
て、例えばメモリ４を迂回して論理セル３の端子Ａと入
出力バッファセル６の端子Ｂとの配線経路を探索するに
際し、まず、第１図に示すように予め各メモリ4,5の回
りにそれぞれ入出力バッファセル６の端子を延設するた
めの端子延設領域11〜13を設定するとともに、各端子延
設領域11〜13の先端縁を端子の延設位置11a,12a,13aと
して設定し、各領域11〜13のデータ及び各延設位置11a,
12a,13aのデータをライブラリ（第４図に示す）に定義
しておく。
て、例えばメモリ４を迂回して論理セル３の端子Ａと入
出力バッファセル６の端子Ｂとの配線経路を探索するに
際し、まず、第１図に示すように予め各メモリ4,5の回
りにそれぞれ入出力バッファセル６の端子を延設するた
めの端子延設領域11〜13を設定するとともに、各端子延
設領域11〜13の先端縁を端子の延設位置11a,12a,13aと
して設定し、各領域11〜13のデータ及び各延設位置11a,
12a,13aのデータをライブラリ（第４図に示す）に定義
しておく。
次に、設計データ（第４図に示す）より各入出力バッ
ファセル６の端子座標を入力し、入力した端子座標が前
記各端子延設領域11〜13内の端子である場合には、第２
図に示すように各入出力バッファセル６の端子より各延
設位置11a,12a,13aまで延設経路11b,12b,13bを定める。
ファセル６の端子座標を入力し、入力した端子座標が前
記各端子延設領域11〜13内の端子である場合には、第２
図に示すように各入出力バッファセル６の端子より各延
設位置11a,12a,13aまで延設経路11b,12b,13bを定める。
そして、第３図に示すように、例えば端子延設領域11
における端子Ｂを備えた入出力バッファセル６が使用さ
れた場合、第２図で定めた延設経路11bに従って端子Ｂ
を延設位置11aまで延設して第３図に示すように延設端
子B1とする。この後、延設端子B1と論理セル３の端子Ａ
との配線経路14を通常の経路検索にて決定する。
における端子Ｂを備えた入出力バッファセル６が使用さ
れた場合、第２図で定めた延設経路11bに従って端子Ｂ
を延設位置11aまで延設して第３図に示すように延設端
子B1とする。この後、延設端子B1と論理セル３の端子Ａ
との配線経路14を通常の経路検索にて決定する。
このように、本実施例では各メモリ4,5の回りにそれ
ぞれ入出力バッファセル６の端子を延設するための端子
延設領域11〜13を設定し、各メモリ4,5の回りの入出力
バッファセル６についてその端子を各端子延設領域11〜
13の延設位置11a,12a,13aまで延設させるようにしてい
る。従って、配線する入出力バッファセル６がメモリ４
の回りのセルであっても、メモリ４は障害とならず迂回
する経路を探す時間を短縮でき、配線処理時間を短縮す
ることができる。
ぞれ入出力バッファセル６の端子を延設するための端子
延設領域11〜13を設定し、各メモリ4,5の回りの入出力
バッファセル６についてその端子を各端子延設領域11〜
13の延設位置11a,12a,13aまで延設させるようにしてい
る。従って、配線する入出力バッファセル６がメモリ４
の回りのセルであっても、メモリ４は障害とならず迂回
する経路を探す時間を短縮でき、配線処理時間を短縮す
ることができる。
又、本実施例では各メモリ4,5の回りにそれぞれ端子
延設領域11〜13を設定して入出力バッファセル６を割り
振るようにしたので、各端子延設領域11〜13の配線集中
を防止して未結線を回避でき、配線率を向上することが
できる。
延設領域11〜13を設定して入出力バッファセル６を割り
振るようにしたので、各端子延設領域11〜13の配線集中
を防止して未結線を回避でき、配線率を向上することが
できる。
［発明の効果］ 以上詳述したように、第１の発明によれば大規模マク
ロセルを備えた半導体装置において、大規模マクロセル
を迂回する経路を探す時間を短縮して配線処理時間の短
縮化を図ることができる効果がある。
ロセルを備えた半導体装置において、大規模マクロセル
を迂回する経路を探す時間を短縮して配線処理時間の短
縮化を図ることができる効果がある。
又、第２の発明によれば各大規模マクロセルの回りの
配線率を向上させることができる効果がある。
配線率を向上させることができる効果がある。
第1,2図は一実施例における端子延設処理を示す工程
図、 第３図は配線処理を示す工程図、 第４図は一実施例における端子延設処理を示すフローチ
ャートである。 図において、 ３は小規模マクロセルとしての論理セル、 4,5は大規模マクロセルとしてのメモリ、 ６は小規模マクロセルとしての入出力バッファセル、 11〜13は端子延設領域、 A,Bは端子である。
図、 第３図は配線処理を示す工程図、 第４図は一実施例における端子延設処理を示すフローチ
ャートである。 図において、 ３は小規模マクロセルとしての論理セル、 4,5は大規模マクロセルとしてのメモリ、 ６は小規模マクロセルとしての入出力バッファセル、 11〜13は端子延設領域、 A,Bは端子である。
Claims (2)
- 【請求項１】所定の機能が定義された種々の大規模マク
ロセル及び小規模マクロセルとを備えた半導体装置にお
いて、大規模マクロセルを迂回して小規模マクロセル間
の配線経路を決定するに際し、 予め大規模マクロセルの回りに小規模マクロセルの端子
を延設するための端子延設領域を設定するとともに、そ
の端子延設領域の先端縁を端子の延設位置として設定
し、端子延設領域に含まれる小規模マクロセルについて
その端子を延設位置まで延設させた後、延設後における
端子間の配線経路を決定するようにしたことを特徴とす
る半導体装置の配線方法。 - 【請求項２】所定の機能が定義された種々の大規模マク
ロセル及び小規模マクロセルとを備えた半導体装置にお
いて、大規模マクロセルを迂回して小規模マクロセル間
の配線経路を決定するに際し、 予め各大規模マクロセルの回りにそれぞれ小規模マクロ
セルの端子を延設するための端子延設領域を設定すると
ともに、各端子延設領域の先端縁を端子の延設位置とし
て設定し、各端子延設領域に含まれる小規模マクロセル
についてその端子を当該端子延設領域の延設位置まで延
設させた後、延設後における端子間の配線経路を決定す
るようにしたことを特徴とする半導体装置の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192786A JP2810771B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体装置の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2192786A JP2810771B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体装置の配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0478153A JPH0478153A (ja) | 1992-03-12 |
| JP2810771B2 true JP2810771B2 (ja) | 1998-10-15 |
Family
ID=16296975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2192786A Expired - Lifetime JP2810771B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体装置の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810771B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112576A (ja) * | 1990-08-31 | 1992-04-14 | Nec Ic Microcomput Syst Ltd | ゲートアレイ型半導体集積回路 |
| JP3530450B2 (ja) | 2000-02-18 | 2004-05-24 | Ｎｅｃエレクトロニクス株式会社 | マクロ回路の配線方法、マクロ回路配線装置、及びマクロ回路 |
-
1990
- 1990-07-19 JP JP2192786A patent/JP2810771B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0478153A (ja) | 1992-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6075381A (en) | Programmable logic block in an integrated circuit | |
| US7222325B2 (en) | Method for modifying an integrated circuit | |
| JPS6124250A (ja) | 半導体集積回路装置 | |
| KR970008363B1 (ko) | 트리밍 회로 | |
| JP2810771B2 (ja) | 半導体装置の配線方法 | |
| KR0134854B1 (ko) | 반도체 장치의 설계장치 및 방법 | |
| JPS61123154A (ja) | ゲ−トアレイｌｓｉ装置 | |
| JP3055106B2 (ja) | 半導体装置のセル配置方法及びセル配置装置 | |
| EP0609047A2 (en) | Process for fabricating an ASIC device having a gate-array function block | |
| JP3076269B2 (ja) | 自動配線方法 | |
| JPH05266224A (ja) | 半導体集積回路、及びそのレイアウト方法 | |
| JPS62273751A (ja) | 集積回路 | |
| JP3098460B2 (ja) | 自動配置配線方法 | |
| JP2001189386A (ja) | 半導体集積回路のレイアウト方法 | |
| JP2844945B2 (ja) | 集積回路のレイアウト設計方式 | |
| JPH1174465A (ja) | 半導体集積回路装置 | |
| JP2862655B2 (ja) | 半導体記憶装置 | |
| JPH05347354A (ja) | スタンダードセル型半導体集積回路の製造方法 | |
| Hörbst et al. | Design strategies for VLSI logic | |
| JP3130891B2 (ja) | 配線方法 | |
| JP3204380B2 (ja) | 自動配置配線方法 | |
| JPS62210641A (ja) | 半導体集積回路配線方式 | |
| Li et al. | Realization of storage elements in gate arrays | |
| JPS58164260A (ja) | マスタ−スライス型半導体装置 | |
| JPH03124045A (ja) | 半導体集積回路の配線方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |