JPH03196661A - 半導体集積回路装置及びその形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に特定用途向
けの半導体集積回路装ｆｉ（Ａ　Ｓ　Ｉ　Ｃ：ＡＰＰｌ
ｉｃａｔｉｏｎ　５ｐｅｃｉｆｉｃ　　Ｉｎｔｅｇｒａ
ｔｅｄ　Ｃ１ｒｃｕｉｔ）に適用して有効な技術に関す
るものである。 〔従来の技術〕 顧客の要求に応じて論理回路の設計製作が行われる特定
用途向けの半導体集積回路装置、所謂ＡＳＩＣの需要が
高まっている。 この種のＡＳＩＣに搭載される論理システムの動作速度
の高速化を図る技術として、東芝レビュー第４２巻第１
０号、第７４０頁（１９８７年）に記載される技術が有
効である。この技術は、カスタム方式のうちスタンダー
ドセル方式を採用する半導体集積回路装置において、ク
ロック信号幹線を延在させる技術である。この種の半導
体集積回路装置は、マクロセルを自動的に配置すると共
にこのマクロセル間を接続する配線を自動的に配置する
。マクロセルは、例えばマイクロプロセッサの場合、Ａ
　Ｌ　Ｕ　（Ａ　ｒｉｔｈａ＋ｅｔｉｃ　Ｌ　ｏｇｉｃ
　Ｕ　ｎ１ｔ）、ＲＯＭ（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍ
ｏｒｙ）、ＲＡ　Ｍ　（ＲａｎｄｏｍＡ　ｃｃｅｓｓ　
Ｍ　ｅｍｏｒｙ）等の１つの機能ブロック或は回路ブロ
ックがそれに相当する。前記クロック信号幹線は前記マ
クロセル内に延在し、このクロック信号幹線はマクロセ
ル内に配置された各回路に分岐される。クロック信号幹
線はその他の信号配線例えばマクロセル間を接続する信
号配線に比べて配線幅を太く構成する。つまり、クロッ
ク信号幹線は、抵抗値が低減され、複数のマクロセルの
夫々或はマクロセル内の複数の回路の夫々に伝達される
クロック信号の遅延を低減し、所謂クロックスキューの
対策を行うことができる。 〔発明が解決しようとする課題〕 本発明者は、前述のＡＳＩＣに搭載される論理システム
の動作速度の高速化について検討した結果、次の問題点
が生じることを見出した。 前記ＡＳＩＣに搭載された論理システムのマクロセル、
マクロセル間を接続する信号配線の夫々は自動配置配線
システム（Ｄ　Ａ　：　Ｄｅｓｉｇｒｔ　Ａｕｔｏｍａ
ｔｉｏｎ）で自動的に配置される。前記クロック信号幹
線は、自動配置配線システムで自動的に配置した。 場合、配線の引き回しは遅延を生じるので、他の信号配
線に比べて優先的に配置される。また、クロック信号幹
線は、どのマクロセルを延在しても遅延を最小限に抑え
るために、ワーストケースを想定し、太い配線幅で形成
される。このため、クロック信号幹線の配置の占有面積
が必要以上に増大し、これに相当する分１回路の実装率
が低下するので、結果的にＡＳＩＧの集積度が低下する
。 また、前記クロック信号幹線は、配線幅を太くしたこと
で配線抵抗値を低減できるが、逆に隣接する信号配線、
半導体基板等との間に生じる寄生容量が付加される。こ
のため、クロック信号幹線に伝達されるクロック信号が
時定数により遅延し、結果的にＡＳＩＣの論理システム
の動作速度が低下する。 また、前述のＡＳＩＣは、他の信号配線例えばマクロセ
ル間を接続する信号配線、マイクロプロセッサの内部バ
ス信号配線等の遅延についての配慮がなされていない。 このため、クロック信号幹線のクロック信号の遅延を低
減しても、他の信号配線の遅延が論理システムの動作速
度を律則するので、ＡＳＩＣの論理システムの動作速度
の高速化を充分に図れない。 本発明の目的は、ＡＳＩＣにおいて、システムの動作速
度の高速化を図ることが可能な技術を提供することにあ
る。 本発明の他の目的は、ＡＳＩＣにおいて、自動的にシス
テムの動作速度の高速化を図ることができ、しかも集積
度を向上することが可能な技術を提供することにある。 本発明の他の目的は、ＡＳＩＣにおいて、前記目的を達
成すると共に、製品完成までの開発期間を短縮すること
が可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）自動配置配線システムのｘ−ｙ配線チャネル領域
にセル間を接続する配線を配置する。ＡＳＩＣの形成方
法において、前記自動配置配線システムに、前記ＡＳＩ
Ｃに搭載するセル情報、高速ネット情報、各セルのファ
ンアウト数情報、セル間の最大ディレィ値情報の夫々を
入力する段階と、前記セル情報、高速ネット情報及びフ
ァンアウト数情報に基づき、自動配置配線システムに仮
想的に表現されたＡＳＩＣに複数のセルを自動配置する
段階と、前記高速ネット情報、ファンアウト数情報及び
セルの出力段の負荷駆動力情報の夫々に基づき、自動配
置配線システムのＸ−Ｙ配線チャネル領域にセル間を接
続する配線を自動配置する段階と、前記最大ディレィ値
情報に基づき、前記セル間に配置された配線の遅延が最
大ディレィ値を越るか越えないかを判定する段階と、こ
の判定された配線のうち、最大ディレィ値を越えた配線
に遅延低減化処理を自動的に施す段階とを具備する。 前記遅延低減化処理は、前記高速ネット情報、ファンア
ウト数情報、セルの出力段の負荷駆動力情報等の評価関
数に基づき、前記配線毎に最適に行われる。 また、遅延低減化処理は前記最大ディレィ値を越えた配
線に付加される寄生容量を低減する処理である。寄生容
量は、配線間隔を拡げる処理、配線を最上層に配置する
処理、又は配線下若しくは配線上の眉間絶縁膜の膜厚を
増加する処理で低減する。 また、前記遅延低減化処理は前記最大ディレィ値を越え
た配線の抵抗値を低減する処理である。 抵抗は、配線の幅寸法を増加する処理又は配線の膜厚を
増加する処理で低減する。 また、前記セルはベーシックセル又はマクロセルである
。 （２）前記遅延低減化処理は、自動配置配線システムの
Ｘ−Ｙ配線チャネル領域に１本の配線を配置する毎にこ
の配置された配線に施す。 （３）前記遅延低減化処理は、自動配置配線システムの
Ｘ−Ｙ配線チャネル領域にすべての配線を配置した後に
この配置されたすべての配線に一括して施す。 （４）複数個のマクロセルの夫々に共通の複数本の共通
信号Ｉ！（内部バス配線）が配置されたＡＳＩＣにおい
て、前記共通信号線のうちの一部の共通信号線に比べて
、この一部の共通信号線よりも配線長が長い他の共通信
号線の配線幅又は隣接するそれ以外の共通信号線若しく
は信号配線との間の配線間隔を大きく構成する。 〔作　　用〕 上述した手段（１）によれば、前記自動配置配線システ
ムに、セル間の配線の遅延を律則する評価関数である高
速ネット情報、ファンアウト数情報、最大ディレィ値情
報を少なくとも予じめ入力し、セルの自動配置及び配線
の自動配置をした段階でセル間を接続する配線の遅延が
決定され、前記最大ディレィ値を越える遅延が生じる配
線を特定できるので、この配線に自動的に遅延低減化処
理を施すことができる。この結果、ＡＳＩＣのシステム
の動作速度の高速化を図ることができる。 しかも、この遅延低減化処理は、前記評価関数に応じて
、配線毎に最適な遅延低減化処理を施すことができる。 この結果、配線の占有面積を縮小し、回路の実装率を向
上できるので、ＡＳＩＣの集積度を向上することができ
る。 上述した手段（２）によれば、遅延低減化処理が施され
た配線を基準に、この遅延低減化処理が施された配線の
配置後にそれに隣接する他の配線を配置できるので、前
記遅延低減化処理が施された配線に隣接する他の配線の
・再配置処理を廃止できる。 上述した手段（３）によれば、すべての配線を配置した
後に、すべての配線に一括して遅延低減化処理を施せる
ので、遅延低減化処理時間を短縮できる。 上述した手段（４）によれば、前記他の配線長が長い共
通信号線の抵抗値又はそれに付加される寄生容量を低減
できるので、前記長い共通信号線の信号伝達速度を速め
、ＡＳＩＣのシステム動作の高速化を図ることができる
。 以下、本発明の構成について、ＡＳＩＣのうちスタンダ
ードセル方式を採用する半導体集積回路装置に本発明を
適用した、一実施例とともに説明する。 なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 〔発明の実施例〕 本発明の一実施例であるスタンダードセル方式を採用す
る半導体集積回路装置の概略構成を第１図（チップレイ
アウト図）で示す。 第１図に示すように、スタンダードセル方式を採用する
半導体集積回路装置１は平面方形状で構成される。この
半導体集積回路装置１は単結晶珪素基板で構成される。 半導体集積回路装置１の平面方形状の各辺に沿った周辺
領域には外部端子（ポンディングパッド）２が複数個配
置される。半導体集積回路装置１の外部端子２の内側の
領域には人出力バッファ回路３が配置される０人出カバ
ソファ回路３は１個の又は複数個の外部端子２毎に配置
される。 前記半導体集積回路装置１の人出カバソファ回路３の内
側の領域には複数個のモジュールＩ４Ａ〜■４Ｈが配置
される。モジュール１４Ａ〜■４Ｈは半導体集積回路装
置１に搭載されるシステムを構成する。モジュール１４
Ａ〜■４Ｈの夫々は、例えばマイクロプロセッサシステ
ムの場合、ＡＬＵ、ＲＡＭ、ＲＯＭ等の夫々である。こ
のＡＬＵ、ＲＡＭ、ＲＯＭ等は１つの機能ブロック又は
回路ブロックとして構成されたマクロセルである。 前記モジュールＩ４Ａ〜■４Ｈの夫々は、ベーシックセ
ルが規則的に配列され、このベーシックセルで形成され
た複数の回路で構成される。ベーシックセルは、複数の
半導体素子１例えば相補型ＭＩＳＦＥＴ、バイポーラト
ランジスタ、抵抗素子、容量素子等が配置される６ベー
シツクセルの夫々の半導体素子は、半導体集積回路装置
１が例えば２層配線構造（例えば２層アルミニウム配線
構造）で構成される場合、第１層目の配線層で形成され
た信号配線で結線され、回路を構成する。 回路としては、インバータ回路、ＡＮＤゲート回路、Ｎ
ＡＮＤゲート回路、ＯＲゲート回路等の論理回路、又は
記憶回路である。ベーシックセルで構成された各回路間
は第１層目の配線層及び第２層目の配線層で形成された
信号配線で結線される。 基本的に、各回路間を接続する第１層目の配線層で形成
された信号配線は配線チャネル領域（配線形成領域）を
Ｘ方向（同第１図中左右方向）に延在する。第２層目の
配線層で形成された信号配線は配線チャネル領域をＹ方
向（同第１図中上下方向）に延在する。 前記モジュール１４Ａ〜■４Ｈの夫々の間は共通信号配
線（内部バス信号配線）１０を通して相互に接続される
。共通信号配線１０は、複数個のモジュール１４Ａ〜■
４Ｈの夫々に沿って或はモジュール４間（例えばモジュ
ールＩ　４Ａ−ｒＶＡＤ間等）に配置される。通常、例
えばマイクロプロセッサシステムの場合、共通信号配線
１０は、クロック信号配線、データ信号配線、アドレス
信号配線、制御信号配線、電源配線等、数十〜数百本の
信号配線を集中的に配置して構成される。第１図におい
ては、共通信号配線１０は簡略化して４本の共通信号配
線１１〜１４で構成される。 共通信号配線１１はモジュール１４Ａ〜ｌ１１４　Ｃの
夫々に相互に接続される。共通信号配線１１はモジュー
ルＩ４Ａ〜Ｉ［１４Ｃの夫々に設けられた端子４Ｐに接
続される。共通信号配線１１は、モジュール４間の配線
チャネル領域に配置され、Ｙ方向共通信号幹線１１Ｙ及
びＸ方向共通信号分岐線１１ｘで構成される。 同様に、共通信号配線１２はモジュールＩ４Ａ〜ｌｌｌ
４Ｃの夫々に相互に接続される。共通信号配線１２は、
配線チャネル領域に配置され、Ｙ方向共通信号幹線１２
Ｙ及びＸ方向共通信号分岐線１２ｘで構成される。 共通信号配線１３はモジュールＩ４Ａ〜■４Ｈの夫々に
相互に接続される。共通信号配線１３は、配線チャネル
領域に配置され、Ｙ方向共通信号幹線１３Ｙ、Ｘ方向共
通信号幹線１３Ｘ、Ｘ方向共通信号分岐線１３ｘ及びＹ
方向共通信号分岐線１３ｙで構成される。 同様に、共通信号配線１４はモジュール１４Ａ〜■４Ｈ
の夫々に相互に接続される。共通信号配線１４は、配線
チャネル領域に配置され、Ｙ方向共通信号幹線１４Ｙ、
Ｘ方向共通信号幹線１４Ｘ、Ｘ方向共通信号分岐線１４
ｘ及びＹ方向共通信号分岐線１４ｙで構成される。 前記Ｙ方向共通信号幹線１１Ｙ〜１４Ｙの夫々は、第２
層目の配線層で形成され、配線チャネル領域をＹ方向（
第１図中上下方向）に延在する。Ｙ方向共通信号分岐線
１３ｙ、１４ｙの夫々は、同様に第２層目の配線層で形
成され、配線チャネル領域をＹ方向に延在する。 前記Ｘ方向共通信号幹線１３Ｘ、１４Ｘの夫々は、第１
層目の配線層で形成され、配線チャネル領域をＸ方向（
第１図中左右方向）に延在する。Ｘ方向共通信号分岐線
１１ｘ〜１４ｘの夫々は、同様に第１層目の配線層で形
成され、配線チャネル領域をＸ方向に延在する。 第２図（要部拡大平面図）に第１図の符号■を付けて一
点鎖線で囲まれた領域、第３図（要部拡大平面図）に第
１図の符号■を付けて一点鎖線で囲まれた領域の夫々を
示す。 前記第１図に示すように、前記共通信号配線１０のうち
の共通信号配線１１．１２の夫々は比較的近接したモジ
ュール１４Ａ〜■４Ｃの夫々を相互に接続する。つまり
、共通信号配線１１．１２の夫々は、それらで伝達され
る信号の遅延が小さいので、第２図に示すように、配線
チャネル領域のＸ−Ｙ配線チャネル領域に対応させた位
置に配置される。 前記Ｘ−Ｙ配線チャネル領域は、製品化された半導体集
積回路装置１に実際に存在するものではなく、後述する
自動配置配線システムのメモリ空間に仮想的に表現され
る配線を配置する領域である。すなわち、第２図（第３
図も同様）においては、共通信号配線１０の配置位置を
明確にするために、便宜的に、実際の共通信号配線１０
の配置位置と自動配置配線システムの仮想的に表現され
たｘ−ｙ配線チャネル領域とを重ね合せて示している。 第２図に示すｘ−ｙ配線チャネル領域はＸ方向配線チャ
ネル領域Ｘｉ、Ｘ２．・・・及びＹ方向配線チャネル領
域Ｙｌ、Ｙ２．・・・で構成される。Ｘ方向配線チャネ
ル領域Ｘは、Ｘ方向に延在し、Ｙ方向に等間隔（等チャ
ネルピッチ）ｘｐで複数本配置される。Ｙ方向配線チャ
ネルＹは、Ｙ方向に延在し。 Ｘ方向に等間隔（等チャネルピッチ）ＸＹで複数本配置
される。 前記共通信号線１１のＹ方向共通信号幹線１１ＹはＹ方
向配線チャネル領域Ｙｌ上に配置され、共通信号配線１
２のＹ方向共通信号幹線１２ＹはＹ方向配線チャネル領
域Ｙ２上に配置される。Ｙ方向共通信号幹線１１Ｙ、Ｙ
方向共通信号幹線１２Ｙの夫々は、実質的に同一配線幅
ｙｗで構成され、配線間々隔（配線間スペース）ＹＳで
離隔される。また、共通信号線１１のＸ方向共通信号分
岐線１１ｘはＸ方向配線チャネル領域Ｘ４上に配置され
、共通信号配線１２のＸ方向共通信号分岐線１２ｘはＸ
方向配線チャネル領域Ｘ３上に配置される。Ｘ方向共通
信号分岐１１１１ｘ、Ｘ方向共通信号分岐ｍ１２ｘの夫
々は、実質的に同一配線幅ＸＷで構成され、配線間々隔
ＸＳで離隔される。Ｘ方向共通信号分岐線１３Ｘ、Ｘ方
向共通信号分岐線１４ｘの夫々は、モジュールｍ４ｃか
らそれ以外の各モジール４　（４Ａ、４Ｂ。 ４Ｄ〜４Ｈ）まで比較的近接している（共通信号配！１
０の長さが短い）ので、Ｘ方向共通信号分岐Ｉ！ｌｌｘ
、１２ｘの夫々と実質的に同一の配線幅ＸＷ及び配線間
々隔ＸＳで構成される。Ｘ方向共通信号分岐線１３ｘは
Ｘ方向配線チャネル領域Ｘ２上に配置され、Ｘ方向共通
信号分岐線１４ｘはＸ方向配線チャネル領域Ｘ１上に配
置される。Ｙ方向共通信号幹線１１Ｙ、Ｘ方向共通信号
分岐線１１ｘの夫々は両者間の層間絶縁膜（図示しない
）に形成された接続孔ＴＨを通して電気的に接続される
。同様に、Ｙ方向共通信号幹線１２Ｙ、Ｘ方向共通信号
分岐線１２ｘの夫々は接続孔ＴＨを通して電気的に接続
される。 前述の共通信号配線１１．１２の夫々に対して、前記第
１図に示すように、前記共通信号配線１０のうちの共通
信号配線１３．１４の夫々は比較的離隔されたモジュー
ル１４Ａ〜■４Ｈの夫々を相互に接続する。特に、モジ
ュール１４Ａ、■４Ｈの夫々の間は半導体集積回路装置
１において共通信号配線１３．１４の夫々が最とも長く
なる。つまり、共通信号配線１３．１４の夫々は、それ
らで伝達される信号の遅延が共通信号配線１１．１２の
夫々に比べて大きいので、第１図乃至第３図に示すよう
に、配線チャネル領域のＸ−Ｙ配線チャネル領域に対応
させた位置に配置されるが、同一の共通信号配線１０で
ありながら、共通信号配線１１．１２の夫々に比べて配
線幅及び配線間々隔が大きく構成される。 前記第２図に示すように、共通信号線１３のＹ方向共通
信号幹線１３ＹはＹ方向配線チャネル領域Ｙ４上に配置
され、共通信号配線１４のＹ方向共通信号幹線１４Ｙは
Ｙ方向配線チャネル領域Ｙ６上に配置される。Ｙ方向共
通信号幹線１３Ｙ、Ｙ方向共通信号幹線１４Ｙの夫々は
、前記Ｙ方向共通信号幹線１１Ｙ、１２Ｙの夫々に比べ
て大きい、配線幅ＹＷ′で構成され、かつ配線間々隔り
Ｓ′若しくはそれ以上の配線間々隔で離隔される。つま
り、Ｙ方向共通信号幹線１３Ｙは、配線幅ＹＷ′が増加
したことにより、隣接する他のＹ方向共通信号幹線１２
Ｙ、１４Ｙの夫々との最小配線間々隔が確保できないの
で、Ｙ方向配線チャネル領域を１つずらして配置される
。同様に、Ｙ方向共通信号幹線１４Ｙは、配線幅ＹＷ′
が増加したことにより、隣接する他のＹ方向共通信号幹
線１３Ｙとの最小配線間々隔が確保できないので、Ｙ方
向配線チャネル領域を１つずらして配置される。 同様に、第３図に示すように、共通信号１１１３のＸ方
向共通信号針４１１３ＸはＸ方向配線チャネル領域Ｘ７
上に配置され、共通信号配Ｊｉ１４のＸ方向共通信号幹
線１４ＸはＸ方向配線チャネル領域Ｘ５上に配置される
。Ｘ方向共通信号幹線１３Ｘ、Ｘ方向共通信号幹９１４
Ｘの夫々は、前記Ｘ方向共通信号分岐＃ｉｌｌ　ｘ　”
１４　ｘの夫々に比べて大きい、配ｍ幅ＸＷ′で構成さ
れ、かつ配線間々隔ＸＳ′若しくはそれ以上の配線間々
隔で離隔される。つまり。 Ｘ方向共通信号幹線１３Ｘ、１４Ｘの夫々は、配線幅Ｘ
Ｗ′が増加したことにより、互いの最小配線間々隔が確
保できないので、Ｘ方向配線チャネル領域Ｘ６を介在さ
せて１つおきに配置される。 また、共通信号線１３のＹ方向共通信号分岐、１９１３
ｙはＹ方向配線チャネル領域Ｙ９に配置され、共通信号
配線工４のＹ方向共通信号分岐１１１４ｙはＹ方向配線
チャネル領域Ｙ７上に配置される。このＹ方向共通信号
分岐線１３ｙ、ｆ４ｙの夫々は、Ｙ方向共通信号幹線１
３Ｙ、Ｙ方向共通信号幹線１４Ｙの夫々と同様に、配線
幅ＹＷ′及び配線間々隔ＹＳ’若しくはそれ以上の配線
間々隔で離隔される。Ｘ方向共通信号幹線１３Ｘ、Ｙ方
向共通信号分岐線１３ｙの夫々は両者間の眉間絶縁膜に
形成された接続孔ＴＨを通して電気的に接続される。同
様に、Ｘ方向共通信号幹線１４Ｘ、Ｙ方向共通信号分岐
線１４ｙの夫々は接続孔ＴＨを通して電気的に接続され
る。これらの接続部分は、信号の遅延を小さくするため
に、複数個（本実施例では４個）の接続孔ＴＨが配置さ
れる。 なお、Ｙ方向共通信号分岐線１３ｙ、１４ｙの夫々は、
Ｙ方向共通信号幹線１３．１４の夫々と同様に、配線幅
ＹＷ、配線間々隔ｙｓが離隔してもよい。 前記共通信号配線１０のうち、共通信号配線１１゜１２
の夫々に比べて、共通信号配線１３．１４の夫々の配線
幅ＹＷ′及び配線間々隔ＹＳ′の増加は、下記の理由に
基づいてなされる。 第４図に共通信号配ｇｔｏの配線長と信号伝達遅延との
関係を示し、第５図に信号伝達遅延をモデル化した等価
回路図を示す。共通信号配線１０の信号伝達遅延は主に
配線抵抗Ｒｗ、ゲート出力抵抗Ｒ０、配線容量Ｃｗ及び
負荷ゲート六方容量ｃＬの時定数により決定される。前
記配線抵抗Ｒｗは、第５図に示すように、例えばモジュ
ールＩ４Ａとモジュール■４Ｈとを相互に接続する共通
信号配［１０（１３又は１４に相当する）が持つ抵抗で
ある。ゲート出力抵抗Ｒ０はモジュールＩ４Ａの出力段
回路４Ａｌが持つ抵抗である。配線容量ｃ１は前記共通
信号配線１０に付加される容量である。負荷ゲート入力
容量ＣＬはモジュール■４Ｈの入力段回路４Ｈ１に付加
される容量である。なお、この信号伝達遅延については
、各モジュール（マクロセル）４間を接続する共通信号
配線１ｏに限らず、各モジュール４内の回路（ベーシッ
クセル）間を接続する信号配線においても同様である。 例えば、第５図において、モジュール１４Ａ内の出力段
回路４Ａ１、その前段回路４Ａ２の夫々を接続する信号
配Ｍ２０についても同様である。 前記第４図に示す横軸は共通信号配線１ｏの配線長を示
す。縦軸は共通信号配線１ｏに伝達される信号の遅延時
間を示す。第４図に示すように、共通信号配線１０の配
線長が短い第１領域において、信号伝達遅延時間はゲー
ト出力抵抗Ｒ０と負荷ゲート入力容量ＣＬとの時定数（
ＲＯ・ＣＬ）が支配的になる。共通信号配線１０の配線
長が長くなる第２領域において、信号伝達遅延時間はゲ
ート出力抵抗Ｒ０と配線容量Ｃｗどの時定数（Ｒ，・Ｃ
Ｗ）、又は配線抵抗Ｒ，と負荷ゲート入力容量ＣＬ　と
の時定数（ＲＶ・ＣＬ　）が支配的になる。さらに、共
通信号配線１０の配線長がさらに長くなる第３領域にお
いて、信号伝達遅延時間は配線抵抗Ｒ，と配線容量Ｃｗ
との時定数（ＲＷ・ｃｍ）が支配的になる。特に、配線
長が最も長い第３領域においては、信号伝達遅延時間が
配線長の２乗に比例して増加し、信号伝達遅延時間が非
常に大きくなる。 前記信号伝達遅延時間の増加に共通信号配線１０自体が
起因するものとしては配線抵抗Ｒ，及び配線容量Ｃｗで
ある。前記ゲート出力抵抗Ｒ０はモジュール１４Ａの出
力段回路４Ａ１に固有の抵抗であり、負荷ゲート入力容
量ＣＬはモジュール■４Ｈの入力段回路４Ｈ１に固有の
容量である。つまり、モジュールＩ４Ａ、モジュール■
４Ｈの夫々の間において共通信号配線１ｏの信号伝達遅
延時間を低減するには配線抵抗Ｒｗ、配線容量ｃｗの夫
々を低減することが有効である。換言すれば、第４図に
おいて時定数（Ｒ，・ｃｗ）、（Ｒ，−Ｃ１，１）、（
Ｒｗ・ＣＬ　）の夫々の低減が信号伝達遅延時間の低減
につながる。 スタンダードセル方式を採用する半導体集積回路装置１
は、自動配置配線システム（ＤＡ）を使用し、前述の各
モジュール（マクロセル）４及びそれらを相互に接続す
る共通信号配線１０の配置を行う。 自動配置配線システムを使用し、信号伝達遅延時間を個
々に最適に低減した共通信号配線１ｏを自動配置するた
めに、配線抵抗Ｒ１、配線容量Ｃｗの夫々を低減するに
は下記の方法が有効である。

【配線抵抗Ｒ１の低減方法】 （１）配線の配線幅を太くする。 （２）配線の膜厚を厚くする。

【配線容量Ｃ１の低減方法】 （１）同一配線層に形成された配線間の配線間々隔を拡
張し、各配線に付加される寄生容量を低減する。 （２）配線構造の最上層に配線を配置し、この配線にそ
の上層の配線との間に生じる寄生容量が付加されること
をなくす。 （３）異なる配線層間の層間絶縁膜の膜厚を厚くし、異
なる配線層の夫々に形成される配線に付加される寄生容
量を低減する。 この他に、例えば配線容量Ｃｗを低減するために、眉間
絶縁膜に誘電率が低い材料を使用する等の方法が存在す
る。しかし、この種の方法は、製造プロセス的な方法で
あり、自動配置配線システムで自動的に制御することが
難しいので、本実施例の自動配置配線システムにおいて
は採用しない。 次に、前述のスタンダードセル方式を採用する半導体集
積回路装置１の具体的な形成方法について、第６図（形
成フロー図）を用いて簡単に説明す机 まず、スタンダードセル方式を採用する半導体集積回路
装置１に搭載される論理システムの設計を行う（３０）
。 次に、前記論理システムの設計に基づき、自動配置配線
システムで取扱える情報として、この自動配置配線シス
テムに論理情報を入力する（３１）。 論理情報には、使用セルの決定情報（ＣＥ）、高速ネッ
トフラグの付加情報（ＦＳ）、セルのファンアウト数情
報（ＦＯ）、最大ディレィ値（遅延時間）の決定情報（
ＭＤ）等が含まれる。これら論理情報に含まれる情報は
後述する遅延低減化処理を自動配置配線システムで自動
的に行うための評価関数として使用される。前記使用セ
ルの決定情報（ＧＥ）はマクロセル、ベーシックセルの
夫々のいずれをも含む。 次に、前記自動配置配線システムに入力された使用セル
間の接続情報を論理ファイルとして作成する（３２）。 次に、前記論理ファイル及び予じめ作成された実装ライ
ブラリ（３４）に基づき、自動配置配線システムでセル
、配線の夫々を自動的に配置する。 前記実装ライブラリには実装情報、セル情報、配線情報
の夫々がファイルされる。実装情報はチップサイズ情報
、固定部指定情報、電源配線情報、Ｘ−Ｙ配線チャネル
領域の指定情報、接続孔禁止ルール等のレイアウト情報
である。セル情報はセルサイズ（マクロセル、ベーシッ
クセルの夫々を含む）情報、セルの端子位置情報、セル
の負荷駆動力情報（ＲＯ）、特殊セルフラグ情報（Ｓ　
Ｃ）、セル遅延時間情報（Ｐ　Ｄ）等の情報である。セ
ル情報のうち、負荷駆動力情報（ＲＯ）、特殊セルフラ
グ情報（ＳＣ）、セル遅延時間情報（Ｐ　Ｄ）の夫々は
後述する遅延低減化処理を自動配置配線システムで自動
的に行うための評価関数として使用される。 配線情報は配線抵抗値（ＷＲ）、配線容量（ＷＣ）、配
線幅制限項目等の情報である。配線情報のうち、配線抵
抗値（ＷＲ）、配線容量（ＷＣ）の夫々は後述する遅延
低減化処理を自動配置配線システムで自動的に行うため
の評価関数として使用される。 前記自動配置配線システムは、まず、前記論理ファイル
及び実装ライブラリに基づき、セルの配置を行う。この
セルの配置は、少なくとも予じめ入力された評価関数の
うちの高速ネットフラグの付加情報（ＦＳ）及びファン
アウト数情報（ＦＯ）に基づき、自動配置配線システム
で自動的に行われる。セルの配置が行われると、マクロ
セルの端子（モジュール４の端子４ｐ）間、マクロセル
内のベーシックセルの端子間の夫々の距離が決定される
。 次に、自動配置配線システムにおいて、配置されたセル
の端子間に配線を自動的に配置する。配線の配置は、少
なくとも予じめ入力された評価関数のうちの高速ネット
フラグの付加情報（ＦＳ）、セルの負荷駆動力情報（Ｒ
Ｏ）及びファンアウト数情報（ＦＯ）に基づき行われる
。配線は実装ライブラリの実装情報としてファイルされ
ているＸ−Ｙ配線チャネル領域に配置される。配線の配
置が行われると、配線の配線層、配線長（Ｌ）の夫々が
決定される。この配線長（Ｌ）も評価関数として使用さ
れる。配線層を２層配線構造で構成する場合、前記Ｘ−
Ｙ配線チャネル領域のＸ方向配線チャネル領域に配置さ
れた配線は第１層目の配線層として決定され、Ｙ方向配
線チャネル領域に配置された配線は第２層目の配線層と
して決定される。また、配線が配置されると、Ｘ−Ｙ配
線チャネル領域の各格子点のうち、Ｘ方向配線チャネル
領域、Ｙ方向配線チャネル領域の夫々に配置された配線
間を接続する位置には接続孔セル（前記第２図に示すＴ
Ｈに相当する）が配置される。 次に、前記配線が配置され、この配線の配線層、配線長
（Ｌ）が決定されると、前記実装ライブラリの配線情報
のうちの配線抵抗値情報（ＷＲ）及び配線容量値情報（
ＷＣ）に基づき、各配線の信号伝達遅延時間（ＷＤ）が
決定される。各配線の信号伝達遅延時間（ＷＤ）が決定
されると、予じめ入力された評価関数に基づき配線遅延
を評価するか、又は最大ディレィ値を越えるか越えない
かを計算する。 前記配線遅延の評価又は最大ディレィ値の計算は、例え
ば下記の１つの評価関数で若しくはいずれか複数の評価
関数を組合せて行われる。

【１】前記配線の配線長（Ｌ）が予じめ設定された長さ
を又は最大ディレィ値を越えるか越えないかを判定する
。

【２】前記セル（マクロセル、ベーシックセルのいずれ
も含む）のファンアウト数情報（ＦＯ）に基づき、ファ
ンアウト数が予じめ設定された数を越えるかどうかを判
定する。 ［３］自動配置配線システムが階層的に配線を配置する
場合、配線が予じめ長くなるかどうかを判定する。例え
ば、スタンダードセル方式を採用する半導体集積回路装
置１においては、マクロセル間を相互に接続する配線、
マクロセル内の回路間を相互に接続する配線の夫々が階
層的に（異なるステップで）配置されるが１通常は前者
の配線長（Ｌ）が後者の配線長（Ｌ）に比べて長くなる
と判定される。

【４】前記セル間又はセル間を相互に接続する配線に、
予じめ入力された高速ネットフラグの付加情報（ＦＳ）
が入力されているかどうかを判定する。 つまり、高速性を要求されるネットかどうかを判定する
。

【５】配線に接続される出力セルの種類を認識しく駆動
能力が大か小か、３ステート出力か否か。 クロック系セルか否かを認識し）、予じめ指定された出
力セルかどうかを判定する。

【６】前記配線の配線層、配線長（Ｌ）、配線容量値（
ＷＣ）、配線抵抗値（ＷＲ）、ファンアウト数情報（Ｆ
Ｏ）、負荷駆動能力情報（ＲＯ）、セル自体の遅延時間
等の評価関数に基づき、信号伝達遅延時間（ＷＤ）を計
算し、予じめ設定された最大ディレィ値の設定情報（Ｍ
Ｄ）の最大ディレィ値を越えるか越えないかを判定する
。 前述の評価関数に基づき配線遅延が論理システムの高速
性を損なわないと評価された場合、又は最大ディレィ値
を越えないと判定された場合、次段のネットリングファ
イルが作成される（３５）。 前記評価関数に基づき配線遅延が論理システムの高速性
を損なうと評価された場合、又は最大ディレィ値を越え
たと判定された場合、該当する配線に遅延低減化処理を
施す、配線修正処理を行う。 前記遅延低減化処理は、前述のように、配線抵抗Ｒｗ、
配線容量Ｃ，の夫々を低減する処理（配線幅を太くする
、配線の膜厚を厚くする、配線間々隔を拡張する等）で
ある。例えば、遅延低減化処理が評価関数として配線長
（Ｌ）で行われる場合、第７図（配線長と遅延時間との
関係を示す図）に示すように、第１領域は信号伝達遅延
が論理システムの高速性を損なわない領域である確率が
高く、基本的には遅延低減化処理が施される確率が少な
い。具体的には、第１領域は前記第５図に示すマクロセ
ル（モジュール１４Ａ、■４Ｈ）内のベーシックセル（
回路４Ａ２−４Ａ１，４Ｈ１−４Ｈ２）間を接続する信
号配ｌｌＡ２０に相当する。この第１領域の信号配線は
例えば６［ｍｍ］以内の配線長（Ｌ）で形成される。ま
た、第８図（配線長と遅延時間との関係を示す図）に示
すように、第２領域は信号伝達遅延が論理システムの高
速性を損なう領域である確率が高く、基本的には遅延低
減化処理を施す確率が高い。同第８図に示すように、配
線の信号伝達遅延がゲート出力抵抗Ｒ０及び配線容量Ｃ
ｗで決まる時定数（Ｒｏ・Ｃ，、）が支配的な場合、信
号伝達遅延は配線容量Ｃｗを小さくすることにより低減
される。また、配線の信号伝達遅延が配線抵抗Ｒ１，ｌ
及び負荷ゲート入力容量Ｃ５で決まる時定数（Ｒｗ・Ｃ
Ｌ）が支配的な場合、信号伝達遅延は配線抵抗Ｒｗを小
さくすることにより低減される。第２領域は具体的には
マクロセル（モジュール４）間を相互に接続する信号配
線、つまり前述した共通信号配線１０の共通信号配線１
１．１２の夫々に相当する。この第２領域の信号配線は
例えば６〜１２［ｍｍ］範囲内の配線長（Ｌ）で形成さ
れる。 また、同第８図に示すように、第３領域は信号伝達遅延
が論理システムの高速性を損なう領域である確率が最も
高く、基本的に遅延低減化処理を施す確率が最も高い。 この第３領域の配線の信号伝達遅延は配線抵抗Ｒ１，ｌ
及び配線容量ＣＩ、で決まる時定数（Ｒ１，ｌ　’　ｃ
ｍ）が支配的であり、信号伝達遅延は配線抵抗Ｒｗ、配
線容量Ｃｗの夫々を小さくすることにより有効的に低減
される。 第３領域は具体的にはマクロセル（モジュール４）間を
相互に接続する共通信号配線１０の共通信号配線１３．
１４の夫々に相当する。つまり、共通信号配線１３．１
４の夫々は配線幅を太くし、かつ配線間々隔を拡張する
処理が施されている。 前記第２領域、第３領域の夫々の領域において遅延低減
化処理を施すと、第９図（配線長と遅延時間との関係を
示す図）に示すように、信号伝達遅延時間が大幅に低減
される。また、第１領域。 第２領域、第３領域の夫々において、第１０図（配線長
と配線の構成比との関係を示す図）に示すように、配線
長（Ｌ）に対して、全体の配線本数のうち、遅延低減化
処理が施された配線本数の割合が変化する。つまり、配
線長（Ｌ）が短い第１領域においては遅延低減化処理が
施されない通常配線の割合が高く、配線長（Ｌ）が長い
第３領域においては遅延低減化処理が施された配線の割
合が高くなる。 前記遅延低減化処理である配線修正処理には個別処理、
−括処理の夫々の２種類の方法がある。 個別処理は、第６図に示すように、自動配置配線システ
ムでセルを自動配置し配線を自動配置する配線プログラ
ム（３３１）において、評価ルーチンを組込み、１本の
配線を配置する毎に評価関数で評価し、必要に応じて遅
延低減化処理を施す。 また、−括処理は、配線プログラム（３３２）ですべて
の配線を配置した後、すべての配線を評価関数で評価し
く３３３）、−括して遅延低減化処理を施す（３３４）
、この後、すべての配線を配置した後に一括して遅延低
減化処理が施されると、配線の配線幅及び配線間々隔が
変わるので、配線のレイアウトルールが満足されない配
線は未配線の配線チャネル領域に移動する等、再度配線
プログラムを走らせる（３３２）。 前記自動配置配線処理（３３）で遅延低減化処理が施さ
れると、次段のネットリングファイルを作成する（３５
）。 次に、前記ネットリングファイルの情報及びセルパター
ン情報（３７）に基づき、自動配置配線システムでマス
クデータを作成する（３６）。前記セルパターン情報は
前記マクロセル、ベーシックセルの夫々の具体的なパタ
ーン（活性領域のパターン、ゲートパターン等）の情報
を有する。 前述の論理入力（３１）からマスクデータの作成（３６
）までの処理は自動配置配線システムで自動的に行われ
る処理である。 次に、前記マスクデータに基づき、例えば電子線描画装
置で製造用マスクを作成する。 次に、前記製造用マスクを使用し、デバイスプロセスを
施す（３９）ことにより、前記第１図乃至第３図に示す
スタンダードセル方式を採用する半導体集積回路装置１
は完成する（４０）。 このように、自動配置配線システムのＸ−Ｙ配線チャネ
ル領域にセル間を接続する配線を配置する、スタンダー
ドセル方式を採用する半導体集積回路装置（ＡＳＩＣ）
１の形成方法において、前記自動配置配線システムに、
前記半導体集積回路装置ｌに搭載する使用セルの決定情
報（ＣＥ）、高速ネットフラグの付加情報（ＦＳ）、フ
ァンアウト数情報（Ｆ○）、最大ディレィ値の設定情報
（ＭＤ）の夫々を入力する段階と、前記使用セルの決定
情報（ＣＥ）、高速ネットフラグの付加情報（ＦＳ）及
びファンアウト数情報（Ｆ○）に基づき、自動配置配線
システムに仮想的に表現された半導体集積回路装Ｗ１に
複数のセルを自動配置する段階と、前記高速ネットフラ
グの付加情報（Ｆ　Ｓ）、ファンアウト数情報（ＦＯ）
及びセルの出力段の負荷駆動力情報（ＲＯ）の夫々に基
づき、自動配置配線システムのＸ−Ｙ配線チャネル領域
にセル間を接続する配線を自動配置する段階と、前記最
大ディレィ値の設定情報（ＭＤ）に基づき、前記セル間
に配置された配線の遅延が最大ディレィ値を越るか越え
ないかを判定する段階と、この判定された配線のうち。 最大ディレィ値を越えた配線に遅延低減化処理を自動的
に施す段階とを具備する。前記遅延低減化処理は前記高
速ネットフラグの付加情報（ＦＳ）。 ファンアウト数情報（ＦＯ）、セルの出力段の負荷駆動
力情報（ＲＯ）等の評価関数に基づき、前記配線毎に最
適に行われる。この構成により、前記自動配置配線シス
テムに、セル間の配線の遅延を律則する評価関数である
高速ネットフラグの付加情報（ＦＳ）、ファンアウト数
情報（ＦＯ）、最大ディレィ値の設定情報（ＭＤ）を少
なくとも予じめ入力し、セルの自動配置及び配線の自動
配置をした段階でセル間を接続する配線の遅延が決定さ
れ、前記最大ディレィ値を越える遅延が生じる配線を特
定できるので、この配線に自動的に遅延低減化処理を施
すことができる。この結果、スタンダードセル方式を採
用する半導体集積回路装置１のシステムの動作速度の高
速化を図ることができる。しかも、この遅延低減化処理
は、前記評価関数に応じて、配線毎に最適な遅延低減化
処理を施す（例えば配線長りに対して段階的に遅延低減
化処理を施す）ことができる。この結果、配線の無駄な
配線幅及び無駄な配線間々隔を低減し、配線の占有面積
を縮小することができるので、回路、モジュール４等の
実装率を向上し、スタンダードセル方式を採用する半導
体集積回路装置１の集積度を向上することができる。 また、前記遅延低減化処理は、自動配置配線システムの
Ｘ−Ｙ配線チャネル領域に１本の配線を配置する毎にこ
の配置された配線に施す（３３１）。 この構成により、遅延低減化処理が施された配線を基準
に、この遅延低減化処理が施された配線の配置後にそれ
に隣接する他の配線を配置できるので、前記遅延低減化
処理が施された配線に隣接する他の配線の再配置処理を
廃止できる。 また、前記遅延低減化処理は、゛自動配置配線システム
のＸ−Ｙ配線チャネル領域にすべての配線を配置した（
３３２）後にこの配置されたすべての配線に一括して施
す（３３３及び３３４）。この構成により、すべての配
線を配置した後に、すべての配線に一括して遅延低減化
処理を施せるので、遅延低減化処理時間を短縮できる。 また、複数個のモジュール（マクロセル）４の夫々に共
通の複数本の共通信号線（内部バス配線）１゜が配置さ
れたスタンダードセル方式を採用する半導体集積回路装
置１において、前記共通信号線１０のうちの一部の共通
信号線１１（又は１２）に比べて、この一部の共通信号
線１１よりも配線長が長い他の共通信号線１３（又は１
４）の配線幅又は隣接するそれ以外の共通信号４１１２
．１３の夫々若しくは信号配線との間の配線間隔を大き
く構成する。この構成により、前記他の配線長が長い共
通信号１！１３の抵抗値又はそれに付加される寄生容量
を低減できるので、前記長い共通信号線１３の信号伝達
速度を速め、スタンダードセル方式を採用する半導体集
積回路装置１の論理システム動作の高速化を図ることが
できる。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 例えば、前記実施例はＡＳＩＣのうちのカスタム方式の
スタンダードセル方式に本発明を適用したが、本発明は
、カスタム方式のフルカスタム方式、セミカスタム方式
のゲートアレイ方式等を採用する半導体集積回路装置に
適用することができる。 また、本発明は、他のＡＳＩＣｌ例えばＲＩＳＣ（Ｒｅ
ｄｕｃｅｄ　　Ｉｎ５ｔｒｕｃｔｉｏｎ　　Ｓｅｔ　Ｃ
ｏｍｐｕｔｅｒ）プロセッサ等を搭載する半導体集積回
路装置の高速の非繰返し信号を伝送する内部バス信号配
線にも適用することができる。 また、本発明は、前記スタンダードセル方式を採用する
半導体集積回路装置１において、内部バス信号配線（共
通信号配線１０）に限定されず、モジュール（マクロセ
ル）４間を接続する信号配線（マクロセル間配線又はブ
ロック間配ＡＩ）に適用することができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 ＡＳＩＣにおいて、システムの動作速度の高速化を図る
ことができる。 ＡＳＩＣにおいて、自動的にシステムの動作速度の高速
化を図ることができ、しかも集積度を向上することがで
きる。 ＡＳＩＣにおいて、前記効果を得ることができると共に
、製品完成までの開発期間を短縮することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるスタンダードセル方
式を採用する半導体集積回路装置の概略構成を示すチッ
プレイアウト図、 第２図及び第３図は、前記半導体集積回路装置の要部拡
大平面図、 第４図は、前記半導体集積回路装置に配置される配線の
配線長と遅延時間との関係を示す図、第５図は、前記配
線の信号伝達遅延をモデル化した等価回路図。 第６図は、前記半導体集積回路装置の形成方法を説明す
るためのフロー図、 第７図乃至第９図は、前記配線の配線長と遅延時間との
関係を示す図、 第１０図は、前記配線の配線長と構成比との関係を示す
図である。 図中、１・・・半導体集積回路装置、４，４Ａ〜４Ｈ・
・・モジュール（マクロセル）、４ｐ・・・端子、１０
゜１１〜１４・・・共通信号配線（内部バス信号配線）
、２０・・・信号配線、ＴＨ・・・接続孔である。

Claims (1)

1. 【特許請求の範囲】 １、自動配置配線システムのＸ−Ｙ配線チャネル領域に
   セル間を接続する配線を配置する、特定用途向けの半導
   体集積回路装置の形成方法において、前記自動配置配線
   システムに、前記半導体集積回路装置に搭載するセル情
   報、高速ネット情報、各セルのファンアウト数情報、セ
   ル間の最大ディレイ値情報の夫々を入力する段階と、前
   記セル情報、高速ネット情報及びファンアウト数情報に
   基づき、自動配置配線システムに仮想的に表現された半
   導体集積回路装置に複数のセルを自動配置する段階と、
   前記高速ネット情報、ファンアウト数情報及びセルの出
   力段の負荷駆動力情報の夫々に基づき、自動配置配線シ
   ステムのＸ−Ｙ配線チャネル領域にセル間を接続する配
   線を自動配置する段階と、前記最大ディレイ値情報に基
   づき、前記セル間に配置された配線の遅延が最大ディレ
   イ値を越るか越えないかを判定する段階と、この判定さ
   れた配線のうち、最大ディレイ値を越えた配線に遅延低
   減化処理を自動的に施す段階とを具備したことを特徴と
   する半導体集積回路装置の形成方法。 ２、前記遅延低減化処理は、前記高速ネット情報、ファ
   ンアウト数情報、セルの出力段の負荷駆動力情報等に基
   づき、前記配線毎に最適に行われることを特徴とする請
   求項１に記載の半導体集積回路装置の形成方法。 ３、前記遅延低減化処理は、自動配置配線システムのＸ
   −Ｙ配線チャネル領域に１本の配線を配置する毎にこの
   配置された配線に施されることを特徴とする請求項１又
   は請求項２に記載の半導体集積回路装置の形成方法。 ４、前記遅延低減化処理は、自動配置配線システムのＸ
   −Ｙ配線チャネル領域にすべての配線を配置した後にこ
   の配置されたすべての配線に施されることを特徴とする
   請求項１又は請求項２に記載の半導体集積回路装置の形
   成方法。 ５．前記遅延低減化処理は、前記最大ディレイ値を越え
   た配線に付加される寄生容量を低減する処理であること
   を特徴とする請求項１乃至請求項４に記載の夫々の半導
   体集積回路装置の形成方法。 ６、前記遅延低減化処理は、配線間隔を拡げる処理、配
   線を最上層に配置する処理、配線下若しくは配線上の層
   間絶縁膜の膜厚を増加する処理であることを特徴とする
   請求項５に記載の半導体集積回路装置の形成方法。 ７、前記遅延低減化処理は、前記最大ディレイ値を越え
   た配線の抵抗値を低減する処理であることを特徴とする
   請求項１乃至請求項４に記載の夫々の半導体集積回路装
   置の形成方法。 ８、前記遅延低減化処理は、配線の幅寸法を増加する処
   理又は配線の膜厚を増加する処理であることを特徴とす
   る請求項７に記載の半導体集積回路装置の形成方法。 ９、前記セルはベーシックセル又はマクロセルであるこ
   とを特徴とする請求項１乃至請求項８に記載の夫々の半
   導体集積回路装置の形成方法。 １０、複数個のマクロセルの夫々に共通の複数本の共通
   信号線が配置された特定用途向けの半導体集積回路装置
   において、前記共通信号線のうちの一部の共通信号線に
   比べて、この一部の共通信号線よりも配線長が長い他の
   共通信号線の配線幅又は隣接するそれ以外の共通信号線
   若しくは信号配線との間の配線間隔を大きく構成したこ
   とを特徴とする半導体集積回路装置。