KR910013735A - 반도체집적회로장치 및 그의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 표준셀방식이 이용되는 본 발명의 1실시예에 따른 개략적인 구성의 칩배치도,
제2도 및 제3도는 제1도에 도시한 반도체집적회로 장치의 주요부 II 및 III의 확대 평면도.
Claims (15)
- 설계자동시스템의 X-Y 배선 채널영역에 셀을 서로 접속하는 배선이 배치되는 반도체 집적회로장치의 제조 방법에 있어서, 상기 반도체집적회로상에 탑재될 다수의 셀에 관한 셀정보, 상기 반도체집적회로장치의 고속동작에 필요한 고속 배선정보와 상기 셀사이의 최대허용 지연값의 정보를 적어도 상기 설계자동시스템에 입력하는 스텝, 입력되 상기 셀정보 및 고속 배선정보를 사용해서 상기 설계자동시스템상에 가상적으로 표시된 상기 반도체집적회로장치의 기판상에 다수의 셀을 배치하는 스텝, 상기 설계자동시스템의 X-Y 배선채널영역에 셀 사이를 접속하기 위한 배선을 배치하는 스텝, 상기 입력된 최대허용 지연값 정보세 따라서 상기 셀사이에 배치된 배선의 적어도 일부의 각각의 배선의 신호지역이 최대허용지연값을 초과하는가 아닌가를 판정하는 스텝과 판정의 결과로써 상기 최대허용지연값을 초과하는 신호지연을 갖는 지연으로 판정된 배선중의 하나에 대해서 지연저감화 처리를 실행하는 스텝을 포함하는 반도체 집적회로장치의 제조방법.
- 특허청구의 범위 제1항에 있어서, 상기 지연저감화 처리는 입력된 상기 고속 배선정보 및 팬아웃수정보, 별도로 입력된 각각의 셀의 출력단의 부하구동능력정보에 따라서 상기 최대허용 지연값을 초과하는 신호지연을 갖는 각각의 배선에 대해서 실행되는 반도체 집적회로장치의 제조방법.
- 특허청구의 범위 제1항에 있어서, 1개의 배선이 상기 설계자동시스템의 X-Y 배선채널 영역에 배치될때마다, 그 배선에 상기 지연저감화 처리가 실행되는 반도체집적회로장치의 제조방법.
- 특허청구의 범위 제1항에 있어서, 모든 배선이 상기 설계자동시스템의 X-Y 배선 채널 영역에 배치된후, 이들 배선에 상기 지연저감화 처리가 실행되는 반도체집적회로장치의 제조방법.
- 특허청구의 범위 제1항에 있어서, 상기 지연저감화 처리는 상기 최대허용지연값을 초과하는 신호지연을 갖는 배선에 결합된 기생용량을 저감하는 처리를 포함하는 반도체집적회로장치의 제조방법.
- 특허청구의 범위 제5항에 있어서, 상기 기생용량을 저감하는 처리는 배선간 스페이스를 확장하는 처리, 최상의 배선층에 배선을 배치하는 처리와 배선의 아래 또는 위의 층간절연막의 두께를 증가하는 처리중의 적어도 하나를 포함하는 반도체 집적회로장치의 제조방법.
- 특허청구의 범위 제1항에 있어서, 상기 지연저감화 처리는 상기 최대허용지연값을 초과하는 신호지연을 갖는 배선의 저항값을 저감하는 처리를 포함하는 반도체집적회로장치의 제조방법.
- 특허청구의 범위 제7항에 있어서, 상기 저항값을 저감하는 처리는 배선의 폭을 증가하는 처리 및 배선의 층두께를 증가하는 처리중의 적어도 하나를 포함하는 반도체집적회로장치의 제조방법.
- 특허청구의 범위 제1항에 있어서, 상기 셀은 기본셀 또는 매크로셀을 포함하는 반도체 집적회로장치의 제조방법.
- 설계자동시스템의 X-Y 배선채널영역에 셀을 서로 접속하는 배선이 배치되는 특정용도 주문형 집적회로장치의 제조방법에 있어서, 상기 특정용도 주문형 집적회로상에 탑재될 다수의 셀에 관한 셀정보, 고속동작에 필요한 배선정보인 고속배선정보, 각각의 셀을 위한 팬아웃수정보와 상기 셀사이의 최대허용 지연값의 정보를 적어도 상기 설계자동시스템이 입력하는 스텝, 상기 셀정도, 상기 고속 배선정보와 상기 팬아웃수정보에 따라서 상기 설계자동시스템상에 가상적으로 표시된 반도체집적회로장치의 기판상에 다수의 셀을 배치하는 스텝, 상기 고속 배선정보, 상기 팬아웃수정보와 사전에 마련된 각각의 셀의 출력단의 부하구동능력정보에 따라서 상기 설계자동 시스템의 X-Y 배선채널영역에 셀사이를 접속하기 위한 배선을 배치하면 스텝, 상기 최대허용지연값정보를 따라서 상기 셀사이에 배치된 배선의 적어도 일부의 각각의 배선의 신호 지연이 상기 최대허용지연값을 초과하는가 아닌가를 판정하는 스텝과 상기 최대허용지연값을 초과하는 신호지연을 갖는 지연으로 판정된 배선중의 하나에 대해서 지연저감화 처리를 자동적으로 실행하는 스텝을 포함하는 특정용도 주문형 집적회로장치의 제조방법.
- 설계자동시스템의 X-Y 배선채널영역에 셀을 서로 접속하는 배선이 배치되는 반도체집적회로장치의 자동 설계방법에 있서, 상기 자동설계자동시스템상에 가상적으로 표시된 반도체 집적회로 기판상에 다수의 기능셀을 사전에 입력된 배선지정정보에 따라서 배치하는 스텝, 상기 설계자동시스템의 X-Y 배선 채널영역에 상기 기능 셀사이를 접속하기 위한 배선을 배치하는 스텝, 최대허용지연값에 관한 사전에 마련된 정보에 따라서 상기 기능 셀사이의 배선의 적어도 일부의 각각의 배선의 신호지연이 상기 최대허용지연값을 초과하는가 아닌가를 판정하는 스텝과 상기 판정결과에 따라서 상기 최대허용지연값을 초과하는 신호 지연을 갖는 배선에 대해서 지연저감화 처리를 실행하는 스텝을 포함하는 반도체집적회로 장치의 자동설계방법.
- 설계자동시스템의 배선채널영역에 셀을 서로 접속하는 배선이 배치되는 반도체집적회로장치의 자동 설계 방법에 있어서, 상기 설계자동시스템상에 가상적으로 표시된 반도체 집적회로 기판상에 다수의 셀을 배치하는 스텝, 상기 설계자동시스템의 배선채널영역에 셀사이를 접소갛기 위한 배선을 배치하는 스텝, 상기 반도체집적회로장치의 동작속도를 규정하는 적어도 하나의 소정의 평가함수에 따라서 셀사이에 배치된 배선의 적어도 일부의 각각의 배선의 신호 지연을 허용할 수 있는가 아닌가를 판정하는 스텝과 허용되지 않는다고 판정된 신호지연을 갖는 배선의 신호 지연을 허용할 수 있는가 아닌가를 판정하는 스텝과 허용되지 않는다고 판정된 신호지연을 갖는 배선에 대해서 지연저감화 처리를 실행하는 스텝을 포함하는 반도체집적회로장치의 자동설계방법.
- 특허청구의 범위 제12항에 있어서, 적어도 하나의 소정의 상기를 평가함수는 반도체 집적회로장치의 고속동작에 필요한 고속배선정보, 각각의 셀에 대한 팬아웃수정보, 셀사이의 최대허용지연값의 정보와 각각의 셀의 출력단의 부하구동능력의 정보중의 적어도 하나를 그의 파라미터로써 포함하는 반도체집적회로장치의 자동설계방법.
- 다수의 매크로셀과 공통의 다수의 공통신호선이 배치되는 특정용도 주문형 집적회로장치에 있어서, 상기 다수의 공통신호선의 일부보다 긴 배선길이를 갖는 상기 다수의 공통신호선 중의 하나의 각각의 배선폭 또는 길이가 긴 공통신호선과 다른 공통 신호선 또는 길이가 긴 공통신호선에 인접한 신호 배선사이의 스페이스중의 적어도 하나가 상기 다수의 공통신호선의 부분과 비교해서 길게 구성되는 특정용도 주문형 집적회로장치.
- 다수의 매크로셀과 공통의 다수의 제1의 신호배선 및 상기 다수의 매크로셀을 서로 접속하는 다수의 제2의 신호배선이 배치되는 반도체집적회로장치에 있어서, 상기 제1의 신호배선과 상기 제2의 신호배선에 대해서 배선길이에 의해 발생된 신호지연이 대응하는 매크로셀에 필요한 신호지연양을 초과하지 않도록 신호배선의 배선폭 및 신호배선과 상기 신호배선의 일부에서의 다른 하나의 신호배선사이의 스페이스중의 적어도 하나를 상기 신호배선의 다른 하나와 다르게 구성한 반도체집적회로장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-339243 | 1989-12-26 | ||
| JP1339243A JPH03196661A (ja) | 1989-12-26 | 1989-12-26 | 半導体集積回路装置及びその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR910013735A true KR910013735A (ko) | 1991-08-08 |
Family
ID=18325612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900021570A KR910013735A (ko) | 1989-12-26 | 1990-12-24 | 반도체집적회로장치 및 그의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03196661A (ko) |
| KR (1) | KR910013735A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2674462B2 (ja) * | 1993-04-13 | 1997-11-12 | 日本電気株式会社 | 半導体装置 |
| JP2918101B2 (ja) * | 1996-07-25 | 1999-07-12 | 日本電気株式会社 | 半導体集積回路のレイアウト方法 |
-
1989
- 1989-12-26 JP JP1339243A patent/JPH03196661A/ja active Pending
-
1990
- 1990-12-24 KR KR1019900021570A patent/KR910013735A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03196661A (ja) | 1991-08-28 |
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