KR960006977B1 - 마스터-슬라이스형 반도체집적회로 - Google Patents

마스터-슬라이스형 반도체집적회로 Download PDF

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Abstract

내용 없음.

Description

마스터-슬라이스형 반도체집적회로
제1도는 본 발명에 따른 마스터-슬라이스형 반도체집적회로의 1실시예에 따른 칩레이아웃을 도시한 도면.
제2도는 상기 실시예에 따른 집적회로의 주변부를 발췌하여 도시한 도면.
제3도는 제2도에 도시된 회로에 배선패턴을 형성한 다음의 상태를 도시한 도면.
제4도는 제2도에 도시된 회로에서 패드의 배치간격이 변경된 경우를 도시한 도면.
제5도는 종래 집적회로의 칩레이아웃을 도시한 도면.
제6도는 상기 종래 집적회로의 주변부를 발췌하여 도시한 도면.
제7도는 실제의 IC에 사용되는 후공정전의 입출력셀의 구성을 도시한 도면.
제8도는 및 제9도는 각각 상기 제7도의 셀에 후공정을 실시한 상태를 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 칩기판 12 : 내부논리블럭
13, 13a~13i : 입출력셀 14, 14a~14d : 패드
15 : 입력버퍼 16 : 출력버
[산업상의 이용분야]
본 발명은 반도체집적회로에 관한 것으로, 특히 출력신호의 부하구동능력을 적절히 선택할 수 있도록 된 마스터-슬라이스형 반도체집적회로에 관한 것이다.
[종래의 기술 및 그 문제점]
마스터-슬라이스형 반도체집적회로란 선공정에서 기본논리게이트(基本論理 Gate)를 형성한 다음 후공정에서 그들을 상호 접속시키는 배선패턴을 형성함으로써 논리게이트회로나 입출력회로를 형성하도록 된 반도체집적회로를 뜻하는 것으로, 소량다품종의 집적회로를 단기간에 제조할 수 있는 잇점이 있다.
제5도는 종래의 마스터-슬라이스형 반도체집적회로를 칩레이아웃(chip layout)을 도시한 도면으로, 칩본체(21)의 중앙에는 내부논리블럭(22)이 형성되어 있고, 그 주변부에는 상세히 도시되지 않은 입력버퍼 또는 출력버퍼등으로 구성된 입출력셀(23)이 소정의 간격으로 각각 배치되어 있다. 또 각 칩출력셀(23)에는 패드(24)가 1개씩 설치되는데, 이들 패드(24)도 입출력셀(23)의 경우와 동일한 간격으로 배치되어 있다. 그리고 후공정에서는 내부논리블럭(22)내와, 내부논리블럭(22)과 입출력셀(23), 각 입출력(23)과 패드(24)간이 필요에 따라 배선되는데, 상기 가 패드(24)는 입력패드, 출력패드 또는 입출력겸용패드로서 사용된다. 더욱이, 칩기판상의 배선이 형성된 다음에는 각 패드와 IC핀이 본딩와이어로 결선된다.
그런데 상기 각 입출력셀(23)에서의 부하구동능력등과 같은 전기특성이나 점뮤면적은 셀설계를 용이하게 할 수 있도록 모두 같게 되어 있기 때문에, 특히 큰 부하용량을 구동시켜야 하는 경우에는 1개의 입출력셀만을 이용하기에 그 구동능력이 부족할 우려가 있다. 그래서 종래에는 제6도에 도시된 바와 같이 부하구동능력을 향상시킬 목적으로 복수의 입출력셀내의 출력버퍼를 병렬로 접속시켜 사용하도록 한 기술이 일본국 특허공개공보 소화 60-169150호에 제안되어 있다. 제6도에 있어서 참조부호23a~23e는 입력버퍼(25)와 출력버퍼(26)가 각각 설치된 입출력셀이고, 24a~24e는 상기 입출력셀(23a~23e)에 대응되게 설치된 패드이다. 여기서 상기 패드(24a, 24c, 24D)는 입출력셀(23a, 23c, 23d)내의 입력버퍼(25)에만 각각 접속되어 입력패드로서 사용된다. 또 패드(24b)는 2개의 입출력셀(23a, 23b)내의 출력버퍼(26)에 병렬접속되어 있는 바, 이 패드(24b)는 1개의 입출력셀의 3배에 해당되는 부하구동능력을 갖는 출력패드로서 사용된다.
그리고 패드(24e)는 3개의 입출력셀(23c, 23d, 23e)내의 각 출력버퍼(26)에 병렬접속되어 있는 바, 이 패드(24e)는 1개의 입출력셀의 3배에 해당되는 부하구동능력을 갖는 출력패드로서 사용된다.
상기한 것처럼 배선패턴을 형성할 경우에는 복수개의 출력버퍼를 병렬접속시킴으로써 칩본체의 크기를 변경시키지 않고 부하구동능력을 필요에 따라서 선택할 수 있다. 그런데 제6도에 도시된 바와 같은 종래의 IC에서는 다핀화등의 요구에 따라 패드의 배치간격을 변경할 필요가 있을 경우 그에 대응되게 새로운 형태의 입출력셀을 설치할 필요가 있어 시간적으로나 코스트면에서 불리하게 된다.
[발명의 목적]
본 발명은 상기와 같은 문제점을 고려하여 발명된 것으로, 패드의 배치간격을 변경하는 경우에도 입출력셀의 설계를 고칠 필요가 없고, 칩본체의 크기를 바꾸지 않고도 부하구동능력을 필요에 따라 선택할 수 있도록 된 마스터-슬라이스형 반도체집적회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 1실시예에 따른 마스터-슬라이스형 반도체집적회로는 복수개의 패드와, 이들 각 패드에 대하여 n개(n은 2이상의 정수)씩 설치되며 구동능력이 각각 같은 버퍼를 갖춘 입출력셀을 구비하여 구성되어, 상기 패드의 배치간격에 대하여 패드 1개당의 입출력셀의 수 n을 설정할 수 있도록 되어 있다.
그리고 본 발명의 다른 실시예에 따른 마스터-슬라이스형 반도체집적회로는 복수개의 패드와, 이들 패드의 m배(m은 2이상의 정수)의 수 만큼 설치되며 구동능력이 각각 같은 버퍼를 갖춘 입출력셀을 구비하여 구성된다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 복수개의 입출력셀내의 버퍼를 병렬접속시킴으로써 부하구동능력을 필요에 따라 선택할 수 있고, 또 패드의 배치간격을 변경할 필요가 있을 경우에는 각 패드에 대응되게 설치되는 입출력셀의 수 n을 증감함으로써 대차할 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 각 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 마스터-슬라이스형 반도체집적회로의 1실시예에 따른 칩레이아웃을 도시한 도면으로, 동도면에서 참조부호 11은 칩기판이고, 12는 내부논리블럭인 바, 칩기판(11)의 주변부에는 입출력셀(13)과 패드(14)가 각각 배열설치된다. 본 실시예에서는 상기 각 패드(14)에 대하여 각각 3개의 입출력셀(13)이 설치되는 바, 즉 칩기판(11)내에는 패드(14)의 3배수의 입출력셀(13)이 설치된다.
제2도는 상기 실시예의 IC주변부를 도시한 것으로, 도면에서 참조부호 13a~13i는 입력버퍼(15)와 출력버퍼(16)가 각각 설치된 입출력셀이고, 14a~14c는 패드이다. 여기서 패드(14a)에 대해서는 3개의 입출력셀(13a~13c), 이 패드(14b)에 대해서는 3개의 입출력셀(13d~13f)이, 패드(14c)에 대해서는 3개의 입출력셀(13g~13i)이 각각 설치된다.
그리고 상기 각 입출력셀(13)내에 설치된 입력버퍼(15)는 모두 같은 전기적 특성을 갖도록 구성되고, 이와 마찬가지로 각 출력버퍼(16)도 부하구동능력등의 전기적특성이 모두 같게 되도록 구성된다. 게다가 각 입출력셀(13)의 점유면적이 모두 같게 되도록 된다.
이러한 구성의 IC에 후공정을 실시하여 배선패턴을 형성한 다음의 상태를 제3도에 도시하였다. 동도면에 패드(14a)는 2개의 입출력셀(13a, 13b)내의 출력버퍼(16)에 병렬 접속되어 있어, 1개의 입출력셀의 2배에 해당되는 부하구동능력을 갖는 출력패드로서 사용된다. 또한 패드(14b)는 입출력셀(13c)내의 입력버퍼(15)와 3개의 입출력셀(13d~13f)내의 출력버퍼(16)에 병렬접속되어 있어, 1개의 입출력셀의 3배에 해당되는 부하구동능력을 갖는 출력패드와 입력패드의 겸용패드로서 사용된다. 그리고 패드(14c)는 입출력셀(13g)내의 입력버퍼(15)와 2개의 입출력셀(13h, 13i)내의 출력버퍼(16)에 병렬접속되어 있어 1개의 입출력셀의 2배에 해당되는 부하구동능력을 갖는 출력패드와 입력패드의 겸용 패드로서 사용된다.
이러한 배선패턴을 형성할 경우, 복수개의 출력버퍼를 병렬접속시킴으로써 칩기판의 크기를 변경시키지 않고도 부하 구동능력을 필요에 따라 선택할 수 있게 된다.
더욱이, 본 발명의 IC에서는 1개의 패드에 대해 복수개의 입출력셀을 설치함으로써 패드의 배치간격이 변경된 경우에도 입출력셀의 설계를 바꾸지 않으면서 용이하게 그러한 변경에 대응할 수 있다. 예컨대 제2도에서는 패드(14)의 배치간격이 150㎛로 되어 있지만, IC 다핀화의 요구에 따라 100㎛로 축소시킬 필요가 있을 때에는 각 입출력셀을 1개의 패드에 대해 2개씩 설치하도록 하면 된다. 즉, 제4도에 도시된 바와 같이 패드(14a)에 대해서는 2개의 입출력셀(13a, 13b)이, 패드(14b)에 대해서는 2개의 입출력셀(13c, 13d)이, 패드(14c)에 대해서는 2개의 입출력셀(13e, 13f)이, 패드(14d)에 대해서는 2개의 입출력셀(13g, 13h)이 각각 설치된다. 여기서 각 입출력셀(13)은 제2도의 경우와 같은 것을 사용할 수 있으므로 입출력셀의 설계를 변경할 필요가 없고, 제2도의 것에 대해 단지 입출력셀의 갯수를 감소시키는 것 만으로 제조할 수 있다. 게다가 패드의 배치간격을 변경한 경우에도 각 패드(14)와 입출력셀(13)의 상대적인 위치는 변하지 않는다. 즉, 각 패드(14)와 입출력셀(13) 각각의 중심을 항상 일치시킬 수 있으므로, 배선패턴을 형성하는 경우 계산기를 이용한 자동배선으로 용이하게 배선패턴을 형성할 수 있게 된다.
본 발명은 상기 실시예에 한정되지 않고 여러가지로 변형시켜 실시할 수 있다. 예컨대 상기 실시예에서는 설명을 간단히 할 목적으로 입출력셀이 입력버퍼와 출력버퍼로 구성되는 경우에 대해서 설명하였지만, 본 발명은 이에 한정되지 않고 일반적인 입출력셀과 마찬가지로 입력보호를 위한 저항이나 다이오드, 트랜지스터등이 설치되어 이싸는 구조에 대해서도 실시할 수 있음은 물론이다. 즉, 예를 들면 제7도는 실제의 IC에 사용되는 후공정전의 입출력셀(13)의 구성을 도시한 것인데, 이 입출력셀(13)내에는 입력버퍼 및 출력버퍼를 구성하기 위해 사용되는 복수개의 인버터(13)와, 입력보호용의 저항(32)이 형성된다.
이러한 입출력셀(13)에 대해 후공정에서 배선패턴을 형성한 상태를 제8도 및 제9도에 도시하였다. 제8도의 셀에서는 상기 인버터(31)의 모든 입력단자를 병렬접속함과 더불어 출력단자도 병렬접속함으로써 출력버퍼(16)을 구성하도록 한 것으로, 이들 병렬접속된 인버터(31)의 출력단자는 이 후공정에서 동시에 형성되는 패드(14)에 접속된다.
제9도의 셀에서는 상기 인버터(31)의 1/2의 입력단자 및 출력단자를 각각 병렬접속시킴으로써 1/2의 인버터로 입력버퍼(15)를, 나머지 1/2의 인버터로 출력버퍼(16)를 각각 구성하도록 한 것으로, 입력버퍼(15)를 구성하는 각 인버터(31)의 입력단자는 입력보호용의 저항(32)을 매개하여 패드(14)에 접속되고, 출력버퍼(16)를 구성하는 각 인버터(31)의 출력단자는 패드(14)에 직접 접속된다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면, 패드의 배치간격을 변경하는 경우에도 입출력셀의 설계를 변경할 필요가 없고, 칩기판의 크기를 변화시키지 않고도 부하구동능력을 필요에 따라 선택할 수 있는 마스터-슬라이스형 반도체 집적회로를 제공할 수 있다.

Claims (2)

  1. 복수개의 패드(14)와, 구동능력이 각각 같도록 되어 있으면서 상기 각 패드(14)에 대해 n개(n은 2이상의 정수)씩 설치되는 버퍼를 갖춘 입출력셀(13)을 구비하여 구성되며, 상기 패드(14)의 배치간격에 따라 패드 1개당 입출력셀의 수 n을 설정하도록 된 것을 특징으로하는 마스터-슬라이스형 반도체집적회로.
  2. 복수개의 패드(14)와, 구동능력이 각각 같도록 되어 있으면서 상기 패드의 m배(m은 2이상의 정수)의 수 만큼 설치된 버퍼를 갖춘 입출력셀(13)을 구비하여 구성된 것을 특징으로 하는 마스터-슬라이스형 반도체집적회로.
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