JPH06326194A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH06326194A
JPH06326194A JP5114796A JP11479693A JPH06326194A JP H06326194 A JPH06326194 A JP H06326194A JP 5114796 A JP5114796 A JP 5114796A JP 11479693 A JP11479693 A JP 11479693A JP H06326194 A JPH06326194 A JP H06326194A
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JP
Japan
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power supply
integrated circuit
semiconductor integrated
output buffer
semiconductor
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Application number
JP5114796A
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English (en)
Inventor
Toshiaki Hanibuchi
敏明 埴渕
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH06326194A publication Critical patent/JPH06326194A/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures

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Abstract

(57)【要約】 【目的】集積度を低下させることなくスイッチングノイ
ズ等の回路間干渉を抑制する。 【構成】 出力バッファ１はスルーホールによって電源
線１１，２１に接続されている。同様にして出力バッフ
ァ２は電源線１１，２１に接続され、出力バッファ３は
電源線２２，１２に接続されている。電源線２１と電源
線２２はいずれも同一直線上に敷設され、しかも出力バ
ッファ２と出力バッファ３に挟まれた領域において端部
を持つ。また電源線１１と電源線１２はいずれも同一直
線上に敷設され、しかも出力バッファ２と出力バッファ
３に挟まれた領域において端部を持つ。 【効果】 出力バッファ１，２と出力バッファ３とは互
いに電源が供給される電源線が分離されており、両者の
間でスイッチングノイズ等の回路の干渉が回避されてい
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
の回路間の干渉を防止しつつ、集積度を高める半導体集
積回路装置に関する。
【０００２】
【従来の技術】図１９は、一般的な半導体集積回路装置
の構成図であり、入力バッファ部３００と出力バッファ
部１００との間に論理回路２００が設けられている。半
導体集積回路装置に入力された信号は入力バッファ部３
００において取り込まれ、論理回路２００によって処理
され、出力バッファ部１００によって半導体集積回路装
置から外部へ出力される。
【０００３】図２０は、出力バッファ部１００の構成の
一例を示す回路図である。出力バッファ部１００は出力
バッファ１，２，３を備えており、それぞれ入力端１１
１，１１２，１１３を備えている。またそれぞれ出力端
１２１，１２２，１２３を備えている。出力バッファ
１，２，３のいずれにも電位ＶＣＣを供給する電源線１
１及び接地電位ＧＮＤを供給する電源線２１が接続され
ている。
【０００４】図２１は、出力バッファ部１００の構成の
他の例を示す回路図である。出力バッファ部１００は出
力バッファ１，２，４を備えており、出力バッファ４は
入力端１１４及び出力端１２４を備えている。出力バッ
ファ１，２，４のいずれにも電位ＶＣＣを供給する電源
線１１及び接地電位ＧＮＤを供給する電源線２１が接続
されている。更に出力バッファ４には電位ＶＥＥを供給
する電源線３１が接続されている。
【０００５】ところで、近年においては半導体集積回路
装置の動作が高速になり、また出力バッファ１〜４の駆
動能力が大きくなるに従って、出力バッファ１〜４から
発生するスイッチングノイズが周囲に与える影響は大き
くなっている。つまり、スイッチングノイズは電源線１
１，２１，３１を通じて半導体集積回路装置に伝わり、
動作に誤りを発生させる恐れがある。
【０００６】このような出力バッファ１〜４から発生す
るスイッチングノイズの影響をなくするため、従来から
出力バッファ部１００に接続される電源線を論理回路２
００や入力バッファ部３００に接続される電源線から分
離する手法が採られている。更には、小振幅のインタフ
ェースを混在させる場合や、ＴＴＬとＥＣＬの両方のレ
ベルを扱うような場合には、出力バッファ部１００の内
部においても、電源線を個別に分離しなければならない
場合がある。
【０００７】例えば、図２２は、図２０と同じ出力バッ
ファ１，２，３を備える出力バッファ部１００において
電源線の分離を行った場合の構成を示す回路図である。
出力バッファ１，２に電位ＶＣＣ，ＧＮＤを与えるのは
それぞれ電源線１１，２１であるが、出力バッファ３に
電位ＶＣＣ，ＧＮＤを与えるのはそれぞれ電源線１２，
２２であり、出力バッファ１，２と出力バッファ３とは
電源線が分離されている。
【０００８】また、図２３は図２１と同じ出力バッファ
１，２，４を備える出力バッファ部１００において電源
線の分離を行った場合の構成を示す回路図である。出力
バッファ１，２はいずれも比較的大きな振幅を出力する
ＴＴＬ型であり、これらに電位ＶＣＣ，ＧＮＤを与える
のはそれぞれ電源線１１，２１である。一方、出力バッ
ファ４は比較的小さな振幅を出力するＥＣＬ型であり、
これには出力バッファ１，２と共通して電源線１１によ
って電位ＶＣＣが与えられるが、電位ＧＮＤは電源線２
２によって与えられている。このようにして電位ＧＮＤ
を与える電源線を分離することにより、比較的大きな振
幅を出力するＴＴＬ型の出力バッファ１，２からのスイ
ッチングノイズが、比較的小さな振幅を出力するＥＣＬ
型の出力バッファ４に回り込まないようにしている。
【０００９】図２４はこのような電源線の分離を行う場
合の半導体上での配線の様子を示す平面図であり、図２
２で示された回路図に対応している。領域１０１におい
て出力バッファ部１００が形成され、その上部に電源線
１１，１２，２１，２２が、設けられている。このよう
に出力バッファが配置できる領域には、接続される可能
性のある電源線の全てを通すことにより、出力バッファ
を電源線へ選択的に接続することができる。特にマスタ
スライス方式の半導体集積回路では殆どの場合にこのよ
うな配置がなされている。
【００１０】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されていたので、バッファの領
域には接続される可能性のある電源線を全て通せるだけ
の幅が必要になっていた。このためひとつの出力バッフ
ァ、例えば出力バッファ１についてみると、接続される
べきものとして選択されない電源線１２，２２もその上
部に通ることとなり、出力バッファ１の必要とする領域
の幅は不必要に大きく成らざるを得ない。これは半導体
集積回路装置の集積度が低下する問題を招来する。
【００１１】かかる集積度の低下は出力バッファ領域の
みならず、その内部論理ブロックにおいても同様に生じ
る。また、内部論理ブロックにおいてＴＴＬ型とＥＣＬ
型の回路が混在する場合や、デジタル回路とアナログ回
路が混在する場合には設計段階から電源線の配置は別途
計算され、その後の変更が容易ではないため設計の自由
度が低い。
【００１２】或いは電源線、パッドからバッファまでの
配線長が長くなり、抵抗やインダクタンス成分が悪影響
を及ぼす可能性もあった。
【００１３】この発明は上記の問題点を解決するために
なされたもので、集積度を低下させることなくスイッチ
ングノイズ等の回路間干渉を抑制する半導体集積回路を
提供することを目的としている。
【００１４】
【課題を解決するための手段】この発明にかる半導体集
積回路装置は、（ａ）半導体基板において配列された複
数の半導体領域と、（ｂ）半導体領域の各々において第
１の方向において形成され、少なくとも一つの共通した
電位が与えられる、少なくとも一つの半導体集積回路
と、（ｃ）半導体集積回路の上方に敷設され、隣接する
半導体領域の境界において端部を有して第１の方向に延
びる、少なくとも一つの電源配線と、を備える。
【００１５】望ましくは、半導体集積回路は（ｂ−１）
半導体集積回路に与えられた情報に対して所定の処理を
行う複数の論理ブロックと、（ｂ−２）論理ブロックに
情報の入力及び所定の処理が行われた情報の出力を行う
入出力回路と、を備える。そして電源配線は、入出力回
路において敷設される。
【００１６】あるいは、半導体集積回路は（ｂ−３）出
力する信号の振幅が互いに異なる複数種の論理ブロック
を備える。そして電源配線は、論理ブロックにおいて敷
設される。
【００１７】あるいは、半導体集積回路は（ｂ−４）デ
ジタル信号を処理する第１の論理ブロックと、（ｂ−
５）アナログ信号を処理する第２の論理ブロックと、を
備える。そして電源配線は、第１及び第２の論理ブロッ
クにおいて敷設される。
【００１８】あるいは、半導体集積回路は（ｂ−６）Ｔ
ＴＬ型の第１の論理ブロックと、（ｂ−７）ＥＣＬ型の
第２の論理ブロックと、を備える。そして電源配線は、
第１及び第２の論理ブロックにおいて敷設される。
【００１９】望ましくは、半導体領域が第１の方向と直
交する第２の方向に配列される。
【００２０】
【作用】この発明における電源線は、互いに直接に接続
されることなく同一直線上に配置されるので、半導体回
路の幅を大きくとる必要がない。
【００２１】
【実施例】Ａ．出力バッファに適用された実施例： （Ａ−１）第１実施例：図１はこの発明の第１実施例の
構成を示す平面図である。領域１０１において出力バッ
ファ１，２，３が形成されている。電源線１１，１２，
２１，２２はそれぞれ電源パッド１１ａ，１２ａ，２１
ａ，２２ａと、図中において四角で囲まれたＸで示され
るバイアホールによって接続されている。電源パッド１
１ａ，１２ａ，２１ａ，２２ａにはそれぞれ電位ＶＣ
Ｃ，ＶＣＣ，ＧＮＤ，ＧＮＤが与えられる。また、出力
バッファ１はスルーホールによって電源線１１，２１に
接続されている。煩雑をさけるために接続の詳細は示さ
れないが、出力バッファ１は出力端たるパッド１２１に
も接続される。同様にして出力バッファ２は電源線１
１，２１に接続され、パッド１２２にも接続される。ま
た、出力バッファ３は電源線２２，１２に接続され、パ
ッド１２３にも接続される。
【００２２】電源線２１と電源線２２はいずれも同一直
線上に敷設され、しかも出力バッファ２と出力バッファ
３に挟まれた領域において端部を持つ。また電源線１１
と電源線１２はいずれも同一直線上に敷設され、しかも
出力バッファ２と出力バッファ３に挟まれた領域におい
て端部を持つ。
【００２３】このため、出力バッファ１，２と出力バッ
ファ３とは互いに電源が供給される電源線が分離されて
おり、両者の間でスイッチングノイズ等の回路の干渉が
回避されている。しかも出力バッファの構成されるべき
領域の幅は電源線２本に対応するだけで足りる。図１に
示された構成は、図２２に示された出力バッファ部１０
０の接続関係に対応しており、従来の技術において図２
２に示された出力バッファ部１００の接続関係に対応す
る図２４と比較するとその集積度が大幅に向上すること
がわかる。
【００２４】また、パッドからバッファまでの配線長が
短くなり、抵抗やインダクタンス成分が悪影響を及ぼす
可能性を低減する。
【００２５】本発明を適用するに際し、出力バッファ
１，２の位置は、出力バッファ３が両者の間に割り込ん
だ構造を採らない限りどの様に配置してもよい。例え
ば、図１において隣接する８個のバッファ領域の左端に
出力バッファ１を配置し、右端に出力バッファ３を配置
してもよい。つまり本実施例は同じ電源線が接続される
べきバッファを隣接して配置する必要があるものの、そ
の位置及び数を完全に決定してしまうものではない。こ
の意味でバッファの設計の自由度は確保されている。
【００２６】また、図１では電源パッド１１ａ，２１ａ
によってその左側から、電源パッド１２ａ，２２ａによ
ってその右側から、挟まれている領域の電源線について
示しただけであるが、電源パッド１１ａ，２１ａの左側
に位置する領域や、電源パッド１２ａ，２２ａの右側に
位置する領域においても同様にこの発明を適用すること
ができるのは言うまでもない。
【００２７】（Ａ−２）第２実施例：図２はこの発明の
第２実施例の構成を示す平面図である。領域１０１にお
いてＴＴＬ型の出力バッファ１，２とＥＣＬ型の出力バ
ッファ４が設けられている。領域１０１の上方には電源
線２１，２２，１１，３１が敷設されている。
【００２８】第１実施例と同様にして出力バッファ１は
スルーホールによって電源線１１，２１に接続されてお
り、出力バッファ２は電源線１１，２１に接続される。
一方、出力バッファ４は電源線１１，２２，３１に接続
されており、接続の詳細は示されないがパッド１２４に
も接続されている。電源線３１は電源パッド３１ａに接
続されており、電源パッド３１ａには電位ＶＥＥが与え
られるので、出力バッファ４には電位ＶＣＣ，ＶＥＥ，
ＧＮＤの三種の電位が与えられる。この実施例において
は電位ＶＣＣを与えるのは電源線１１のみであり、出力
バッファ１，２，４のいずれもがこれに接続されてい
る。
【００２９】このように、接地電位ＧＮＤを与える電源
線のみを出力バッファ１，２用（電源線２１）と出力バ
ッファ４用（電源線２２）とに分けることによっても回
路間の干渉を抑制することができる。特にＥＣＬ型のバ
ッファを混在させる場合には電源線の本数が多くなるの
で、接地電位ＧＮＤを与える電源線のみを分けることに
よる領域１０１の面積の縮小だけでも、半導体集積回路
装置の集積度向上にとって望ましいものである。また、
パッドからバッファまでの配線長を短くすることがで
き、インダクタンス成分が悪影響を与えることを抑制で
きる。
【００３０】Ｂ．内部論理回路に適用された実施例：こ
の発明は入出力バッファに適用されるだけでなく、半導
体集積回路装置の入出力バッファの内部に設けられる論
理ブロックにも適用することができる。
【００３１】（Ｂ−１）第３実施例：図３はこの発明が
適用された論理ブロックの構成を示す模式的に示す平面
図である。論理ブロック２００ａ，２００ｂ，２００
ｃ，２００ｄは電位ＶＣＣと電位ＧＮＤとを必要とす
る。電位ＶＣＣは例えば電源線１１，１２によって、ま
た電位ＧＮＤは例えば電源線１２，２２によって供給さ
れる。電源線１１，１２及び電源線２１，２２はそれぞ
れ同一直線上に配置され、互いに直接には接続されてい
ない。
【００３２】一方、論理ブロック２００ａ，２００ｂは
電源線１１，１２，２１，２２が走る方向と同じ方向に
並んでおり、しかも、電源線１１，１２，２１，２２が
必要とする幅は電源線の２本分であるので、集積度を低
下させることなく論理ブロック２００ａ，２００ｂの間
での回路干渉を抑制することができる。
【００３３】論理ブロック２００ｃ，２００ｄに関して
も同様である。特に半導体集積回路装置の内部において
は論理ブロックの列が非常に多く設けられるので、一列
に配置された論理ブロックに対してこのような集積度の
低下を抑制することは、結果として半導体集積回路装置
の集積度を向上させることになる。
【００３４】（Ｂ−２）第４実施例：半導体回路装置に
おいてＴＴＬ型の論理ブロックとＥＣＬ型の論理ブロッ
クとを混在させようとした場合、それぞれの出力振幅の
相違、要求する電位の相違などから、別々に設計して同
一の半導体集積回路装置に搭載することが考えられる。
【００３５】図４はこのような半導体集積回路装置の構
成を模式的に示す平面図である。但し、簡単のために入
出力バッファは省略している。内部領域１０００におい
て、数多くの電源線がＸ方向に敷設されている。但し、
図４では煩雑を避けるために電源線１１ｂ，２１ｂ，１
２ｂ，２２ｂの４本のみを示している。
【００３６】内部領域１０００においてＴＴＬ型及びＥ
ＣＬ型の論理ブロックを形成する場合、回路間の干渉を
抑制するためには両者に電位を供給する電源線を分離す
る必要がある。また、ＴＴＬ型及びＥＣＬ型の論理ブロ
ックはそれぞれ別々に設計されるので、互いに接続され
るべき電源線の間隔が揃わない場合もある。従って、従
来の技術をこのような内部領域１０００に適用する場合
を考えると、Ｘ方向に連続する２種の領域２０１，２０
２を設け、ＴＴＬ型の論理ブロックを領域２０１に、ま
たＥＣＬ型の論理ブロックを領域２０２に、それぞれ設
ける必要がある。電源線１１ｂ，２１ｂは領域２０１の
内部に、また電源線１２ｂ，２２ｂは領域２０２の内部
に、それぞれ所定の電位を供給し、論理ブロックの互い
に異なる種類のものは異なる電源線から電位を供給され
ることになる。このようにして回路間の干渉を抑制する
ことができる。
【００３７】しかしＴＴＬ型の論理ブロック（あるいは
ＥＣＬ型の論理ブロック）のトランジスタの数を変更し
ようとした場合、Ｘ方向と直交するＹ方向に数えて一列
分のトランジスタがＴＴＬ型の論理ブロックからＥＣＬ
型の論理ブロックへ、あるいはその逆に変更されること
になる。一般に電源線の走る方向（Ｘ方向）に並ぶトラ
ンジスタの数はＹ方向に並ぶトランジスタの数よりも多
いため、その変更は回路構成上冗長となることがあり、
集積度の観点からは望ましくない。
【００３８】一方、電源線の走る方向と直交する方向
（Ｙ方向）に延びる２種の領域を設定し、それぞれに別
々の電源線によって所定の電位を供給すれば上記の変更
に関する問題は緩和される。即ち、トランジスタをいず
れの型の論理ブロックに供するかという設計上の選択の
自由度が向上する。
【００３９】図５は上記のような、Ｙ方向に延び、Ｘ方
向に分離された領域２０３，２０４を備える内部領域１
００１の構成を示す平面図である。この場合、本発明を
適用することによって電源線の分離が可能となる。即ち
電源線１１ｂと電源線１２ｂとは同一直線上に敷設され
ているが、領域２０３と領域２０４との境界において互
いに分離されている。電源線２１ｂと電源線２２ｂに関
しても同様である。したがって、互いの回路干渉を回避
しつつ、設計上の自由度が向上する。
【００４０】このように、異なる型の論理ブロックが設
けられる領域を有する内部領域にこの発明を適用する場
合には、ＴＴＬ型とＥＣＬ型のいずれにも適用できるセ
ルを用いて設計することが望ましい。単に結線を異なら
せるだけでいずれの型の論理ブロックをも構成すること
ができれば、あるトランジスタ等の素子を一旦ＴＴＬ型
の論理ブロック用に設計した後で、これをＥＣＬ型の論
理ブロックに設計変更することが容易になり、この実施
例の効果を高めることになるためである。
【００４１】図６はＴＴＬ型とＥＣＬ型のいずれにも適
用できるセルの一例を示す平面図である。バイポーラト
ランジスタＢ１、ＭＩＳトランジスタＭ１、抵抗Ｒ１の
上方には接地電位ＧＮＤを供給する電源線Ｇ１が敷設さ
れる。バイポーラトランジスタＢ２、抵抗Ｒ２，Ｒ３の
上方には電位ＶＥＥを供給する電源線Ｅ１が敷設され
る。更にダイオードＤ１、バイポーラトランジスタＢ４
の上方には電位ＶＣＣを供給する電源線Ｃ１が敷設さ
れ、ダイオードＤ２、バイポーラトランジスタＢ５、抵
抗Ｒ４、ＭＩＳトランジスタＭ２の上方には接地電位Ｇ
ＮＤを供給する電源線Ｇ２が敷設される。そしてＭＩＳ
トランジスタＭ３、抵抗Ｒ５の上方には電位ＶＣＣを供
給する電源線Ｃ２が敷設される。図において各素子との
区別が容易となるように、各電源線は点線で示されてい
る。
【００４２】図７はＴＴＬ型の論理ブロックの構成を例
示する回路図であり、図８は、図６に示されたセルに配
線を施すことによって図７に示されたＴＴＬ型の論理ブ
ロックを構成した場合の平面図である。図８においてＸ
は配線と素子の接続点を示すものであり、四角で囲まれ
たＸはその上方において敷設される電源線との接続（ビ
アホール）を示すものである。この場合には電源線Ｅ１
が供給する電位ＶＥＥは必要とされず、バイポーラトラ
ンジスタＢ２、抵抗Ｒ２，Ｒ３は論理ブロックを構成し
ない。
【００４３】図９はＥＣＬ型の論理ブロックの構成を例
示する回路図であり、特開平２−１５４５２１号公報に
開示されたものである。図１０は、図６に示されたセル
に配線を施すことによって図９に示されたＥＣＬ型の論
理ブロックを構成した場合の平面図である。この場合に
は電源線Ｃ１が供給する電位ＶＣＣは必要とされず、バ
イポーラトランジスタＢ４、ダイオードＤ１は論理ブロ
ックを構成しない。
【００４４】図８、図１０において示されたように、図
６に示されたセルはＴＴＬ型、ＥＣＬ型のいずれの論理
ブロックをも構成することが可能となる。従って、この
ようなセルを用いて半導体集積回路装置の内部領域を形
成することにより、この発明の適用が容易となる。図５
に示されるようにして同一セルの集合で領域２０３，２
０４のそれぞれにＴＴＬ型、ＥＣＬ型の論理ブロックを
構成する。そして電源線Ｇ１，Ｅ１，Ｃ１，Ｇ２，Ｃ２
を領域２０３，２０４の間で分離する。このような構成
によりＴＴＬ型とＥＣＬ型の論理ブロック間において回
路干渉を避けることができ、しかも集積度を向上させる
ことができる。
【００４５】勿論、領域２０３の内部においてＴＴＬ型
の論理ブロック同士の電源線を、第３実施例に倣って分
離することも可能であり、領域２０４の内部においてＥ
ＣＬ型の論理ブロック同士の電源線を、第３実施例に倣
って分離することも可能である。
【００４６】（Ｂ−３）第５実施例：この発明はＴＴＬ
型とＥＣＬ型のように、デジタル回路であっても振幅が
異なる型の回路を設ける場合のみならず、デジタル回路
とアナログ回路が混在する場合にも適用することができ
る。特にアナログ回路はデジタル回路と比較して自動的
に設計する部分も多く、両者は別々に設計されることが
多い。そのような場合にこの発明を適用するためには配
線次第でデジタル回路とアナログ回路のいずれをも実現
できるようなセルを用いて内部領域を構成することが望
ましい。
【００４７】図１１はデジタル回路とアナログ回路のい
ずれにも適用できるセルの一例を示す平面図である。こ
のようなセルに関する技術は、「電子情報通信学会技術
研究報告、Ｖｏｌ．８９，Ｎｏ．２０５，ｐｐ４９〜５
５（ＩＣＤ８９−１１８）」や、特開平３−６８５８号
公報において開示されている。
【００４８】図１１に示されたセルは、バイポーラトラ
ンジスタ１１００、１１２０、ＰＭＯＳトランジスタ１
５９９，１５０１，１５０２、ＮＭＯＳトランジスタ１
４９９，１４０１，１４０２，１４０３，１４０４、抵
抗１２００，１２２０を備えている。
【００４９】図１２は図１１に示された構成を有するセ
ルが実現することができるデジタル回路の一例を示す回
路図である。また、図１３は図１１に示された構成を有
するセルにおいて図１２に示されたデジタル回路を実現
した場合の配線を示す平面図である。図において、配線
は実線の破線若しくは細線の破線で示され、両者は異な
る層において形成されており、互いに絶縁されている。
また、丸で囲まれたＸは異なる層において形成された配
線同士、あるいは半導体領域と配線とを接続するビアホ
ールを示す。但し、セルにおけるＭＯＳトランジスタ１
５９９，１４９９は図１２に示すデジタル回路を構成し
ない。これらは素子分離のために用いられている。
【００５０】図１４は図１１に示された構成を有するセ
ルが実現することができるデジタル回路の他の例を示す
回路図である。また、図１５は図１１に示された構成を
有するセルにおいて図１４に示されたデジタル回路を実
現した場合の配線を示す平面図である。この場合におい
てもＭＯＳトランジスタ１５９９，１４９９は図１４に
示すデジタル回路を構成せず、素子分離のために用いら
れている。
【００５１】図１６は図１１に示された構成を有するセ
ルが実現することができるアナログ回路の一例である回
路９９９を示す回路図である。また図１７、図１８は、
図１１に示された構成を有するセルにおいて図１６に示
されたアナログ回路９９９を実現した場合の配線を示す
平面図である。図１７、図１８は仮想線Ｑにおいて連続
しており、仮想線Ｐと仮想線Ｒに挟まれた領域におい
て、図１１に示された構成を有するセルがこれらの仮想
線の走る方向に沿って複数配列されている。そして仮想
線Ｐを挟んでセルが複数配列される。また仮想線Ｒを挟
んでセルが複数配列される。
【００５２】そして図１１に示されたバイポーラトラン
ジスタ１１００は、図１７、図１８で示されたバイポー
ラトランジスタ２１１７，２１１１，２１１４，２１１
３，２１２１に対応している。また、バイポーラトラン
ジスタ１１２０は、バイポーラトランジスタ２１１０，
２１１２，２１１６，２１１５，２１２２に対応してい
る。また、抵抗１２２０は、抵抗２２０３，２２０１，
２２０２，２２０４，２２０５に対応している。図１
７、図１８において、細い実線は１層目の配線を、細い
破線は２層目の配線をそれぞれ示しており、Ｘはバイポ
ーラトランジスタと１層目の配線との接続を、また丸で
囲まれたＸは１層目の配線と２層目の配線との接続を、
それぞれ示している。
【００５３】以上に示されたようなデジタル回路とアナ
ログ回路のいずれにも適用できるセルを用いることによ
り、デジタル回路とアナログ回路が混在する場合にも同
一のセルを用いて内部領域１０００における論理ブロッ
クを構成することができ、第４実施例と同様の効果を得
ることができる。
【００５４】
【発明の効果】以上に説明されたように、この発明によ
れば、異なる電位が与えられ、隣接する半導体領域の境
界において電源配線の端部を配置したので、集積度を低
下させることなくスイッチングノイズ等の回路間干渉を
抑制することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例を示す平面図である。
【図２】この発明の第２実施例を示す平面図である。
【図３】この発明の第３実施例を示す平面図である。
【図４】この発明の第４実施例を説明する平面図であ
る。
【図５】この発明の第４実施例を説明する平面図であ
る。
【図６】この発明の第４実施例を説明する平面図であ
る。
【図７】この発明の第４実施例を説明する回路図であ
る。
【図８】この発明の第４実施例を説明する平面図であ
る。
【図９】この発明の第４実施例を説明する回路図であ
る。
【図１０】この発明の第４実施例を説明する平面図であ
る。
【図１１】この発明の第５実施例を説明する平面図であ
る。
【図１２】この発明の第５実施例を説明する回路図であ
る。
【図１３】この発明の第５実施例を説明する平面図であ
る。
【図１４】この発明の第５実施例を説明する回路図であ
る。
【図１５】この発明の第５実施例を説明する平面図であ
る。
【図１６】この発明の第５実施例を説明する回路図であ
る。
【図１７】この発明の第５実施例を説明する平面図であ
る。
【図１８】この発明の第５実施例を説明する平面図であ
る。
【図１９】従来の技術を示すブロック図である。
【図２０】従来の技術を示す回路図である。
【図２１】従来の技術を示す回路図である。
【図２２】従来の技術を示す回路図である。
【図２３】従来の技術を示す回路図である。
【図２４】従来の技術を示す平面図である。
【符号の説明】
１〜４ 出力バッファ １１，１２，２１，２２，３１ 電源線 １０１，２０３，２０４ 領域 ２００ａ〜２００ｄ 論理ブロック
【手続補正書】
【提出日】平成５年９月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【実施例】Ａ．出力バッファに適用された実施例： （Ａ−１）第１実施例：図１はこの発明の第１実施例の
構成を示す平面図である。領域１０１において出力バッ
ファ１，２，３が形成されている。電源線１１，１２，
２１，２２はそれぞれ電源パッド１１ａ，１２ａ，２１
ａ，２２ａと、図中において四角で囲まれたＸで示され
るビアホールによって接続されている。電源パッド１１
ａ，１２ａ，２１ａ，２２ａにはそれぞれ電位ＶＣＣ，
ＶＣＣ，ＧＮＤ，ＧＮＤが与えられる。また、出力バッ
ファ１はスルーホールによって電源線１１，２１に接続
されている。煩雑をさけるために接続の詳細は示されな
いが、出力バッファ１は出力端たるパッド１２１にも接
続される。同様にして出力バッファ２は電源線１１，２
１に接続され、パッド１２２にも接続される。また、出
力バッファ３は電源線２２，１２に接続され、パッド１
２３にも接続される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】図１２は図１１に示された構成を有するセ
ルが実現することができるデジタル回路の一例を示す回
路図である。また、図１３は図１１に示された構成を有
するセルにおいて図１２に示されたデジタル回路を実現
した場合の配線を示す平面図である。図において、配線
は細線の実線若しくは細線の破線で示され、両者は異な
る層において形成されており、互いに絶縁されている。
ここで、×は配線と素子の接続点を示すものであり、丸
で囲まれた×は異なる層において形成された配線同士を
接続するビアホールを示す。但し、セルにおけるＭＯＳ
トランジスタ１５９９，１４９９は図１２に示すデジタ
ル回路を構成しない。これらは素子分離のために用いら
れている。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板において配列された複
    数の半導体領域と、 （ｂ）前記半導体領域の各々において第１の方向におい
    て形成され、少なくとも一つの共通した電位が与えられ
    る、少なくとも一つの半導体集積回路と、 （ｃ）前記半導体集積回路の上方に敷設され、隣接する
    前記半導体領域の境界において端部を有して前記第１の
    方向に延びる、少なくとも一つの電源配線と、 を備える半導体集積回路装置。
  2. 【請求項２】 前記半導体集積回路は、 （ｂ−１）前記半導体集積回路に与えられた情報に対し
    て所定の処理を行う複数の論理ブロックと、 （ｂ−２）前記論理ブロックに前記情報の入力及び前記
    所定の処理が行われた前記情報の出力を行う入出力回路
    と、 を備え、 前記電源配線は、前記入出力回路において敷設される、
    請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記半導体集積回路は、 （ｂ−３）出力する信号の振幅が互いに異なる複数種の
    論理ブロックを備え、 前記電源配線は、前記論理ブロックにおいて敷設され
    る、請求項１記載の半導体集積回路装置。
  4. 【請求項４】 前記半導体集積回路は、 （ｂ−４）デジタル信号を処理する第１の論理ブロック
    と、 （ｂ−５）アナログ信号を処理する第２の論理ブロック
    と、 を備え、 前記電源配線は、前記第１及び第２の論理ブロックにお
    いて敷設される、請求項１記載の半導体集積回路装置。
  5. 【請求項５】 前記半導体集積回路は、 （ｂ−６）ＴＴＬ型の第１の論理ブロックと、 （ｂ−７）ＥＣＬ型の第２の論理ブロックと、 を備え、 前記電源配線は、前記第１及び第２の論理ブロックにお
    いて敷設される、請求項１記載の半導体集積回路装置。
  6. 【請求項６】 前記半導体領域は、前記第１の方向と直
    交する第２の方向に配列される、請求項３乃至請求項５
    のいずれか１項に記載の半導体集積回路装置。
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