JP2834156B2

JP2834156B2 - 半導体集積回路装置

Info

Publication number: JP2834156B2
Application number: JP63272970A
Authority: JP
Inventors: 俊雄土井; 林　　剛久; 賢一石橋; 光男浅井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-10-31
Filing date: 1988-10-31
Publication date: 1998-12-09
Anticipated expiration: 2013-12-09
Also published as: JPH02121349A; KR900006981A; KR0150778B1

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路に係り、特にダイナミック回
路を用いた高速の大規模集積回路（LSI）を短期間に設
計可能な半導体集積回路に関する。

〔従来の技術〕

従来、ダイナミック回路を用いた高速論理LSIに関し
ては、アイ・エス・エス・シー・シー，ダイジェスト
オブデクニカルペーパーズ、1987年，第62頁（ISSCC
Digest of Technical papers,1987,p.62）において論
じられている。また、プリチャージ回路による高速化に
関しては、シンポジウムオンヴイエルエスアイテ
クノロジー，ダイジェストオフテクニカルペーパ
ーズ年，第93頁（Symposium on VLSI Technology,Diges
t of Technial pagers,pp.93,（1987））及び特開昭62
−98827において論じられている。さらに自動設計シス
テムによる設計期間の短縮に関しては、プロシーディン
グスオブアイ・シー・シー・シー,1982年、第512頁
から第515頁（Proceedings of ICCC,1982,pp.512−51
5）において論じられている。

〔発明が解決しようとする課題〕

上記従来技術のプリチャージ回路による複雑な論理能
力を持つ回路の高速化を図ることができるが、この回路
を用いたLSIを設計する際には、下記の点に留意する必
要がある。

（１）回路内部のダイナミック・ノードとその近傍の信
号配線間に容量結合があると、回路動作中の配線の電位
変動によってダイナミック・ノードが影響を受けて電位
が変化し、回路の動作マージン低下、ひいては誤動作を
引き起こす場合である。このためセルのレイアウトに際
し、セル内部の配線とダイナミック・ノード間の静電容
量に注意を払う必要がある。

（２）上記と同じ理由でプリチャージ回路を用いたセル
の上空には信号配線を通すことができない。

（３）プリチャージ回路を用いたセルすべてに同位相の
クロック信号を供給する必要がある。

まず（１）に関しては、LSIの設計に必要な多種多様の
セルをレイアウト設計する際に、各セル毎に上記の点に
注意しながら作業を進めなければならないため自動化が
むずかしく、非常に時間を要した。また、レイアウトル
ール、プロセス等が変更された場合のセル修正に要する
作業量も膨大であった。次に、この様にして設計された
セルを配置し、セル間の配線を行ってLSIを完成させる
工程では、上記（２）がDA技術による自動配置配線の大
きな障害となっていた。更に（３）に関しては、LSIチ
ップ全体にわたってクロック信号給電系を注意深く設計
する必要があり、DA化が困難であった。

本発明の目的は、プリチャージ回路を用いたLSIにお
いて、DA技術を適用可能とすることにより、高速のLSI
を短期間で設計可能とすることにある。

本発明の他の目的は、LSIに要求される性能及びコス
トに応じて、一組の設計データから論理機能は同一で性
能、コスト等が異なる複数のLSIを設計可能とすること
にある。

本発明の他の目的は、LSI設計の基本単位であるセル
の設計工数を低減し、レイアウトルール等の変更に対し
迅速に対応可能なセルライブラリを構築可能とすること
にある。

本発明の他の目的は、複数個のプリチャージ回路が縦
続接続されて成る部分を含む論理回路に於て回路段数を
削減することにある。

〔課題を解決するための手段〕

本発明は、DA技術の適用のためにはプリチャージ型回
路を用いたセルに於て、セル内の高インピーダンス・ノ
ードを電源配線層で覆うとともに、セル列に埋め込める
クロックバッファを設け、セル列に沿ってクロック信号
チャネルを設けたものである。

また１組の設計データから特性の異なるLSIを設計す
るためには、機能は同じでプロセス・回路の異なる複数
のセルライブラリを設けたものである。

またセルの設計工数低減のためには、数種の基本セル
と各セル毎のセル内配線の情報からセルライブラリを作
製することとしたものである。

さらに、論理回路の段数削減のために２種類のプリチ
ャージ型回路の組合せて用いたものである。

〔作用〕

セル内の高インピーダンス・ノードが電源配線層でシ
ールドされるので、その上を配線が通過できる。またセ
ル列に埋め込めるクロックバッファとクロック信号チャ
ネルを設けることにより、クロックバッファの配置に制
限がない。これらにより、プリチャージ型回路を用いた
LSIをDA技術による自動配置配線によって設計可能とな
る。また使用セルとして複数のセルライブラリの中から
最適なものを選択することにより、要求性能、コスト等
に応じた設計を行うことができる。

またセルのレイアウト作業が、基本セルと配線情報か
らシンボリックに行えるので、セルライブラリ構築に要
する時間を大幅に短縮できる。

さらに２種のプリチャージ回路を組合せて用いること
により、従来例において必要であった入力信号制御用回
路を取り除くことができる。

〔実施例〕

以下、本発明の実施例を説明する。

第１図は本発明を実施したセルの例を示し、同図
（ａ）はセルの回路図、同図（ｂ）は同図（ａ）の回路
のレイアウトの概略図、同図（ｃ）及び（ｄ）は他の回
路形式によるセル回路図を示したものである。図におい
て、101,103,104はプリチャージ回路による３入力ANDセ
ル、102はCMOSスタティック回路によるインバータセ
ル、C101,C102はクロック信号配線、i101〜i103は入力
信号配線、V_DDは電源配線、GNDはグランド配線、O101は
ANDセル101の出力信号配線、O102はインバータセル102
の出力信号配線、O103は103の出力信号配線,O104は104
の出力信号配線,P101〜P115はPMOS FET、N101〜N115は
NMOS FET、1,2はNMOS FET、3,4はゲート、5,6,8は拡
散層接続用コンタクトホール、７はセル間配線接続用ス
ルーホール、９〜11はダイナミック・ノード、20はクロ
ック信号給電用端子である。また第２図は第１図のＸ−
Ｘ断面を示したものである。201はシリコン基板、202は
ウェル、203は酸化膜、204,205,206は層間絶縁膜であ
る。なお本図ではi101より上層の配線層、層間絶縁膜、
パッシベーション膜は省略されている。この実施例で
は、1.第１図に示した様にプリチャージ回路を用いたセ
ル101に於て電源およびグランド配線の配置、セルの外
形および高さ、入出力端子の位置等のレイアウトに関す
る仕様がCMOSスタティック回路のスタンダードセル102
と同じに設定されているため、セルの配置に関してはス
タンダードセルと同様のDA技術を用いて行うことができ
る。

2.セル内のダイナミック・ノード９〜11の上空は電位が
固定している電源配線V_DD及びグランド配線GNDでほぼ覆
われているため、セル上空を通過している信号配線i101
とダイナミック・ノード間の静電容量を充分小さく抑え
られるので、セル上空の配線に制限がない。これにより
スタンダードセルと同様に、セル間の接続配線を自動化
することができる。

3.クロック信号配線C101をセル列に沿って、セルの上端
に隣接して設けたため、（１）クロック信号を必要とす
るセルは、クロック信号給電用端子20を設けることによ
り自動的にC101に接続される。（２）DAにより自動配置
配線を行う際にクロック信号配線を行う必要がない。

以上述べた１〜３により、本発明を適用することによ
ってプリチャージ回路を用いたセルを含むLSIのスタン
ダードセルと同様のDA技術による自動設計が可能とな
る。なおクロック信号配線C101はセル列に最も近いチャ
ネルに設けることにより、他の信号配線の障害となるの
を防止することができる。またクロック信号配線に接続
されるFETの数は他の信号線より多いため、負荷容量が
大きく従って動作時に配線上を流れる電流も大きいため
配線抵抗による電位降下並びに延遅時間増加及びマイグ
レーションに対する条件が他の信号配線より厳しくな
る。これを緩和するには第１図に示した様にC101の線幅
を他の信号線より広くすればよい。

以上の実施例では回路としてCMOSを用いたが、更に高
速化を図る方法の一つとして以下に述べる様に、バイポ
ーラ・トランジスタを併用したBi−CMOS回路がある。第
３図（ａ）はBiCMOSプリチャージ回路の回路図、第３図
（ｂ）はBiCMOSインバータ回路の回路図を示したもので
ある。C301はクロック信号配線、i301〜i304は入力信号
配線、O301,O302は出力信号配線、P301〜P303はPMOS F
ET、N301〜N310はNMOS FET、Q301〜Q304はNPN型バイポ
ーラトランジスタである。また第４図（ａ），（ｂ）は
第３図（ａ）とは異なる回路形式によるBiCMOSプリチャ
ージ回路の回路図を示したものであり、C401,C402はク
ロック信号配線、i401〜i405は入力信号配線、O401,O41
1,は出力信号配線、P401〜P404及びP411〜P415はPMOS
FET、N401〜N408及びN411〜419はNMOS FET、Q401及びQ
411はNPN型バイポーラトランジスタである。さらに第５
図は第４図（ｂ）の回路のレイアウト例の概略を示した
ものである。第１図（ｂ）と同様に本発明を適用するこ
とによってDA技術による自動設計が可能となる。また第
４図（ｂ）の回路ではC401とC402の２本のクロック信号
配線が必要であるため、第５図に示した様にセル列の上
下に隣接して配置している。

この様にBiCMOS回路を用いたセルが実現可能となるこ
とにより 1.CMOS回路によるセルとBiCMOS回路によるセルがDA技術
による自動設定の面からは同等に取り扱えるため、LSI
の論理設計者がDAシステムに入力した一組の論理設計デ
ータを用いてCMOS回路によるLSIとBiCMOS回路によるLSI
の両方を自動設計できる。一般にBiCMOS回路を用いると
CMOS回路を用いた場合に比べて高速のLSIを実現できる
一方プロセスが複雑なためコストは高くなる。従って設
計対象のLSIに要求される性能、コスト等に論理設計を
変更することなしに対応することができる。

2.一般にDAにより自動設計を行った場合、人手で設計し
た場合と比較してセル間の配線長が増加するとともに、
そのばらつきも増大する。これは回路の負荷容量の増加
とそのばらつきの増大、更に回路の遅延時間の増加とそ
のばらつきの増大の原因となる。前者は回路性能の低下
を招き後者もばらつきによる性能変化分をマージンとし
て予め見込んでおく必要があるため性能低下と等価であ
る。ここでBiCMOS回路を用いると、その電流駆動能力の
大きさ故にCMOS回路に比して回路性能の負荷容量依存性
が小さいため上記の要因による性能低下を低減できるの
で、自動設計によるLSIに好適である。

等が可能となり、その効果は大である。

次に本発明を適用したセルライブラリの構築方法につ
いて述べる。一般に、スタンダードセル方式により自動
設計を行う場合、種々の論理機能を有するセルから成る
セルライブラリが必要である。セルライブラリの構築に
は数十種類のセルが必要であり、しかも従来はこれらを
人手でレイアウトしていたため、その工数は膨大なもの
であった。従来の方法によりプリチャージ回路を含むセ
ルのレイアウトを行うと、ダイナミック・ノードに関し
て前述の点に留意しなければならないため工数は一段と
増加する。本発明はこの問題を解決するものである。

第６図（ａ），（ｂ），（ｃ）はセルライブラリに含
まれるセルの回路図の例を示したものである。これらは
高速性を要求される加算器に対して一般的に用いられる
桁上げ先見発生回路を構成するのに必要なセルである。
なお桁上げ先見発生回路に関しては例えば、田丸啓吉著
「論理回路の基礎」第227頁において論じられている。

本発明を適用したセルは、セル内のMOS FET、バイポ
ーラトランジスタ、抵抗等のデバイス及び電源配線に関
するレイアウト情報のみを有する数種類のセル（以下基
本セルと呼ぶ）とセル内配線層、コンタクトポール、ス
ルーホール等及び必要な基本セルの配置に関するレイア
ウト情報のみを有する各セルに固有のセル（以下配線セ
ルと呼ぶ）とを合成することにより作成する。第７図
（ａ），（ｂ）は基本セルの例を示したものであり、P7
01〜P703はPMOS FET、N701〜N704はNMOS FET、V_DDは
電源配線、GNDはグランド配線である。なお第６図に示
した様な回線で直列に接続されたNMOS FETのゲート幅
をグランドに近い順に大きく設計することにより高速化
を図ることができることが、プロシーディングスオブ
アイ・シー・シー・シー,1982年，第112頁から第115
頁（Proceedings of the 1982 ICCC,1982,pp.112−11
5）において論じられているが、第７図に示した基本セ
ルは種々のゲート幅のMOS FETを含むことによりこの様
な設計を容易に実現できる。第８図は基本セルと配線セ
ルを合成することによりセルのレイアウトを完成した結
果列の概略を示したものである。第８図（ａ）は第６図
（ａ）に、第８図（ｂ）は第６図（ｂ）に、第８図
（ｃ）は第６図（ｃ）にそれぞれ対応する。第８図
（ａ），（ｂ）のセルは第７図（ａ）に示した基本セル
と、それぞれのセルの固有の配線セルとを合成すること
によって作成している。また第８図（ｃ）のセルは第７
図（ａ）及び（ｂ）の基本セルを隣接して配置し、これ
らと配線セルとを合成することにより作成する。更に、
基本セルのレイアウトは従来のセルレイアウトと同様の
方法で行うが、配線セルのレイアウトは、設計者がコン
タクトホール、スルーホールの位置及びセル内配線をシ
ンボリックに入力するのみで、実際のパターンへの変更
作業はDAで行う。以上述べたセル生成方式により a.従来数十種必要であったセルのレイアウト作業が基本
セルの数種のみに削減可能である。

b.基本セル設計時にダイナミック・ノードの取扱いを検
討しておくことにより、その基本セルを用いてセルを合
成する限りはセル毎に再検討する必要がない。

c.配線セルがシンボリックにレイアウト可能なため、セ
ルの論理変更や新規セルの追加等を迅速に行える。

d.レイアウトルールの変更等に伴ってセルのレイアウト
を修正する必要がある場合、基本セルの修正と配線セル
のシンボリックデータをパターンに変更するDAのパラメ
ータの変更のみでよいため、従来全セルの修正が必要で
あったのと比炉して作業量を著しく低減できる。

等の効果が得られ、セルライブラリの構築、修正に要す
る期間を短縮できる。

以上述べた方法により生成したセルをDAにより自動配
置、自動配線を行ってLSIの設計を完了させる方式につ
いて以下に述べる。

LSIを設計する際、ある論理的まとまりを持ったブロ
ックをセルの配置、配線を行うことによって設計し、次
にブロックについて配置、配線を行うという様に階層的
に設計を進めるのが一般的である。第９図は本発明を適
用してセルの配置、配線を行って構成したブロックの例
を模式的に示したものである。901は電源幹線、902はグ
ランド幹線、910〜924はプリチャージ回路を用いたセ
ル、B901〜B904はクロックバッファセル、C901〜C905は
クロック信号線配線、TH901〜TH903はスルーホール、93
0〜936はセル間配線、937はクロック幹線である。プリ
チャージ回路を用いてLSIを設計する場合、同回路を用
いたすべてのセルに位相の合ったクロックを供給する必
要があり、そのためにはセルのクロック信号を給電する
クロックバッファセルの負荷を等しくし、遅延時間の相
違により生ずるスキューを防ぐ必要がある。第９図は、
これを実施した例であり、最上段のセル列ではクロック
を必要とする３個のセル910,911,912に対して１個のク
ロックバッファセルB901及び１本のクロック信号配線C9
01が設けられている。これに対して二段目のセル列では
クロックを必要とするセルが多いため２個のクロックバ
ッファセルB902,B903と２本のクロック信号配線C902,C9
03を設け、セル列を２分割してクロックを供給してい
る。更に三段目と四段目ではクロックを必要とするセル
が少ないためクロックバッファセルB904を両方の段で共
通に用い、クロック信号配線C904,C905を介してクロッ
クを供給している。この様に各クロックバッファセルの
負荷が略等しくなる様に、その数を変化させる必要があ
るが、本発明を適用したセルライブラリでは下記の理由
によりこの作業の自動化が可能である。

1.クロックバッファセルがプリチャージ回路を用いたセ
ル等と同じセル等と同じセルライブラリに在り、DAから
同等に扱える。

2.セル列に沿ってクロック信号配線用のチャネルが設け
られている。

第10図はブロックの自動配置、自動配線を行うための
フローチャートの例を示したものである。まずステップ
100で論理設計者が対象となるブロックの設計データを
入力するが、この際プリチャージ回路を用いたセルへの
クロック供給系に関しては自動設計を行うので入力の必
要はない。次にステップ1002では入力された設計データ
に基づきセルを自動的に仮配置する。次のステップ1003
では仮配置の結果による各セル列のクロックバッファセ
ルの負荷を計算する。続くステップ1004では各クロック
バッファセルの負荷が略等しくなる様に必要な個数のク
ロックバッファセルをセル列に挿入する。このステップ
に於て、クロックを必要とするセルを多く含むセル例で
は多くのクロックバッファセルが挿入され、その結果セ
ル列の長さが他のセル列と著しく異なるものとなる場合
等が生ずるため、ステップ1005でこれを調べ不適当な場
合はステップ1010で仮配置を変更する。問題がない場合
はステップ106でクロック供電系の配線を行うが本発明
を適用したセルではクロック信号配線用のチャネルが設
けられているので、このステップは容易に行うことがで
きる。次のステップ1007でセル間の自動配線を行う。ス
テップ1008では必要とする配線が完了したかどうかを調
べ、完了していない場合は仮配置を変更し、完了した場
合は空いているチャネル領域を詰める等のコンパクショ
ンを行いブロックの自動設計が終了する。

次に上記の方法により設計したブロックに対して自動
配置、自動配線を行う方法について述べる。第11図は本
発明に依りLSIのブロック給電系を設計した結果の一例
であり、1100はLSIチップ、B1101〜B1105はブロック,11
01はクロックブロック、CPAはクロック入力パッド、iCB
はクロック入力バッファ、CBはクロックバッファ、CDは
クロックドライバL1101〜L1103,L1105はブロック間クロ
ック配線、E1101〜E1105,E1112はクロック入力端子であ
る。なおクロックバッファCBは第９図のB901〜B904のク
ロックバッファセルに相当する。なおLSIのクロック結
電系については例えばアイ・エス・シー・シー・シー，
ダイジェストオフテクイカルペーパーズ,1987年，
第86頁（ISSCC Digest of Technical papers,1987,pp.8
6）において論じられている。

ブロック間のクロック配線に於ても前述のブロック内
の同様に各クロックドライバCDの負荷を略等しくするこ
とが必要である。第11図の例に於てはブロックB1101及
びB1105についてそれぞれクロックドライバとブロック
間クロック配線を各１個ずつ割当てているのに対し、ク
ロックバッファCBを多数含むブロックB1102には２個の
クロックドライバとブロック間クロック配線を割当てて
いる。またクロックバッファの少ないブロックB1103、B
1104には１個のクロックドライバとブロック間クロック
配線を共有する様にしている。第12図は第11図の様なク
ロック給電系を自動設計するためのフローチャートの一
例を示したものである。まずステップ1201で論理設計者
がブロック及びブロック間の接続に関するデータを入力
するが、この際プリチャージ回路のクロック給電系につ
いては入力の必要はない。次にステップ1202で各ブロッ
クのクロック入力端子数を決める。なお、この決定方法
については後述する。続いてステップ1204では各ブロッ
クの端子数の和だけの数のクロックドライバから成るク
ロックブロックを構成し、これをチップ中央に配置す
る。ステップ1205ではブロック間のクロック配線を行
う。ステップ1206ではステップ1205の結果が適当かどう
かを調べるがステップ1203ではクロックドライブの負荷
として推定値を用いているため、実際に自動配線を行っ
た結果が不適当なものとなる場合があり得る。ステップ
1206でクロックドライバの負荷が適当な判断された場合
はステップ1207でクロック配線以外のブロック間配線を
行い、配線が完了したかどうかをステップ1207で調べ完
了していればLSIの自動設計を終了する。

次に第13図は第12図のステップ1203を行うためにクロ
ックドライバの負荷を推定する方法の一例を示したもの
である。B1301〜B1305はブロック、1301はチップの中心
点、1304はブロックB1304の中心点、Cinはクロックバッ
ファCBの入力容量である。クロックブロック内のクロッ
クドライバの負荷は配線容量とクロックバッファの入力
容量の合計であるが、前者はLSIの設計が終了するまで
正確には算出できないため推定値を用いる必要がある。
一般にクロックブロック及び他のブロックは共にチップ
全体の面積に比較すると充分小さく、またチップ内の配
線は仮想的な格子上のチャネルを用いて行われるため、
配線長はチップの中心点1301とブロックの中心点1304と
のマンハッタン距離L_x＋L_yと近似できる。従って、ブロ
ック内のクロックバッファの数をｎ、単位長当りの平均
配線容量をC_lとするとクロックドライバの負荷の推定値
C_LOADは C_LOAD＝C_l・（L_x＋L_y）＋ｎ・Cin となる。

次に第14図は上記等の方法で得られたC_LOADの値を用
いて、各ブロックの端子数を決定する方法のフローチャ
ートの一例を示したものである。ここでブロック相互間
のクロックスキューに関する仕様を満足するためのC
_LOADの上限値をC_MAX、下限値をC_MINとする。これらを実
現するには第14図に従い各ブロックについて、まずC
_LOADがC_MAX以下であるかどうかを調べる。これを満足し
ていない場合はステップ1401でクロック入力端子の数を
増やすことによりC_LOADを小さくする。これは第11図の
ブロックB1101の例に相当する。C_MAXに関する条件を満
足したら次にC_LOADがC_MIN以上であるかどうかを調べ
る。これを満足していない場合はステップ1402で近似傍
のブロックとクロックドライバを共用することによりC
_LOADを大きくする。これは第11図のブロックB1103及びB
1104の例に相当する。なお、この際L_x、L_yの値としては
例えば両ブロックの内で大きい方の値を用いればよい。
すべてのブロックについてC_MINC_LOADC_MAXが満足さ
れれば第12図のステップ1203は終了する。以上述べた様
に本発明を適用することにより、ブロック内及びブロッ
ク間のクロック給電系について論理設計者が明示するこ
となしに自動設計が可能となる。

次に第15図はプリチャージ回路を複数段、直列に接続
した例を示した図であり、また第16図はその入力信号の
例を示した図であり、1501〜1506はプリチャージ回路、
φはクロック信号、i1501〜i1503は入力信号、O1501は1
501の出力信号、ANDはアンド回路、N1501,N1504はNMOS
FETである。例えば説開昭62−98827で論じられている
様に、プリチャージ回路には1501の様に信号が入力され
るFET N1501のソースが直接地されているものと1504の
様にクロック信号が入力されるFET N1504が挿入されて
いるものの２種がある。前者は後者に比べより高速に動
作するが、プリチャージ動作中はソースが接地されたFE
T N1501をオフ状態とする必要があった。このため第16
図の例の様にi1502がプリチャージ期間中にハイレベル
となり得る場合には第15図（ａ）の様にANDを挿入し、
同期間中はi1503を強制的にローレベルとする必要があ
った。この結果i1502の入力に対しては回路段数の増加
ひいては遅延時間の増加を招いた。これに対し第15図
（ｂ）では1501を1504に差し換えることにより、ANDを
不要としている。1504は1501に比べ低速があるが、AND
が不要となることから直列に接続された回路列全体で比
較すると第15図（ｂ）は同図（ａ）より遅延時間を短縮
可能である。しかしながら、これら２種の回路の使い分
けをすべてのパスについて論理設計者がDAに指示するの
は、非常に煩雑な作業となり誤りを生ずる可能性があ
る。それに対し本発明では（１）1501と1504の組合せの
様に同じ論理機能を持つ回路の異なる２セルを共にセル
ライブラリを含む（２）論理設計者は論理機能のみを入
力し、それに対してどちらの回路を割当てるかはDAで選
択するの２点により上記の問題を避けることができる。

第17図はセルを選択するフローチャートの例を示した
ものである。まず対象とするセルをすべて1501と同型式
の信号を入力するFETのソースが接地されたプリチャー
ジ回路とする。次にステップ1701でソースが接地された
FETの入力信号がすべてプリチャージ回路の出力信号か
らどうかを調べる。次に、この条件を満たさない入力信
号がある場合はステップ1702で、アンド回路やオア回路
の入力の様に入れ換えても論理機能が等価な入力につい
て、入れ換えにより上記条件を満たすことができるかど
うかを調べる。これでも条件を満足できない場合は、ス
テップ1703で、このセルを入れ換える。この様な手順で
セルを選択することにより、1501と同型式の回路を主に
用い、必要な箇所にのみ1504と同型式の回路を用いるこ
とによって高速の組合せを選択できる。なお第18図は上
記２種とは異なる型式のプリチャージ回路であり、i180
1,i1802は入力信号端子、O1801は出力信号端子である。
この回路を1501の回路に代えて使用することもでき、こ
の場合も同様に高速の論理回路を形成できる。

以上述べた様に本発明を適用することによりプリチャ
ージ回路を用いたセルライブラリを短期間で構築、修正
可能であるとともに、これを用いたLSIを自動設計を可
能とし、高速LSIの設計工数を著しく削減することがで
きる。

以上の実施例では、CMOS及びBiCMOS回路による数種の
プリチャージ回路を例にとったが、本発明はその他の型
式のダイナミック回路にもそのまま適用できるものであ
る。

〔発明の効果〕

本発明は、以上説明した様に構成されているので以下
に記載される様な効果を奏する。

1.内部にダイナミックな動作をするノードを含む回路を
用いたセルに於て、セルを電源配線層及びグランド配線
層で覆うことによりその上空に配線を通すことができ
る。

2.上記セルの外形、端子位置等のレイアウトに関する仕
様を他の回路型式によるセルと統一してセルライブラリ
を構築し、このライブラリはクロックバッファセルを含
み、更にセル列に沿ってクロック信号配線を設けること
によりプリチャージ回路を用いたセルとその他の回路を
用いたセルの混在したブロックの自動設計を行える。

3.上記ブロックをLSIチップ領域内に配置しチップ中央
にクロックブロックを配置し、後者の設計及び両者間の
結線を自動化することにより設計期間を短縮できる。

4.セルを基本セルと配線セルの合成で作成することによ
り、セルライブラリの新規作成、追加、修正等に要する
期間を短縮できる。

5.プリチャージ回路を直列に接続して成る信号パスに於
て、最適な回路の組合せを自動的に選択することにより
LSIの高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図及びセルレイアウト
図、第２図は第１図のＸ−Ｘ線断面図、第３図及び第４
図は本発明の他の実施例の回路図、第５図は第４図
（ｂ）の回路のセルレイアウト図、第６図はセルの回路
図、第７図は本発明の一実施例の基本セル、第８図は本
発明の一実施例のセルレイアウト図、第９図は本発明の
一実施例のブロックレイアウト図、第10図はブロック自
動レイアウトのフローチャート、第11図は本発明の一実
施例のチップレイアウト図、第12図はチップ自動レイア
ウトのフローチャート、第13図はクロックバッファの負
荷推定方法を示す図、第14図はクロックバッファ数の決
定方法のフローチャート、第15図はプリチャージ回路に
よる信号パスの一例を示す図、第16図は第15図の入力信
号波形を示す図、第17図は最適なセル組合せ決定のフロ
ーチャート、第18図は他の回路型式によるプリチャージ
回路の回路図である。符号の説明 101,103,104……３入力ANDセル、102……インバータセ
ル、C101,C102,C301,C401,C901,C902,C903,C904,C905…
…クロック信号配線、i101〜i103,i301〜i304,i401〜i4
05……入力信号配線、V_DD……電源配線、GND……グラン
ド配線、O101〜O104,O301,O302,O401,O411……出力信号
配線、P101〜P115,P301〜P304,P401〜P404,P411〜P415,
P701〜P703……PMOS FET,N101〜N115,N301〜N310,N401
〜N408,N411〜N419,N701〜N704……NMOS FET,Q301〜Q3
04,Q401,Q411……NPN型バイポーラトランジスタ,910〜9
24,1501〜1506……プリチャージ回路を用いたセル、B90
1〜B904……クロックバッファセル、B1101〜B1105……
クロック、1101……クロックブロック、1100……LSIチ
ップ、CB1,CB2……クロックバッファ,AND……アンド回
路、φ……クロック信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者浅井光男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭63−160241（ＪＰ，Ａ) 特開昭57−103330（ＪＰ，Ａ) 特開昭63−108748（ＪＰ，Ａ) 特開昭62−189739（ＪＰ，Ａ) 特開昭63−140（ＪＰ，Ａ) 特開昭54−116186（ＪＰ，Ａ) 特開昭63−43345（ＪＰ，Ａ) 特開平２−25064（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】スタンダードセル方式により配置及び相互
間の結線が成されるユニットセルを有し、該セル内に論
理演算動作時にフローティング状態となり得るノードが
少なくとも１個存在するダイナミック回路を含み、該セ
ル内の素子間の結線を行う配線層が少なくとも１層あ
り、該配線層の上層に電位が固定されかつセル内の該ノ
ードを覆うシールド層が少なくとも１層あるとともに該
シールド層の上層にセル間の結線を成す配線層を少なく
とも１層配したことを特徴とする半導体集積回路装置。
【請求項２】前記シールド層が電源配線及び／又はグラ
ンド配線を形成することを特徴とする請求項１に記載の
半導体集積回路装置。
【請求項３】半導体基板上に配線用の層を少なくとも４
層有し、最下層から１層目及び２層目をセル内の素子間
の結線を行う配線層とし、３層目をシールド層とし、３
層目以降をセル間の結線を成す配線層とし、４層目以降
ををシールド層の上空に配することを特徴とする請求項
２に記載の半導体集積回路装置。
【請求項４】少なくとも１個のダイナミック回路を用い
た論理回路と、該回路にクロック信号を供給する少なく
とも１個のクロックバッファとを含む論理ブロックを少
なくとも２個含み、かつ各論理ブロック内の該クロック
バッファへのクロック信号給電用のクロックブロックを
含む半導体集積回路装置の設計方法であって、各論理ブ
ロックをLSIチップ領域内に仮配置し、各論理ブロック
毎にチップの中心点と論理ブロックの中心点とのマンハ
ッタン距離をクロックブロックと論理ブロック間の配線
長推定値とし、該推定値から算出した配線容量値論理ブ
ロック内のクロックバッファの入力容量との和が略等し
くなるべく全クロックバッファをグループに分割し、該
グループ数と同数のクロックドライバを配置し成るクロ
ックブロックを構成し、該クロックブロックをLSIチッ
プの略中心に配置して本配置とし、これに基づいてブロ
ック間の結線を配線することを特徴とする設計方法。
【請求項５】論理入力信号とクロック入力信号が入力さ
れ、演算出力信号を出力し、プリチャージ動作と演算動
作とをクロック入力信号に従って交互に行い、内部にFE
T及び演算動作時にフローティング状態となり得るノー
ドを含む論理回路網と、該論理回路網の演算出力信号が
入力され、これに応じた外部出力信号を出力するバッフ
ァ回路とから成る論理回路において、ゲートに論理入力
信号が印加され、ソースが固定電位に接続されたFETを
少なくとも１個該論理回路網内に含む第１の型式の論理
回路と、該FETを含まずかつゲートに論理入力信号が印
加される第１のFETと、ゲートにクロック入力信号が印
加され、ソースが固定電位に接続され、ドレインが第１
のFETのソースに接続され、プリチャージ動作時に非導
通状態となる第２のFETとを少なくとも１組論理回路網
内に含む第２の型式の論理回路との両型式の論理回路を
同一LSIチップ内に含むことを特徴とする半導体集積回
路装置。
【請求項６】前記第１及び第２の型式の論理回路を含み
前者の論理回路網内の、ソースが固定電位に接続された
FETのゲートに印加される論理入力信号は前記２種のい
ずれかの論理回路の出力信号であることを特徴とする請
求項５に記載の半導体集積回路装置。
【請求項７】前記プリチャージ動作時に論理回路網内の
FETが導通状態となる前記第２の型式の論理回路を少な
くとも１個含むことを特徴とする請求項５に記載の半導
体集積回路装置。