KR0150778B1 - 반도체 집적회로 장치 및 그 설계방법 - Google Patents

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내용 없음.

Description

반도체 집적회로 장치 및 그 설계방법

제1도(a)~(d)는 각각 본 발명에 의한 반도체 집적회로 장치의 1실시예의 주요부를 도시한 회로도 및 셀 배치도, 그리고 본 발명에서 사용하는 유니트 셀의 1예를 도시한 회로도.

제2도는 제1도(b)의 X-X선의 단면도.

제3도(a),(b) 및 제4도(a),(b)는 각각 본 발명에서 사용하는 유니트 셀의 다른 실시예를 도시한 회로도.

제5도는 제4도(b)의 회로의 셀 배치도.

제6도(a)~(c)는 각각 유니트 셀의 회로도.

제7도(a),(b)는 본 발명에서 사용하는 기본 셀의 예를 도시한 셀 배치도.

제8도(a)~(c)는 각각 본 발명에서 사용한 유니트 셀의 1실시예인 셀 배치도.

제9도는 본 발명의 1실시예에 의한 반도체 집적회로 장치의 블록의 배치도.

제10도는 본 발명의 1실시예에 의한 블록 자동 배치의 흐름도.

제11도는 본 발명의 1실시예를 도시한 칩 배치도.

제12도는 본 발명의 1실시예에 의한 칩 자동배치의 흐름도.

제13도는 클럭버퍼의 부하추정 방법을 설명하기 위한 도면.

제14도는 클럭버퍼의 결정방법의 1예를 도시한 흐름도.

제15(a),(b)는 각각 본 발명의 1실시예인 프리차지 회로를 여러단 직렬한 경우의 신호패스의 1예를 도시한 도면.

제16도는 제15도의 입력신호 파형을 도시한 도면.

제17도는 가장 적합한 유니트 셀의 조합결정 방법의 1예를 도시한 흐름도.

제18도는 다른 회로형식에 의한 프리차지 회로를 사용한 유니트 셀의 회로도.

제19도는 본 발명의 1실시예를 도시한 LSI 칩의 배치개략도.

제20도(a)~(c)는 본 발명에서 사용하는 유니트 셀의 하나인 블록 버퍼셀의 1예를 도시한 회로도 및 그 셀 배치도.

본 발명은 반도체 집적회로 장치에 관한 것으로, 특히 다이나믹 회로를 사용한 고속의 대규모 집적회로(LST)를 단시간에 설계 가능한 표준 셀 방식의 반도체 집적회로 장치 및 그 설계방법에 관한 것이다.

종래 다이나믹 회로를 사용한 고속 논리 LSI에 관해서는 ISSCC Digest of Technical papers, 1987년 발행, p.62에 거론되어 있다. 또, 프리차지 회로에 의한 고속화에 관해서는 Symposium on VLSI Technology, Digest of Technical Papers, 1987년 발행, p. 93 및 일본국 특허 공개공보 소화62-98827에 거론되어 있다. 또, 자동설계 시스템에 의한 설계 기간의 단축에 관해서는 Proceedings of ICCC, 1982년 발행, p. 512~515에 거론되어 있다.

상기 종래 기술의 프리차지 회로에 의해 복잡한 논리 능력을 갖는 회로의 고속화를 도모할 수 있지만, 이 회로를 사용한 LSI를 설계할 때에는 다음의 점에 유의할 필요가 있으며, 표준 셀 방식을 적용하는 것은 곤란하였다.

(1) 회로 내부의 다이나믹 노드와 그 근방의 신호 배선간에 용량결합이 있으면 회로동작중의 배선의 전위변동에 의해서 다이나믹 노드가 영향을 받아서 전위가 변화하여 회로의 동작마진 저하, 더 나아가서는 오동작을 일으키는 경우가 있다. 이 때문에 셀을 배치할 때 셀 내부의 배선과 다이나믹 노드 사이의 정전용량에 주의를 기울일 필요가 있다.

(2) 상기와 같은 이유로 프리차지 회로를 사용한 셀의 상부공간에는 신호 배선을 통하게 할 수가 없다.

(3) 프리차지 회로를 사용한 셀 모두에 같은 위상의 클럭신호를 공급할 필요가 있다.

먼저 (1)에 관해서는 LSI의 설계에 필요한 다종 다양의 유니트 셀을 배치 설계할 때 각 셀마다 상기한 점에 유의하면서 작업을 진행하지 않으면 안되므로 자동화가 힘들어서 많은 시간을 필요로 하였다. 또, 배치룰, 프로세스 등이 변경된 경우의 셀 수정에 요하는 작업량도 팽대하였다. 다음에 이와 같이해서 설계된 다종다량의 유니트 셀을 다수배치하고, 셀 사이의 배선을 실행해서 LSI를 완성시키는 공정에서는 상기 (2)가 DA 기술에 의한 자동배치배선의 큰 장애로 되고 있었다. 또, (3)에 관해서는 LSI 칩 전체에 걸쳐서 클럭신호 급전계를 주의 깊게 설계할 필요가 있어 DA화는 곤란하였다.

또한, 일본국 특허 공개공보 소화63-160241호에는 표준 셀 방식의 반도체 집적회로에 있어서, 다이나믹 동작을 실행하는 다이나믹형 셀의 적어도 출력 노드상을 배선 금지영역으로 하는 것이 제안되어 있지만 이 기술은 내장밀도의 면에서 불리하고, 또 상기 배선 금지영역이 DA 기술에 의한 자동배치배선의 장해로 된다.

본 발명의 목적은 동작시에 플로팅 상태로 되는 노드를 갖는 다이나믹 회로, 예를 들면 프리차지 회로를 포함하는 LSI에 있어서 DA 기술을 적용할 수 있게 하는 것에 의해 고속의 LSI를 단기간으로 설계 가능한 표준 셀 방식의 반도체 집적회로 장치를 제공하는 것이다.

본 발명의 다른 목적은 LSI에 요구되는 성능 및 비용에 따라서 1조의 설계 데이터에서 논리기능은 동일하여 성능과 비용등이 다른 여러개의 LSI를 설계 가능하게 하는 것이다.

본 발명의 다른 목적은 LSi 설계의 기본 단위인 유니트 셀의 설계 공정수를 저감하고, 배치룰등의 변경에 대하여 신속하게 대응 가능한 셀 라이브러리를 구축할 수 있게 하는 것이다.

본 발명의 다른 목적은 여러개의 프리차지 회로가 세로로 계속해서 접속되어서 되는 부분을 포함하는 논리회로에서 회로단수를 삭감하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본 출원에서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.

본 발명은 표준 셀방식의 반도체 집적회로 장치에 관한 것이다. 표준 셀방식에 의한 반도체 집적회로 장치는 회로 소자가 미리 배치되고, 또한 이 회로 소자시이를 전기적으로 접속해서 바라는 회로를 구성한 여러 종류의 유니트 셀중 바라는 유니트 셀을 반도체 기판상에 다수 구성해두고, 필요에 따라서 바라는 유니트 셀 사이를 결선하는 것만으로 기능이 다른 여러 가지의 논리회로를 단시간으로 제조하는 것이다. 본 발명에서 여러 종류의 유니트 셀은 동작시에 플로팅 상태로 되는 노드를 갖는 다이나믹 회로로 되는 셀을 적어도 1종류 포함한다. 상술한 바와 같이 다이나믹 회로의 노드는 고임피던스로서 그 근방의 신호 배선과의 사이에 용량결합이 있으면, 이 신호 배선의 전위변동의 영향을 받으므로 종래는 다이나믹 회로로 되는 셀상을 신호 배선 금지영역으로 할 필요가 있었다. 본 발명에서는 다이나믹 회로의 다이나믹 노드를 덮도록 전위가 고정된 적어도 1층의 실드층, 예를 들면 유니트 셀에 전력을 공급하는 전원배선층을 마련하고, 이 실드층의 위를 유니트 셀 사이를 전기적으로 접속하기 위한 신호 배선 영역으로 하여, 유니트 셀 사이를 결선하기 위한 신호배선층을 이 실드층의 위에 적어도 1층 마련하는 것을 특징으로 한다.

즉, 본 발명의 반도체 집적회로 장치는 회로 소자가 미리 배치되고, 동시에 이 회로소자를 전기적으로 접속해서 바라는 회로를 구성한 여러종류의 유니트 셀중, 바라는 유니트 셀을 반도체 기판상에 다수 배치해서 구성되는 표준 셀방식의 반도체 집적회로 장치로서, 상기 여러 종류의 유니트 셀은 동작시에 플로팅 상태로 되는 노드를 갖는 다이나믹 회로로 되는 셀을 적어도 1종류 포함하고, 상기 반도체 기판상에 다수 배치된 각 유니트 셀내에서 회로소자 사이를 결선하기 위한 배선층이 적어도 1층 있고, 전위가 고정되고 상기 다이나믹 회로의 상기 노드를 덮도록 상기 배선층상에 적어도 1층의 실드층을 마련함과 동시에 상기 반도체 기판상에 다수 배치된 유니트 셀 사이를 결선하기 위한 배선층을 상기 실드층상에 적어도 1층 마련한 것을 특징으로 한다.

상기 바라는 유니트 셀은 1차원적으로 배열되어서 셀열을 구성하고, 이 셀열은 서로 평행하게 배치되어서 셀 열 사이도 유니트 셀 사이를 결선하기 위해 배선영역으로 한다. 즉, 본 발명에서는 셀 열 사이와 실드층 위를 바라는 유니트 셀 사이를 결선하기 위한 배선영역으로 한다. 셀열 사이의 배선영역에는 셀열과 병행하게 마련된 클럭신호 배선을 갖고, 이 클럭신호 배선과 다이나믹 회로로 되는 셀의 클럭입력단자를 결선한다. 다이나믹 회로로 되는 셀의 클럭입력 단자를 그룹으로 분할하고, 동일 그룹내의 클럭입력 단자 모두와 결선되고, 또한 그것에 따른 부하 용량이 대략 같게되도록 상기 클럭신호 배선을 배치하여 각 그룹마다 이 클럭신호 배선에 클럭신호를 공급하는 클럭버퍼 셀을 마련한다. 클럭버퍼 셀은 셀열내에 마련된다. 본 발명에 의하면 다이나믹 회로로 되는 쉐위도 신호배선 영역으로서, 신호배선 영역에 제한이 없으며, 또 클럭버퍼 셀의 배치에도 제한이 없고, 다라서 다이나믹 회로를 사용한 표준 셀방식의 LSI를 DA 기술에 의한 자동 배치 배선에 의해서 설계가능하게 된다.

또, 본 발명은 1조의 설계 데이터에서 특성이 다른 LSI를 설계하기 위해서는 기능은 같으며 프로세스 또는 회로구성이 다른 여러종류의 유니트 셀로 되는 셀 라이브러리를 마련한 것이다. 본 발명에서는 상기 여러종류의 유니트 셀이 내부에 바이폴라 트랜지스터를 갖는 셀과 이 셀과 동일한 논리적 능력을 갖고, 동시에 내부에 바이폴라 트랜지스터를 갖지 않는 셀을 포함한다. 따라서 사용 셀로서 여러종류의 유니트 셀로 되는 셀 라이브러리 중에서 가장 적합한 유니트 셀을 선택하는 것에 의해 요구되는 성능, 비용등에 따른 설계를 실행할 수가 있다.

또, 본 발명은 각 유니트 셀의 설계 공정수를 저감하기 위해서는 수종의 기본 셀과 가 셀마다의 셀내 배선의 정보의 조합으로 셀 라이브러리를 구축하는 것으로 한 것이다.

본 발명에서는 상기 여러종류의 유니트 셀이 소정의 배치에 따라서 회로소자가 미리 배치된 기본 셀(제1의 서브 셀)과 이 기본 셀내의 바라는 회로 소자를 전기적으로 접속해서 바라는 회로를 구성하기 위한 셀내 배선층(제2의 서브 셀)을 조합해서 구성한 적어도 1종의 유니트 셀을 포함한다.

특히 다이나믹 회로로 되는 다이나믹형 셀을 이 기본 셀과 이 셀내 배선층의 합성으로 구성한다. 기본 셀(제1의 서브 셀)이 같은 도전형이고, 동시에 케이트 폭이 다른 2종류 이상의 MOSFET 영역을 포함한다. 한편, 셀내 배선(제2의 서브 셀)은 가상적인 격자를 갖고, 바라는 회로 소자와 전기적으로 접속시키기 위한 접속구멍 및 전원 배선층과 전기적으로 접속시키기 위한 스루홀을 상기 격자의 격자점상에 마련하고, 상기 바라는 회로 소자를 전기적으로 접속하는 배선을 상기 격자상에 마련한다. 따라서 유니트 셀의 배치 작업이 기본 셀과 배선정보에서 심볼로 실행할 수 있으므로 셀 라이브러리 구축에 필요한 시간을 대폭으로 단축할 수 있다.

이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.

제1도는 본 발명에 의한 반도체 집적회로 장치의 1실시예의 주요부를 도시한 것으로서, 제1도(a)는 유니트 셀의 회로도, 제1도(b)는 그 배치 개략도, 제1도(c) 및 (d)는 다른 회로형식에 의한 유니트 셀의 회로도를 도시한 것이다. 도면에서 (101), (103), (104)는 프리차지 회로에 의한 3입력 AND 셀, (102)는 CMOS 스테이틱 회로에 의한 인버터 셀, (c101), (c102)는 클럭신호 배선, (i101)~(i103)은 입력신호 배선, V_DD는 전원배선, GND는 접지배선, (

101)은 AND 셀(101)의 출력신호 배선, (

102)는 인버터 셀(102)의 출력신호 배선, (

103)은 AND 셀(103)의 출력신호 배선, (

104)는 AND 셀(104)의 출력신호 배선, (P101)~(P105)는 PMOSFET, (N101)~(N115)는 NMOSFET이다.

제1도(a)의 회로를 사용해서 그 동작을 간단히 설명한다. 이 회로는 입력신호 배선(i101), (i102), I(103)의 입력신호 A, B, C에 대응해서 (A, B, C)의 연산을 실행하는 다이나믹형 논리회로이다. 다이나믹형 논리회로의 동작은 연산전에 준비를 하는 프리차지 동작과 그것에 계속되는 연산동작으로 된다. 먼저 프리차지 동작을 실행하는데는 클럭신호 배선(c101)의 클럭신호를 접지전위(이하 저레벨)로 한다. 이것에 의해 PMOSFET(P101), (P102), (P103)은 ON 상태, NMOSFET(N104)는 OFF 상태로 된다. 노드(다이나믹 노드)(9)는 프리차지 PMOSFET(P103)에 의해서 전원전위 (이하 고레벨)까지 충전된다. 또, 내부 노드(10), (11)은 프리차지 PMOSFET(P102), (P101)에 의해서 고레벨로 된다. 그 결과 PMOSFET(P104)는 OFF 상태, NMOSFET(N105)는 ON 상태로 되고 출력신호 배선(

101)의 출력은 저레벨로 된다.

다음에 연산동작을 설명한다. 클럭신호 배선(c101)의 클럭신호를 고레벨로 하면 PMOSFET(P101)~(P103)은 OFF 상태, NMOSFET(N104)는 ON 상태로 된다. 여기서 입력신호 배선 (i101)~(i103)에 입력된 데이터에 의해 노드(9)와 접지사이가 도통상태로 되면 노드(9)에 프리차지 동작에 의해서 충전된 전하가 접지로 방전되어 노드(9)의 전위가 강하하고, 이것에 의해 PMOSFET(P104)는 ON상태, NMOSFET(N105)는 OFF 상태로 되어, 출력신호 배선(

101)의 기생용량이 PMOSFET(P104)를 통해서 충전되고, 출력신호 배선(

101)의 출력은 고레벨까지 상승하여 연산동작을 종료한다. 이 프리차지 회로를 사용한 다이나믹형 논리회로는 PMOSFET(P101), (P103), NMOSFET(N101)(N104)로 되는 논리부의 구성을 변경하는 것에 의해 임의의 논리연산을 실행하는 논리회로를 실현할 수 있다. 또, 제1도(c) 및 (d)의 다이나믹형 논리회로 셀도 기본동작은 제1도(a)의 3 입력 AND 셀과 마찬가지이며, 제1도(c)의 유니트 셀은 제1도(a)의 회로에 피드백 PMOSFET(P109)를 가한 것이다. 즉, 프리차지 PMOSFET(P106)(P108)과 논리회로 망을 구성하는 NMOSFET(N107)(N109)로 되는 논리부의 출력노드(9)에 드레인을 접속하고, 게이트를 출력신호 배선(

103)에 접속하고 소스를 전원전압 V_DD에 접속한 피드백 PMOSFET(P109)를 갖는다. 피드백 PMOSFET(P109)는 프리차지 동작시 ON상태로 된다. 클럭신호 배선(c101)의 클럭신호를 고레벨로 하는 것에 의해 연산동작에 들어간다. 입력신호 배선(i101)~(i103)의 입력신호에 의해서 논리부 출력노드(9)와 접지사이가 도통상태로 되면 노드(9)의 전위가 강하한다. 곧이어 PMOSFET(P110)이 ON 상태, NMOSFET(N110)이 OFF 상태로 되므로, 출력노드(

103)의 전위는 상승하여 고레벨로 된다. 또, 피드백 PMOSFET(P109)는 OFF 상태로 된다. 논리회로 망의 내부노드(10), (11)을 프리차지하고, 논리부 출력노드(9)를 피드백 PMOSFET(P109)에 희해 래치하는 것에 의한 효과는 프리차지 동작에 의해서 노드(9)가 고레벨까지 충전된후 논리연산이 계시되고, 또한 (i101)~(i103)의 입력신호에 의해서 노드(9)와 접지사이가 비도통상태일 때 α선이 NMOSFET(N107)의 드레인을 통과하면, 발생한 잡음전자는 동일 드레인에 수집되어 논리부 출력노드(다이나믹 노드)(9)의 전위가 내려가지만 이것은 통상적인 회로동작에 비해 펄스폭이 대단히 짧은 스파이스 형상의 파형이므로 (P110)과 (N110)으로 되는 CMOS 인버터단이 응답하기 전에 α선입사에 의한 노드(9)에서 기판으로의 잡음 전류는 종료한다. 이 사이 피드백 PMOSFET(P109)는 도통상태를 유지하고, 일단 강하한 노드(9)의 전위는 PMOSFET(p109)를 통해서 충전하는 것에 의해 회복되어서 인버터단의 잡음전압을 저감할 수 있는 것이다.

한편, 제1도(d)는 CMOS 스테이틱 인버터와 CMOS 다이나믹형 인버터의 상대편의 긴점을 인출한 3입력 AND 셀이다. 드레인을 출력노드(

104)에 접속하고 게이트를 논리부 출력노드(9)에 접속하고 소스를 전원배선V_DD에 접속하는 PMOSFET(P115), 드레인을 출력노드(

104)에 접속하고 게이트를 논리부 출력노드(9)에 접속하고 소스를 접지배선에 접속하는 NMOSFET(N114), 드레인을 출력노드(

104)에 접속하고 게이트를 클럭신호 배선(c102)에 접속하고 소스를 집지배선에 접속하는 NMOSFET(N115)로 되는 인버터를 출력 버퍼부로 한다. 그리고 NMOSFET(N111)~(N113)으로 되는 논리회로 망의 노드(9)~(11)을 각각 프리차지 PMOSFET(P113), (P112), (P111)에서 프리차지하는 논리부와 드레인을 논리부 출력노드(9)에 접속하고 게이트를 출력노드(

104)에 접속하고 소스를 전원배선 V_DD에 접속하는 PMOSFET(P114)의 피드백 PMOS부로 구성된다. 프리차지 동작시의 출력노드(

104)의 전하의 인출은 주로 NMOSFET(N115)에 의해서 실행한다. 프리차지 동작시와 연산 동작시의 클럭신호의 입력 및 회로동작은 제1도(a), (c)의 회로와 마찬가지이다. 또한, 논리회로 망의 내부노드를 프리차지하고 논리부 출력노드를 피드백 PMOSFET에 의해 래치하는 제1도(c), (d)에 도시한 다이나믹형 논리회로는 본 발명자가 이미 제안하고 있다.

다음에 본 발명에서 사용하는 유니트 셀의 배치에 대해서 설명한다. 제1도(b)는 제1도(a)의 3입력 AND 셀(101)과 인버터 셀(102)로 되는 회로의 패턴평면도이다. 도면에서, (1) (굵은 선으로 둘러싸인

부분)은 3입력 AND 셀(101)내의 NMOSFET(N101)~(N104)를 형성한 NMOS 영역, (2)(굵은 실선으로 둘러싸인

부분)는 NMOSFET(N105)로 되는 NMOS 영역, (3)(가는 실선으로 표시)은 입력신호 배선(i101)에 접속되는 NMOSFET(N101)의 게이트 전극, (4)(가는 실선으로 표시)는 NMOSFET(N105)와 PMOSFET(P104)의 게이트 전극, (5), (6), (8)은 확산층 접속용 접속구멍, (7)은 셀사이 배선 접속용 스루홀, (9)(점선으로 표시)는 PMOSFET(P103)의 드레인 영역과 NMOSFET(N101)의 드레인 영역과 게이트 전극(4)를 접속하고 논리부의 출력노드로 되는 셀내배선, (10)(점선으로 표시)은 PMOSFET(P102)의 드레인 영역과 NMOSFET(N101), (N102)의 소스, 드레인으로 되는 영역을 접속하고 논리부의 내부노드로 되는 셀내 배선, (11)(점선으로 표시)은 PMOSFET(P101)의 드레인영역과 NMOSFET(N102), (N103)의 소스 드레인으로 되는 영역을 접속하고 내부노드로 되는 셀내 배선, (12)(굵은 실선으로 표시) 는 PMOSFET(P101), (P102)로 되는 PMOSFET 영역, (13)(굵은 실선으로 표시)은 PMOSFET(P103), (P104)로 되는 PMOSFET 영역, (14)(가는 실선으로 표시)는 클럭신호 배선(c101)에 접속되는 단자 (20)을 갖는 NMOSFET(N104)의 게이트 전극, (15)(가는 실선으로 표시)는 클럭신호 배선(c101)에 접속되는 단자(20)을 갖는 PMOSFET(P101)의 게이트 전극, (16)(가는 실선으로 표시)은 클럭신호 배선(c101)에 접속되는 단자(20)을 갖는 PMOSFET(P102)의 게이트 전극, (17)(가는 실선으로 표시)은 입력신호 배선(i103)에 접속되는 단자를 갖는 NMOSFET(N103)의 게이트 전극, (18)(가는 실선으로 표시)은 입력신호 배선(i102)에 접속되는 단자를 갖는 NMOSFET(N102)의 게이트 전극, (19)(1점 쇄선)는 전원배선 V_DD접지배선 GND 상에 배치된 입력신호 배선(i101)(사선으로 표시)와 게이트 전극(3)을 접속하는 셀사이 배선, (20)(가는 실선으로 표시)은 클럭신호 배선(c101)에 접속되는 단자를 갖는 PMOSFET(P103)의 게이트 전극, (21)(가는 실선)은 PMOSFET(P104)의 드레인 영역과 NMOSFET(N105의 드레인 영역을 접속하는 셀내배선, (25)(점선으로 표시)를 출력신호 배선(

101)에 접속하고 AND 셀(101)의 출력노드로 되는 배선, (22)(점선으로 표시)는 NMOSFET(N104)의 소스영역과 접지배선 GND를 접속하는 셀내배선, (23)(점선)은 PMOSFET(P101), (P102)의 소스 영역과 전원배선 V_DD를 접속하는 셀내배선, (24)(점선)는 PMOSFET(P103), (P104)의 소스 영역과 전원배선 V_DD를 접속하는 셀내배선, (26) 및 (27)(점선)은 NMOSFET(N105)의 소스 영역과 접지배선 GND를 접속하는 셀내배선이다.

다음에 (30)(굵은 실선)인 인버터 셀(102)내의 PMOSFET(P105)로 되는 PMOS 영역, (31)(굵은 실선)은 마찬가지로 NMOSFET(N106)으로 되는 NMOS 영역이고, (32)(가는 실선)는 출력신호 배선(

101)에 접속되는 단자를 갖는 PMOSFET(P105)와 NMOSFET(N106)의 게이트 전극, (33)(가는 실선)은 PMOSFET(P105)의 드레인 영역과 NMOSFET(N106)의 드레인 영역을 접속하는 셀내배선, (36)(점선)을 출력신호 배선(

102)에 접속하고, 인버터 셀(102)의 출력노드로 되는 배선, (34)(점선)는 NMOSFET(N106)의 소스 영역과 접지배선 GND를 접속하는 셀내배선, (35)(점선)는 PMOSFET(P105)의 소스 영역과 전원배선 V_DD를 접속하는 셀내배선이다.

제2도는 제1도의 X-X선의 단면을 도시한 도면이다. 도면에서 (201)은 실리콘 기판, (202)는 웰, (203)은 산화막, (204), (205), (206)은 층간 절연막이다. 또한, 동일 도면에서는 입력신호 배성(i101)에서 상층에 마련되는 셀사이 배선층, 층사이 절연막, 비활성화막을 생략되어 있다. 이 실시예에서는 다음과 같은 특성을 갖는다.

A. 제1도(b)에 도시한 바와 같이 프리차지 회로를 사용한 다이나믹형 셀(101)이 전원 V_DD및 접지배선 GND의 배치, 셀의 외형 및 높이, 입출력단자의 위치등의 배치에 관한 규격이 CMOS 스테이틱 회로의 표준 셀(102)와 동일하게 설정되어 있으므로, 다이나믹형 셀의 배치에 관해서도 표준 셀과 마찬가지의 DA 기술을 이용해서 실행할 수가 있다.

B. 다이나믹형 셀내의 다이나믹 노드(9)~(11)의 상부공간은 전위가 고정되어 있는 전원배선 V_DD및 접지배선 GND로 덮어져 있으므로, 셀의 상부공간을 통과하고 있는 신호배선(i101)과 다이나믹 노드 사이의 정전용량이 충분히 작게 억제되므로 셀의 상부공간의 배선에 제한이 없다. 이것에 의해 표준셀과 마찬가지로 셀사이의 접속배선을 자동화할 수 있다.

C. 클럭신호 배선(C101)을 셀열에 따라서 셀열의 상단에 접속해서 마련했으므로 클럭신호를 하는 셀은 클럭신호 급전용 단자(20)을 마련하는 것에 의해 자동적으로 클럭신호 배선(C101)에 접속된다. 또, DA에 의해 자동배치 배선을 실행할 때 클럭신호 배선을 실행할 필요가 없다.

이상 기술한 A~C에 따라 본 발명을 적용하는 것에 의해 프리차지 회로를 사용한 다이나믹형 셀을 포함하는 LSI는 표준 셀 방식과 같은 DA 기술에 의한 자동설계가 가능하게 된다. 또한, 클럭신호 배선(C101)은 셀열에 가장 가까운 채널에 마련하는 것에 의해 다른 신호 배선(셀사이의 배선)의 장해로 되는 것을 방지할 수가 있다. 또, 클럭신호 배선(C101)에 접속되는 FET의 수는 다른 신호선의 그것보다 많으므로 부하용량이 크며, 따라서 동작시에 배선상을 흐르는 전류도 크기 때문에 배선 저항에 의한 전위의 강하, 지연시간증가 및 마이크레이션에 대한 조건이 다른 신호 배선보다 엄격하게 된다. 이것을 완화하는데는 제1도(b)에 도시한 바와 같이 클럭신호 배선(C101)의 선폭을 다른 신호 배선(i101)~(i103), (

101), (

102)보다 넓게 하면 된다.

이상의 실시예에서는 회로로서 CMOS를 사용했지만 더욱 고속화를 도모하는 방법의 하나로서 다음에 기술한 바와 같이 바이폴라 트랜지스터를 병용한 Bi-CMOS 회로가 있다.

제3도는 본 발명에서 사용하는 유니트 셀의 다른 예를 도시한 것으로서, 제3도(a)는 Bi-CMOS 프리차지 회로를 사용한 셀의 회로도, 제3도(b)는 Bi-CMOS 프리차지 회로를 사용한 셀의 회로도, 제3도(b)는 b 인버터 셀의 회로도를 도시한 것이다. (C301)은 클럭신호 배선, (i301)~(i304)는 입력신호 배선, (

301), (

302)는 출력신호 배선, (P301)~(P303)은 PMOSFET(N301)~(N310)은 NMOSFET, (Q301)~(Q304)는 NPN형 바이폴라 트랜지스터이다. 제3도(a)의 Bi-CMOS 프리차지 회로는 입력신호 배선(i301)~(i303)에 입력돈 신호에 대하여 PMOSFET(P301) 및 NMOSFET(N301)~(N304)로 되는 논리부에서 소정의 논리연산을 실행한 결과가 노드(30)에 출력된다. 이 출력을 PMOSFET(P302), NMOSFET(N305)~(N307) 및 NPN형 바이폴라 트랜지스터(Q301), (Q302)로 되는 출력버퍼부에 입력하고, 출력신호 단자(

301)에서 출력하는 구성으로 되어 있다. 이 Bi-CMOS 프리차지 회로는 본 발명자의 일부가 앞서 출원한 미국 특허출원 No. 246196(1989년 9월 19일 출원)의 제6도에 기재되어 있고, 그 동작설명은 생략한다. 제3도(b)의 BiCMOS 인버터 셀은 PMOSFET(P303), NMOSFET(N308)~(N310) 및 NPN형 바이폴라 트랜지스터(Q303), (Q304)로 된다. 즉, 상기 인버터 셀은 드레인을 바이폴라 트랜지스터(Q303)의 베이스에 접속하고, 게이트를 입력신호 배선(i304)에 접속하고, 소스를 전원배선 V_DD에 접속하는 PMOSFET(P303), 드레인을 트랜지스터(Q303)의 베이스에 접속하고, 게이트를 입력신호 배선(i304)에 접속하며, 소스를 접지에 접속하는 NMOSFET(N308), 컬렉터를 전원배선 V_DD에 접속하고, 이미터를 출력노드(

302)에 접속하는 바이폴라 트랜지스터(Q303), 드레인을 출력노드(

302)에 접속하고, 소스를 바이폴라 트랜지스터(Q304)의 베이스에 접속하는 NMOSFET(N309), 게이트를 트랜지스터(Q303)에 접속하고, 소스를 접지에 접속하는 NMOSFET(N310), 컬렉터를 출력노드(

302)에 접속하고, 이미터를 접지에 접속하는 바이폴라 트랜지스터(Q304)로 형성된다.

또, 제4도(a), (b)는 각각 본 발명에서 사용하는 유니트 셀의 다른 예를 도시한 것으로서, 제3도(a)와는 다른 회로형식에 의한 BiCMOS 프리차지 회로의 회로도이다. 동일도면에서 (C401), (C402)는 클럭신호 배선,(i401)~(i405)는 입력신호 배선, (

401), (

411)은 출력신호 배선, (P401)~(P404) 및 (P411)~(P415)는 PMOSFET, (N401)~(N408) 및 (N411)~(N419)는 NMOSFET, (Q401) 및 (Q411)은 NPN형 바이폴라 트랜지스터이다. 또한, 제4도(a)의 회로는 상술한 미국 특허출원 No. 246196의 제3도에 도시된 것에 해당하며, 바라는 논리연산을 실행하는 논리회로 망의 구성이 상이하므로 이들 회로의 동작설명은 생략한다.

제5도는 제4도(b)의 뢰로의 배치예의 개략을 도시한 것이다. 제1도(b)와 마찬가지로 본 발명을 적용하는 것에 의해서 DA 기술에 의한 자동설계가 가능한 것을 알 수 있다. 또한, 제4도(a) 또는 (b)의 회로에서는 (C401)과 (C402)의 2개의 클럭신호 배선이 필요하게 되므로 제5도에 도시한 바와 같이 셀열의 상하에 인접한 클럭신호 배선(C401), (C402)를 배치하고 있다.

이와 같이 BiCMOS 회로를 사용한 다이나믹형 셀이 실현 가능하게 되는 것에 의해 다음과 같은 특성을 가지며, 그 효과는 크다.

(1) CMOS 회로에 의한 다이나믹형 셀제1도(a)~(d))과 BiCMOS 회로에 의한 다이나믹형 셀(제3도(a), 제4도(a),(b))이 DA 기술에 의한 자동설계의 면에서는 동등하게 취급되므로, LSI의 논리설계자가 DA 시스템에 입력한 1조의 논리설계 데이터를 사용해서 CMOS 회로에 의한 LSI와 BiCMOS 회로에 의한 LSI의 양쪽을 자동설계할 수 있다. 일반적으로 BiCMOS 회로를 사용하면 CMOS 회로를 사용한 경우에 비해서 고속의 LSI를 실현할 수 있는 한편, 프로세스가 복잡하므로 코스트가 높아진다. 따라서 설계대상의 LSIDP 요구되는 성능, 비용등으로 논리설계를 변경하는 일 없이 대응할 수가 있다.

(2) 일반적으로 da에 의해 자동설계를 실행한 경우, 사람의 손으로 설계한 경우와 비교해서 셀사이의 배선길이가 증가함과 동시에 그 불안정도 증가한다. 이것은 회로의 부하용량의 증가와 그 불안정의 증대, 또 회로의 지연시간의 증대와 그 불안정의 증대의 원인으로 된다. 전자는 회로성능의 저하를 초래하고, 후자는 불안정에 의한 성능변화분을 마진으로서 미리 간주해둘 필요가 있으므로 성능저하와 등가이다. 여기서 BiCMOS 회로를 사용하면 그 전류 구동능력이 크기 때문에 CMOS 회로에 비해서 회로성능의 부하용량 의존성이 작으므로 상기 요인에 의한 성능저하를 저감할 수 있어 자동설계에 의한 LSi에 가장 적합하다.

다음에 본 발명을 적용한 셀 라이브러리의 구축방법에 대해서 기술한다. 일반적으로 표준 셀방식에 의해 자동설계를 실행하는 경우 여러 가지 논리기능을 갖는 여러종류의 유니트 셀로 되는 셀 라이브러리가 필요하다. 셀 라이브러리의 구축에는 수십종류의 유니트 셀이 필요하며, 종래는 이들을 각각 사람의 손으로 배치하고 있었으므로, 그 공정수는 막대한 것이었다. 또, 종래의 방법에 의해 프리차지 회로를 포함하는 다이나믹형 셀의 배치를 실행하면 다이나믹 노드에 관해서 상기한 점에 유의하지 않으면 안되기 때문에 공정수는 더욱 증가한다. 본 발명은 이 문제를 해결하는 것이다.

제6도(a),(b),(c)는 각각 본 발명의 셀 라이브러리에 포함되는 유니트 셀의 회로도의 1예, 특히 프리차지 회로를 포함하는 다이나믹형 셀의 예를 도시한 것이다. 이들은 고속성을 요구하는 가산기에 대해서 일반적으로 사용되는 자리수 올림선견 발생회로(Carry Iookahead generator)를 구성하는데 필요한 유니트 셀이다.

본 실시예에 의한 유니트 셀은 셀내의 MOSFET, 바이폴라 트랜지스터, 저항등의 디바이스 및 전원배선에 관한 배치정보를 갖는 수 종류의 서브 셀(이하 기본 셀이라 한다)과 셀내배선층, 접속구멍, 스루홀등 및 필요한 기본 셀의 배치에 관한 배치정보를 갖는 각 유니트 셀에 고유의 서브 셀(이하 배선 셀이라 한다)을 합성하는 것에 의해 작성된다. 제7도(a),(b)는 각각 기본 셀의 1예를 도시한 것이다. 도면에서 (P701)~(P703)은 미리 배치된 PMOSFET 영역, (N701)~(N704)는 NMOSFET 영역, V_DD는 전원배선, GND는 접지배선이다. 또한, 제6도(a)~(c)에 도시한 바와 같은 각 회로내에서 직렬로 접속된 NMOSFET의 게이트 폭을 접지에 가까운 순으로 크게 설계하는 것에 의해 고속화를 도모할 수 있는 것이 Proceedings of the 1982 ICCC, 1982년 발행, P, 112-115에 거론되어 있지만, 제7도(a)에 도시한 기본 셀 A는 여러 가지의 게이트 폭의 MOSFET 영역(예를 들면, (N701))을 포함하는 것에 의해 이와 같은 설계를 용이하게 실현할 수 있다. 예를 들면, 제1도(a),(b)의 실시예에서는 직렬로 접속된 MOSFET (N101)~(N104)중 (N103), (N104)의 게이트 폭이 (N101), (N102)보다 크게 설계되어 있다. 제8도(a)~(c)는 각각 제7도의 기본 셀과 배선 셀을 합성하는 것에 의해 배치를 완성한 각 유니트 셀의 예를 개략적으로 도시한 것이다. 제8도(a)는 제6도(a)에, 제8도(b)는 제6도(b)에, 제8도(c)는 제6도(c)에 각각 대응한다. 제8도(a),(b)의 각 유니트 셀은 제7도(a)에 도시한 기본 셀과 각각의 셀에 고유의 배선 셀을 합성하는 것에 의해서 작성하고 있다. 또, 제8도(c)의 유니트 셀은 제7도(a) 및 (b)의 기본 셀 A,B를 인접해서 배치하고, 이들과 배선 셀을 합성하는 것에 의해 작성한다. 또, 기본 셀의 배치는 종래의 셀 배치와 같은 방법으로 실행하지만 배선 셀의 배치는 설계자가 접속구멍, 스루홀의 위치 및 셀내배선을 심볼릭으로 입력하는것만으로서, 실제의 패턴으로의 변경작업은 DA로 실행한다. 이상 기술한 유니트 셀의 생성방식에 의해 다음과 같은 효과가 얻어져 셀 라이브러리의 구축, 수정에 필요한 기간을 단축할 수 있다.

(a) 종래 수십종 필요하였던 유니트 셀의 배치작업이 기본 셀의 수 종류로 삭감할 수 있다.

(b) 기본 셀 설계시에 다이나믹 노드의 취급을 검토해 두는 것에 의해 그 기본 셀을 사용해서 다이나믹형 셀을 합성하는 한, 다이나믹형 셀마다 재검토할 필요가 없다.

(c) 배선 셀이 심볼릭으로 배치 가능하므로 유니트 셀의 논리변경이나 새로운 유니트 셀의 추가등을 신속히 실행할 수 있다.

(d) 배치룰의 변경등에 따라서 유니트 셀의 배치를 수정할 필요가 있는 경우 기본 셀의 수정과 배선셀의 심볼릭 데이터를 패턴으로 변경하는 DA의 파라미터의 변경만으로 되므로 전 유니트 셀의 수정이 필요하였던 종래예에 비해서 작업량을 현저하게 저감할 수 있다.

이상 기술한 방법에 의해 생성한 여러종류의 유니트 셀을 DA에 의해 자동배치, 자동배선을 실행해서 LSI의 설계를 완료시키는 방식에 대해서 다음에 기술한다.

LSI를 설계할 때 어떤 논리적종합을 가진 블록에 대해서 유니트 셀의 배치, 배선을 실행하는 것에 의해서 먼저 블록을 설계하고, 다음에 그들 블러에 대해서 배치, 배선을 실행한다는 것과 같이 계층적으로 설계를 진행시키는 것이 일반적이다. 제9도는 본 발명을 적용해서 여러종류의 유니트 셀의 배치, 배선을 실행해서 구성한 블록의 1예를 모식적으로 도시한 것이다. 도면에서 (901)은 전원간선 (902)는 접지간선, (910)~(914)는 프리차지 회로를 사용한 다이나믹형 셀, (B901)~B904)는 클럭버퍼 셀, (C901)~(C905)는 클럭신호 배선, (TH901)~(TH903)은 스투홀, (930)~(936) 및 (938)~(941)은 셀사이 배선, (937)은 클럭간선이다. 이 예에서는 (939), (941)의 셀사이 배선과 (936)의 클럭간선이 셀 열사이와 V_DD, GND의 실드층과의 상부공간을 배선영역으로 하는 배선층이지만 이와 같은 배선은 실제로 다수이며 본 도면에서는 복잡하게 되므로 (937), (939), (941)만 도시하고 있다. 이것으로 알 수 있는 바와 같이 프리차지 회로를 포함하는 다이나믹형 셀(910)~(924)위에도 신호배선 영역으로서, 셀 열사이의 배선, 예를 들면 제1열내의 각 셀과 제3열내 또는 제4열내의 각 셀과의 결선을 신호배선 영역에 제한없이 임의로 배설할 수 있다. 그리고 셀(913)~(920)으로 되는 셀열을 셀사이의 간격없이 구성할 수 있어 셀열을 짧게 할 수가 있다. 또, 프리차지 회로를 사용해서 LSI를 설계하는 경우 프리차지 회로를 사용한 모든 다이나믹형 셀에 위상이 맞는 클럭을 공급할 필요가 있고, 그를 위해서는 클럭신호를 급전하는 클럭버퍼 셀의 부하를 같게 하여 지연시간의 차이에 의해 발생하는 스큐를 방지할 필요가 있다.

제9도는 이것을 실시한 예로서, 최상단의 셀열에서는 클럭을 필요로 하는 3개의 다이나믹형 셀(910), (911), (912)에 대해서 1개의 클럭버퍼 셀(B901) 및 1개의 클럭신호 배선(C901)이 마련되어 있다. 이것에 대해서 2단째의 셀열에서는 클럭을 필요로하는 다이나믹형 셀이 많으므로, 2개의 클럭버퍼 셀(B902), (B903)과 2개의 클럭신호 배선(C902), (C903)을 마련하여 셀열을 2분할해서 클럭을 공급하고 있다. 또 3단째와 4단째에서는 클럭을 필요로 하는 다이나믹형 셀이 적으므로, 클럭버퍼 셀(B904)를 앙쪽의 단에서 공통으로 사용하여 클럭신호배선(C904), (C905)를 거쳐서 클럭을 공급하고 있다. 이와 같이 각 클럭버퍼 셀의 부하가 대략 같게 되도록, 그 수를 변화시킬 필요가 있지만 본 발명을 적용한 셀 라이브러리에서는 다음의 이유에 의해 이 작업의 자동화가 가능하다.

(I) 클럭버퍼 셀이 프리차지 회로를 사용한 다이나믹형 셀과 같은 셀 라이브러리에 있으므로 DA에서 동등하게 취급할 수 있다.

(II) 셀열에 따라서 클럭신호 배선용의 채널이 마련되어 있다.

제20도(a)~(c)는 제9도의 (B901)~(B904)의 클럭버퍼 셀의 예를 도시한 것이다. 제20도(a)는 CMOS 인버터 회로에 의해 구성된 1예, 제20도(b)는 BiCMOS 인버터 회로에 의해 구성된 1예로서, (i2001), (i2002)는 입력단자, (

2001) 및 (

2002)는 출력단자, (P2001) 및 (P2002)는 PMOSFET, (N2002), (N2003) 및 (N2004)는 NMOSFET, (Q2001) 및 (Q2002)는 NPN형 바이폴라 트랜지스터이다. 또, 제20도(c)는 제20도(a)의 회로를 배치한 1예를 도시한 것이다. 또한, 제20도(a)중의 기호는 제1도(b)에 준한 것이다.

제10도는 블록의 자동배치, 자동 배선을 실행하기 위한 흐름도의 1예를 도시한 것이다. 먼저 스텝 1001에서 논리 설계자가 대상으로 되는 블록의 설계 데이터를 입력하지만 이때 프리차지 회로를 사용한 다이나믹형 셀로의 클럭 공급계에 관해서는 자동설계를 실행하므로 입력할 필요는 없다. 다음에 스텝 1002에서는 입력된 설계 데이터에 따라 유니트 셀을 자동적으로 가배치한다. 다음의 스텝 1003에서는 가배치의 결과에 따른 각 셀열의 클럭버퍼 셀의 부하를 계산한다. 계속되는 스텝 1004에서는 각 블록버퍼 셀의 부하가 대략 같게 되도록 필요한 개수의 클럭버퍼 셀을 셀열에 삽입한다. 이 스텝에 있어서 클럭을 필요로 하는 유니트 셀을 많이 포함하는 셀열에서는 많은 클럭버퍼 셀이 삽입되고, 그 결과 셀열의 길이가 다른 셀열과 현저하게 다른 것으로 되는 경우가 발생하므로 스텝 1005에서 이것을 조사하여 부적당한 경우는 스텝 1010에서 가배치를 변경한다. 문제가 없는 경우는 스텝 1006에서 클럭 급전계의 배선을 실행하지만 본 발명을 적용한 유니트 셀에서는 클럭신호 배선용의 채널이 마련되어 있으므로, 이 스텝은 용이하게 실행할 수가 있다. 다음의 스텝 1007에서 셀사이의 자동배선을 실행한다. 스텝 1008에서는 필요로 하는 배선이 완료했는가 아니가를 조사하여 완료하고 있지 않는 경우는 가배치를 변경하고, 완료한 경우는 비어있는 채널영역을 채우는등의 컴팩션을 실행하여 블록의 자동설계가 종료된다.

다음에 상기 방법에 의해 설계한 블록에 대해서 자동배치, 자동배선을 실행하는 방법에 대해서 기술한다. 제11도는 본 발명에 의해 LSI의 클럭 급전계를 설계한 결과의 1예인 칩배치도로서, (1100)은 LSI칩, (B1101)~(B1105)는 블록, (1101)을 클럭블럭, CPAD는 클럭입력패드, iCB는 클럭입력 버퍼, CB는 클럭버퍼, CD는 클럭 드라이버, (L1101)~(L1103) 및 (L1105)는 클럭사이의 클럭배선, (E1101)~(E1105) 및 (E1112)는 클럭입력 단자이다. 또한, 클럭버퍼 CB는 제9도의 (B901)~(B904)의 각 클럭버퍼 셀에 해당한다. 또, LSI의 클럭 급전계에 대해서는, 예를 들면 ISSCC Digest of Technical papers, 1987년, p. 86에 거론되고 있다.

블록사이의 클럭배선에 있어서도 상술한 블록내와 마찬가지로 각 클럭 드라이버 CD의 부하를 대략 동일하게 하는 것이 필요하다. 제11도의 실시예에서는 블록(B1101) 및 (B1105)에 대해서 각각 클럭 드라이버 CD와 블록사이 클럭배선(L1101) 또는 (L1105)를 각 1개씩 할당하고 있는 것에 대하여 클럭버퍼 CB를 다수 포함하는 블록(B1102)에는 2개의 클럭 드라이버 CD와 2개의 블록사이 클럭배선 (L1102), (L1112)를 할당하고 있다. 또, 클럭버퍼 CB가 적은 블록(B1103), (B1104)에는 1개의 클럭 드라이버 CD와 블록사이 클럭배선(L1103)을 공유하도록 하고 있다. 제12도는 제11도와 같은 클럭 급전계를 자동설계하기 위한 흐름도의 1예를 도시한 것이다. 먼저 스텝 1201에서 논리설계자가 블록 및 블록사이의 접속에 관한 데이터를 입력하지만 이때 프리차지 회로의 클럭 급전계에 대해서는 입력할 필요가 없다. 다음에 스텝 1203에서 각 블록의 클럭입력 단자수를 결정한다. 또한, 이 결정방법에 대해서는 다음에 기술한다. 이어서 스텝 1204에서는 각 블록의 단자수의 합 만큼의 수의 클럭 드라이버 CD로 되는 클럭블럭(1101)를 구성하고, 이것을 칩 중앙에 배치한다. 스텝 1205에서는 블록 사이의 클럭배선을 실행한다. 스텝 1206에서는 스텝 1205의 결과가 적당한가 아닌가를 조사하지만 스텝 1203에서는 클럭 드라이버 CD의 부하로서 추정값을 사용하고 있으므로, 실제로 자동배선을 실행한 결과가 부적당한 것으로 되는 경우가 있을 수 있다. 스텝 1206에서 클럭 드라이버의 부하가 적당하다고 판단된 경우는 스텝 207에서 클럭배선 이외의 블록사이 배선을 실행하고, 배선이 완료했는가 아닌가를 스텝 1207에서 조사하여 완료되어 있으면 LSI의 자동설계를 종료한다.

다음에 제13도는 제12도의 스텝 1203을 실행하기 위해서 클럭 드라이버의 부하를 추정하는 방법의 1예를 도시한 것이다. (B1301)~(B1305)는 블록, (1301)은 칩의 중심점, (1304)는 블록(B1304)의 중심점, Cin은 클럭버퍼 CB의 입력용량이다. 클럭블럭내의 각 클럭 드라이버 CD의 부하는 배선용량과 클럭버퍼의 입력용량의 합계이지만, 전자는 LSI의 설계가 종료하기까지 정확하게는 산출할 수 없으므로 추정값을 사용할 필요가 있다. 일반적으로 클럭블럭(1101 및 다른 블록은 모두 칩전체의 면적에 비하면 충분히 작고, 칩내의 배선은 가상적인 격자상의 채널을 사용해서 실행되므로, 배선길이는 칩의 중심점(1301)과 블록의 중심점(1304)과의 맨해턴 거리 Lx + Ly와 근사하게 된다. 따라서 블록내의 클럭버프의 수를 n, 단위길이 당의 평균 배선 용량을 Cl로 하면 각 클럭 드라이버의 부하의 추정값 C_LOAD는

C_LOAD= C1·(Lx + Ly) + n·Cin

으로 된다.

다음에 제14도는 상기 방법으로 얻어진 부하의 추정값 C_LOAD의 값을 사용해서 각 블록의 단자수를 결정하는 방법의 흐름도의 1예를 도시한 것이다. 여기서 블록상호사이의 클럭스큐에 관한 규정을 만족히키기 위한 C_LOAD의 상한값을 C_MAX'하한값을 C_MIN으로 한다. 이들을 실현하는데는 제14도에 따라 각 블록에 대해서 먼저 C_LOAD가 C_MAX이하인가 아닌가를 조사한다. 이것을 만족시키고 있지 않는 경우는 스텝 1401에서 클럭입력 단자의 수를 증가시키는 것에 의해 C_LOAD를 작게한다. 이것은 제11도의 블록(B1102)의 예에 해당한다. C_MAX에 관한 조건이 만족하면 다음에 C_LOAD가 C_MIN이상인가 아닌가를 조사한다. 이것을 만족시키지 않고 있는 경우는 스텝 1402에서 근방의 블록과 클럭 드라이버를 공용하는 것에 의해 C_LOAD를 크게 한다. 이것은 제11도의 블록(B1103) 및 (B1104)의 예에 해당한다. 또한 이때 Lx, Ly의 값으로서는, 예를 들면 양 블록중에서 큰쪽의 값을 사용하면 된다. 모든 블록에 대해서 C_MIN

C_LOAD

C_MAX가 만족되면 제2도의 스텝 1203은 종료한다. 이상 기술한 바와 같이 본 발명을 적용하는 것에 의해 블록내 및 블록사이의 클럭 급전계에 대해서 논리설계자가 명시하는 일없이 자동설계가 가능하게 된다.

다음에 제15도(a),(b)는 프리차지 회로를 포함하는 다이나믹형 셀을 여러단 직렬로 접속한 예를 도시한 도면이고, 제16도는 그 입력신호의 예를 도시한 도면이다. 도면에서 (1501)~(1506)은 프리차지 회로를 포함하는 다이나믹형 셀, Ø는 클럭신호 배선, (i1501)~(i1503)은 입력신호 배선, (

1501)은 셀(1501)의 출력신호 배선, AND는 AND 회로, (N1501), (N1504)는 NMOSFET이다. 예를 들면, 일본국 특허 공개공보 소화 62-98827호에서 거론되어 있는 바와 같이 프리차지 회로에는 셀(1501)과 같이 신호가 입력되는 NMOSFET(N1501)의 소스가 접지되어 있는 것과 셀(1504)와 같이 클럭신호 Ø가 입력되는 FET (N1504)가 삽입되어 있는 것의 2종류가 있다.

전자는 후자에 비해 보다 고속으로 동작하지만 프리차지 동작중에는 소스가 접지된 FET (N1501)을 OFF 상태로 할 필요가 있었다. 이 때문에 제16도의 예와 같이 입력신호 (I1502)가 프리차지 기간중에 고레벨로 될 수 있는 경우에는 제15도(A)와 같이 AND 회로를 삽입하고, 같은 기간중에는 (I1503)을 강제적으로 저레벨로 할 필요가 있었다. 이 결과 (I502)의 입력에 대해서는 회로의 단수증가 더 나아가서는 지연시간의 증가를 초래하였다. 이것에 대하여 제15도(B)에서는 NMOSFET (N1504)를 삽입하는 것에 의해 AND 회로를 불필요하게 하고 있다. 셀(1504)는 셀(1501)에 비해 저속이지만 AND 회로가 불필요하게 되는 것으로 직렬로 접속된 회로 열 전체에 비교하면 제15도(B)는 제15도(A)보다 지연시간을 단축할 수 있다. 그러나 이들 2종류의 회로를 적절하게 사용하는 것을 모든 패스에 대해서 논리설계자가 DA에 지시하는 것은 매우 번잡한 작업으로 되어 에러를 일으킬 가능성이 있다. 그것에 대하여 본 발명에서는 (1) 셀(1501)과 셀(1504)의 조합과 같이 같은 논리기능을 갖는 회로가 다른 2개의 유니트 셀을 함께 셀 라이브러리에 포함하고, (2) 논리설계자는 논리기능만을 입력하여 그것에 대해 어느 회로를 할당하는가는 DA로 선택하는것등 상기 문제를 해결할 수가 있다.

제17도는 유니트 셀을 선택하는 흐름도의 1예를 도시한 것이다. 먼저 대상으로 하는 유니트 셀을 모두 셀(1501)과 같은 형식의 신호를 입력하는 FET의 소스가 접지된 프리차지 회로로 한다. 다음에 스텝 1701에서 소스가 접지된 FET의 입력신호가 모두 프리차지 회로의 출력인가 아닌가를 조사한다. 이 조건을 충족시키지 않는 입력신호가 있는 경우는 스텝 1702에서 AND 회로나 OR 회로의 입력과 같이 교체하여도 논리기능이 등가인 입력에 대해서 교체에 의해 상기 조건을 충족시킬 수가 있는가 없는가를 조사한다. 이것으로서 조건을 충족시킬 수 없는 경우는 스텝 1703에서 이 유니트 셀을 교체한다. 이와 같은 순서로 유니트 셀을 선택하는 것에 따라 셀(1501)과 같은 형식의 회로를 주로 사용하여 필요한 장소에만 셀(1504)와 같은 형식의 회를 사용하는 것에 의해서 고속의 조합을 선택할 수 있다. 또한, 제18도는 상기 2종류와는 다른 형식의 프리차지 회로를 사용한 유니트 셀의 회로도로서, (i1801), (i1802)는 입력신호 단자, (

1801)은 출력신호 단자이다. 이 회로를 셀(1501)의 회로 대신에 사용할 수도 있으며, 이 경우도 마찬가지로 고속의 논리회로를 형성할 수 있다.

제19도는 본 발명을 적용한 LSI 칩의 구성의 예를 도시한 것으로서, (1900)은 LSI 칩, (1901)은 클러글럭, (B1901)~(B1907)은 블록이다. 동일 도면에서 사선으로 나타낸 블록은 프리차지 회로를 포함하는 다이나믹형 셀을 사용한 블록이고, 그 이외는 스테이틱 회로나 RAM으로 되는 블록이다. 일반적으로 LSI를 설계할 때 연산부, RAMQN, 랜덤논리부등으로 되는 각 블록을 먼저 설계, 배치하고, 다음에 이들을 배치하여 블록 사이의 신호, 클럭, 전원등의 각 배선을 실행하는 것에 의해 LSI의 설계를 종료한다. 본 발명을 적용한 LSI에서는 프리차지 회로를 포함하는 다이나믹형 셀을 사용한 블록의 설계, 배치 및 블록으로의 클럭신호 배선을 본 발명을 적용해서 실행하는 것에 의해 고속 LSI의 설계기간의 단축을 도모할 수가 있다.

이상 기술한 바와 같이 본 발명을 적용하는 것에 의해 프리차지 회로를 사용한 유니트 셀로 되는 셀 라이브러리를 단기간으로 구축, 수정가능함과 동시에 이것을 사용한 LSI의 자동설계를 가능하게 하여 고속 LSI의 설계공정수를 현저하게 삭감할 수가 있다.

이상의 실시예에서는 CMOS 및 BiCMOS 회로에 의한 프리차지 회로를 사용한 수종류의 유니트 셀을 예로서 설명하였지만 본 발명은 그 밖의 형식의 다이나믹 회로를 사용한 유니트 셀에 의한 표준 방식의 반도체 집적회로 장치에도 그대로 적용할 수 있는 것이다.

본 발명은 이상 설명한 바와 같이 구성되어 있으므로 다음에 기재된 바와 같은 효과를 나타낸다.

a. 내부에 다이나믹한 동작을 하는 노드를 포함하는 회로를 사용한 다이나믹형 셀을 포함함에도 불구하고, 이 다이나믹형 셀을 전원배선층 및 접지배선층으로 덮는 것에 의해 그 상부공간을 신호 배선영역으로 하여 신호 배선영역의 제한없이 자동배치배선이 가능하다.

b. 다이나믹형 셀의 외형, 단자위치등의 배치에 관한 규정을 다른 회로형식에 의한 셀과 통일해서 셀 라이브러리를 구축하고, 이 라이브러리는 클럭버퍼 셀을 포함하며, 또 셀열에 따라서 클럭신호 배선을 마련하는 것에 의해 프리차지 회로를 사용한 다이나믹형의 유니트 셀과 그 밖의 회로를 사용한 유니트 셀이 혼합한 블록의 자동 설계를 실행할 수 있다.

c. 상기 블록을 LSI 칩 영역내에 배치함과 동시에 칩 중앙에 클럭블럭을 배치하고, 후자의 설계 및 양자 사이의 결선을 자동화하는 것에 의해 설계 기간을 단축할 수 있다.

d. 유니트 셀을 기본 셀과 배선 셀의 합성으로 형성하는 것에 의해 셀 라이브러리의 신규작성, 추가, 수정등에 요하는 기간을 단축할 수 있다.

e. 프리차지 회로를 직렬로 접속해서 이루어지는 신호패스에 있어서 가장 적합한 회로의 조합을 자동적으로 선택하는 것에 의해 LSI의 고속화를 도모할 수가 있다.

Claims (24)

1. 4각 셀열이 전기적으로 접속된 회로소자로 이루어지는 유니트 셀(101, 102)를 포함하고, 또한 고 임피던스의 노드(9, 10, 11)을 갖는 다이나믹 회로를 구비한 유니트 셀(101)을 적어도 1개 포함하는 여러개의 셀열, 전위가 고정되고 상기 다이나믹 회로의 고 임피던스의 노드(9, 10, 11)을 덮도록 상기 셀열 상에 마련되어 있는 실드층(V_DD, GND) 및 적어도 전압의 변동에 의한 신호를 전송해서 상기 유니트 셀의 임의의 하나를 전기적으로 접속하는 제1의 신호배선(i101)을 구비하고 상기 유니트 셀의 임의의 하나를 전기적으로 접속하며, 상기 실드층상을 횡단하는 배선영역을 포함하고, 상기 노드(9, 10, 11)은 클럭펄스의 공급하에서 프리차지되고 유니트 셀의 동작시에 플로팅상태로 되고, 상기 제1의 신호배선은 상기 다이나믹 회로의 노드상에 그 플로팅 상태에 영향을 주지않고 연장하고 있는 반도체 집적회로장치.
2. 제1항에 있어서, 상기 여러종류의 유니트 셀은 소정의 배치에 따라서 회로소자가 미리 배치된 기본셀과 상기 기본셀내의 바라는 회로소자를 전기적으로 접속하여 바라는 회로를 구성하기 위한 셀내 배선층과를 조합해서 구성한 적어도 1종류의 유니트 셀을 포함하는 반도체 집적회로장치.
3. 제1항에 있어서, 상기 실드층은 상기 다이나믹 회로로 이루어지는 유니트 셀을 포함하는 셀열의 각각을 덮도록 상기 각 셀열의 배열에 따라서 각각 마련되고, 상기 각 셀열내의 유니트 셀에 전력을 공급하는 전원배선층으로 이루어지는 반도체 집적회로장치.
4. 제3항에 있어서, 상기 전원배선층은 평행하게 배설된 소정전위의 배선과 접지배선으로 이루어지는 반도체 집적회로장치.
5. 제항에 있어서, 상기 각 유니트 셀은 MOSFET와 바이폴라 트랜지스터중 적어도 어느 한쪽을 갖는 반도체 집적회로장치.
6. 제1항에 있어서, 상기 반도체 기판상에 배선을 위한 층을 적어도 4층 갖고, 최하층에서 1층째 및 2층째를 상기 유니트 셀내의 회로소자 사이를 결선하기 위한 배선층으로 하고, 3층째를 상기 실드층으로 함과 동시에, 상기 3층째 이후를 상기 유니트 셀 사이의 결선을 이루기 위한 배선층으로 하며, 4층째 이후를 상기 실드층상에 배설하는 반도체 집적회로장치.
7. 제6항에 있어서, 상기 1층째의 배선층을 사용해서 상기 각 유니트 셀내의 MOSFET의 게이트전극을 배설하는 반도체 집적회로장치.
8. 제1항에 있어서, 상기 여러종류의 유니트 셀의 1개가 스테이틱 회로로 이루어지는 반도체 집적회로장치.
9. 제1항에 있어서, 상기 셀열 사이의 배선영역에 상기 셀열과 평행하게 마련된 클럭신호 배선을 갖고, 상기 클럭신호 배선과 상기 다이나믹 회로로 이루어지는 유니트 셀의 클럭입력단자를 결선한 반도체 집적회로장치.
10. 제9항에 있어서, 상기 클럭신호배선의 폭을 다른 배선보다 넓게한 반도체 집적회로장치.
11. 제9항에 있어서, 상기 클럭신호배선을 상기 셀열 사이의 배선영역에 상기 셀열과 평행하게 마련되는 다른 배선보다 상기 셀열에 가까운 위치에 마련한 반도체 집적회로장치.
12. 제1항에 있어서, 상기 여러종류의 유니트 셀은 동일한 논리적 능력을 갖고 또한 지연시간, 회로형식, 구성소자중의 적어도 하나가 다른 여러개의 유니트 셀을 포함하는 반도체 집적회로장치.
13. 제1항에 있어서, 상기 여러종류의 유니트 셀은 내부에 바이폴라 트랜지스터를 갖는 셀과 상기 셀과 동일한 논리적 능력을 갖고 또한 내부에 바이폴라 트랜지스터를 갖지 않는 셀을 포함하는 반도체 집적회로장치.
14. 제2항에 있어서, 상기 셀내 배선층은 가상적인 격자를 갖고, 상기 바라는 회로소자 영역과 전기적으로 접속시키기 위한 접속구멍 및 상기 전원배선층과 전기적으로 접속시키기 위한 스루홀을 상기 격자의 격자점상에 마련하고, 상기 바라는 회로소자를 전기적으로 접속하는 배선을 상기 격자상에 마련한 반도체 집적회로장치.
15. 제2항에 있어서, 상기 기본 셀은 MOSFET 영역과 바이폴라 트랜지스터 영역중의 어느 한쪽 또는 양쪽을 포함하는 반도체 집적회로장치.
16. 제2항에 있어서, 상기 기본셀은 동일한 도전형이고 또한 게이트 폭이 다른 2종류 이상의 MOSFET 영역을 포함하는 반도체 집적회로장치.
17. 제1항에 있어서, 상기 다이나믹 회로로 이루어지는 유니트 셀은 소정의 배치에 따라서 회로소자가 미리 배치된 기본 셀과 상기 기본 셀내의 바라는 회로소자를 전기적으로 접속하여 바라는 회로를 구성하기 위한 셀내 배선층을 조합해서 구성된 반도체 집적회로장치.
18. 제1항에 있어서, 상기 유니트 셀은 상기 다이나믹 회로로 이루어지는 유니트 셀에 공급되는 클럭신호를 출력하는 컬럭버퍼 셀을 적어도 1종류 포함하는 반도체 집적회로장치.
19. 제1항에 있어서, 상기 다이나믹 회로로 이루어지는 유니트 셀의 클럭입력단자를 그룹으로 분할하고, 동일 그룹내의 상기 클럭입력단자 모두와 결선되고 또한 부수하는 부하용량이 동일한 클럭신호배선을 갖고, 각 그룹마다 상기 클럭신호배선에 클럭신호를 공급하는 클럭버퍼 셀을 마련한 반도체 집적회로장치.
20. 제19항에 있어서, 상기 클럭버퍼 셀을 상기 셀열 내에 마련하고, 각 그룹마다 1개씩 마련한 반도체 집적회로장치.
21. 회로소자를 전기적으로 접속해서 형성한 여러개의 유니트 셀을 포함하는 표준 셀 시스템의 반도체 집적회로장치로써 고임피던스의 노드(9, 10, 11)을 갖는 다이나믹 회로를 포함하는 여러종류의 유니트 셀(101), 상기 유니트 셀중에서 회로소자를 접속하는 배선층, 전위가 고정되고 적어도 상기 다이나믹 회로의 고 임피던스의 노드(9, 10, 11)을 덮도록 마련되어 있는 실드층(V_DD, GND) 및 상기 실드층을 횡단하여 상기 다이나믹 회로의 노드에 도달하고, 적어도 전압의 변동에 의한 신호를 전송해서 상기 유니트 셀의 임의의 하나를 전기적으로 접속하는 제1의 신호배선(i101)을 갖는 신호배선층을 포함하고, 상기 노드(9, 10, 11)은 클럭펄스의 제어하에서 프리차지되고 유니트 셀의 동작시에 플로팅상태로 되며, 상기 실드층은 상기 다이나믹 회로의 노드와 상기 제1의 신호배선 사이에 있는 반도체 집적회로장치.
22. 제21항에 있어서, 상기 실드층은 전원배선 및 접지배선을 형성하는 반도체 집적회로장치.
23. 제22항에 있어서, 상기 반도체 기판상에 배선용 층을 적어도 4층 갖고, 최하층에서 1층째 및 2층째를 상기 각 유니트 셀내의 소자간의 결선을 실행하는 배선층으로 하고, 3층째를 상기 실드층으로 하고, 3층째 이후를 상기 유니트 셀 사이의 결선을 이루는 배선층으로 하며, 4층째 이후를 상기 실드층의 상부 공간에 배치하는 반도체 집적회로장치.
24. 제23항에 있어서, 상기 1층째의 배선층을 사용해서 상기 각 유니트 셀내의 MOSFET의 게이트 전극을 배설하는 반도체 집적회로장치.

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