JP4204444B2 - 半導体集積回路の設計方法 - Google Patents
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Description
本発明の第1の実施形態では、IR−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路、およびその設計方法を説明する。図1は、本実施形態に係る半導体集積回路のレイアウト結果を示す図である。図1に示す半導体集積回路は、複数のセル(文字Cを付した矩形領域)と、セル間を接続する配線とを備えている。なお、図1および以降の図面では、ハッチングを付したセルは、クロック経路上にあるセルを表すこととし、図面の簡略化のために、セル間を接続する配線は適宜省略することとする。
(1)セル10が占める第1の矩形領域、
(2)セル10をセルの高さ方向に(n−1)番目の帯状領域まで平行移動させたときに移動後のセルが占める第2の矩形領域、
(3)セル10をセルの高さ方向に(n+1)番目の帯状領域まで平行移動させたときに移動後のセルが占める第3の矩形領域、
(4)第1および第2の矩形領域に挟まれた第4の矩形領域、および
(5)第1および第3の矩形領域に挟まれた第5の矩形領域
を合わせた領域が設定されている。このため、この半導体集積回路では、上記第2および第3の矩形領域内には、論理動作を行うセルは配置されない。このことは、図1では、セル10の真上および真下に、論理動作を行うセルが配置されていないことによって示されている。
(1)n番目の帯状領域内でセル10と同じ位置にある、高さH、幅(W+2B)の第1の矩形領域、
(2)(n−1)番目の帯状領域内でセル10とセルの幅方向の位置が等しい、高さH、幅Aの第2の矩形領域、
(3)(n+1)番目の帯状領域内でセル10とセルの幅方向の位置が等しい、高さH、幅Aの第3の矩形領域、
(4)第1および第2の矩形領域に挟まれた高さh、幅(W+2B)の第4の矩形領域、および
(5)第1および第3の矩形領域に挟まれた高さh、幅(W+2B)の第5の矩形領域
を合わせたものである。なお、電源配線12が配置されている領域にはセルを配置できないので、上記第4および第5の矩形領域をセル配置禁止領域13に含めなくてもよく、また、含める場合であってもその幅は任意でよい(例えば、幅Aとしてもよい)。
本発明の第2の実施形態では、IR−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路、およびその設計方法を説明する。図10は、本実施形態に係る半導体集積回路のレイアウト結果を示す図である。図10に示す半導体集積回路は、第1の実施形態に係る半導体集積回路(図1)に、容量セル21a、21bを追加したものである。本実施形態の構成要素のうち、容量セル21a、21b以外の構成要素は、第1の実施形態と同じであるので、同一の参照符号を付して、説明を省略する。
本発明の第3の実施形態では、IR−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路を設計する方法を説明する。図13は、本実施形態に係る半導体集積回路の設計方法を示すフローチャートである。図13に示す設計方法は、第1および第2の実施形態で述べた設計方法と同様に、典型的には、EDAシステムを用いて実行される。
本発明の第4の実施形態では、IR−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路について説明する。図15は、本実施形態に係る半導体集積回路のレイアウト結果を示す図である。図15に示す半導体集積回路は、複数のセル(文字Cを付した矩形領域)と、セル間を接続する配線とを備えている。なお、図15では、図面の簡略化のために、一部のセルのみが示されており、セル間を接続する電源配線以外の配線は省略されている。
本発明の第5の実施形態では、IR−ドロップに起因するクロックスキューの発生を抑制した半導体集積回路について説明する。図17は、本実施形態に係る半導体集積回路における電源供給方法を示す図である。図17に示す半導体集積回路は、複数のセル(図示せず)、セル間を接続する配線(図示せず)、電源端子51、所定の方向(図17では縦方向)に伸びる電源配線52、および、電源配線52と直交する方向(図17では横方向)に伸びる電源配線53を備えている。電源端子51は電源配線52に接続され、電源配線52はコンタクト54を介して電源配線53に接続され、電源配線53には図示しないセルが接続されている。電源端子51には、例えば3.0Vの電源電圧が印加される。これにより、半導体集積回路に含まれるセルには、3.0Vの電源電圧が供給される。
11、41…帯状領域
12、42〜44、52、53…電源配線
13…セル配置禁止領域
14、17、24…遅延セル群
16、18…ダミーセル
21、23…容量セル
25…複合セル
45、47…クロック専用電源配線
51、55…電源端子
54…コンタクト
56…補強用電源配線
57…パワートランジスタ
91…帯状領域
92、95…電源配線
93…半導体集積回路
94…電源端子
96…抵抗成分
97…セル
Claims (6)
- セルベース方式で半導体集積回路を設計する方法であって、
互いに平行に設けられた複数の帯状領域内に、設計対象回路に含まれるセルのうちクロック経路上にあるセルの全部または一部を、高さを揃えて配置するステップと、
配置されたセルと同じ位置に、各セルより大きいダミーセルを仮想的に配置するステップと、
前記設計対象回路に含まれるセルのうち未配置のセルを、前記帯状領域内で前記ダミーセルが配置されている領域を除く部分に、高さを揃えて配置するステップとを備えた、半導体集積回路の設計方法。 - クロック経路上にあるセルを配置するステップは、クロック経路上にある複数のセルからなるセル群の全部または一部について、各セル群に含まれるセルを同一の前記帯状領域内に密接して配置し、
前記ダミーセルを配置するステップは、前記セル群ごとに各セル群より大きいダミーセルを仮想的に配置することを特徴とする、請求項1に記載の半導体集積回路の設計方法。 - セルベース方式で半導体集積回路を設計する方法であって、
互いに平行に設けられた複数の帯状領域内に、設計対象回路に含まれるセルを、高さを揃えて配置するステップと、
前記セルのうちクロック経路上にあるセルの全部または一部について、各セルの配置位置に、各セルより大きいセル配置禁止領域を設定するステップと、
前記セル配置禁止領域内に配置されている論理動作を行うセルを、前記帯状領域内で前記セル配置禁止領域を除く部分に再配置するステップとを備えた、半導体集積回路の設計方法。 - 前記セルを配置するステップは、複数のセルからなるセル群に含まれるセルを同一の前記帯状領域内に密接して配置し、
前記セル配置禁止領域を設定するステップは、クロック経路上にある前記セル群の全部または一部について、セル群ごとに前記セル配置禁止領域を設定することを特徴とする、請求項3に記載の半導体集積回路の設計方法。 - セルベース方式で半導体集積回路を設計する方法であって、
設計対象回路に含まれるセルのうちクロック経路上にあるセルの全部または一部について、各セルと容量セルとを含む複合セルを生成するステップと、
前記複合セルに含まれるセルが、互いに平行に設けられた複数の帯状領域内にセルの高さを揃えて配置されるように、前記複合セルを配置するステップと、
前記設計対象回路に含まれるセルのうち未配置のセルを、前記帯状領域内で前記複合セルが配置されている領域を除く部分に、高さを揃えて配置するステップとを備えた、半導体集積回路の設計方法。 - 前記複合セルを生成するステップは、クロック経路上にある複数のセルからなるセル群の全部または一部について、前記容量セルを含み、各セル群に含まれるセルが同一の前記帯状領域内に密接して配置されるように構成された複合セルを生成することを特徴とする、請求項5に記載の半導体集積回路の設計方法。
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