JPH06260555A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06260555A JPH06260555A JP4161693A JP4161693A JPH06260555A JP H06260555 A JPH06260555 A JP H06260555A JP 4161693 A JP4161693 A JP 4161693A JP 4161693 A JP4161693 A JP 4161693A JP H06260555 A JPH06260555 A JP H06260555A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- wiring
- integrated circuit
- driver
- local
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】クロック・ドライバを有する半導体論理集積回
路においてクロックスキューを低減させること。 【構成】半導体論理集積回路に於いて各ローカル・クロ
ックドライバより供給されるフリップ・フロップのクロ
ック・ゲート数を均等に配置する事によりクロックスキ
ューが低減される。
路においてクロックスキューを低減させること。 【構成】半導体論理集積回路に於いて各ローカル・クロ
ックドライバより供給されるフリップ・フロップのクロ
ック・ゲート数を均等に配置する事によりクロックスキ
ューが低減される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に高速に同期して動作するクロック・ドライバを有す
る半導体論理集積回路に関する。
特に高速に同期して動作するクロック・ドライバを有す
る半導体論理集積回路に関する。
【０００２】
【従来の技術】従来のゲートアレーまたはスタンダード
セル方式ＬＳＩなどの半導体論理集積回路においてクロ
ックドライバは、ＣＩＣＣ’８９講演番号１６．４に記
載されている図３の論理ＩＣチップ７の平面模式図に示
すように、外部からクロックＣＬＫをマスタ・クロック
ドライバ１で受けて一本のクロック配線３にクロックを
通すと共に、クロック配線３の両側に配置された各セル
列６のローカル・クロックドライバ５はクロック配線３
からクロックを受け取り、出力信号をセル列内のフリッ
プ・フロップ（以下Ｆ／Ｆと略す）２の入力端に入力し
ていた。ここで、クロック・ドライバ１からＦ／Ｆ２ま
でのスキューを小さくするために、クロック配線３とし
て通常の信号線よりも太い配線を用いたり、ローカル・
クロックドライバ５の出力端を短絡させる等の工夫を行
っているが、各ローカル・クロックドライバ５毎に駆動
するＦ／ＦのＦａｎ−Ｉｎ容量が異なっていた。
セル方式ＬＳＩなどの半導体論理集積回路においてクロ
ックドライバは、ＣＩＣＣ’８９講演番号１６．４に記
載されている図３の論理ＩＣチップ７の平面模式図に示
すように、外部からクロックＣＬＫをマスタ・クロック
ドライバ１で受けて一本のクロック配線３にクロックを
通すと共に、クロック配線３の両側に配置された各セル
列６のローカル・クロックドライバ５はクロック配線３
からクロックを受け取り、出力信号をセル列内のフリッ
プ・フロップ（以下Ｆ／Ｆと略す）２の入力端に入力し
ていた。ここで、クロック・ドライバ１からＦ／Ｆ２ま
でのスキューを小さくするために、クロック配線３とし
て通常の信号線よりも太い配線を用いたり、ローカル・
クロックドライバ５の出力端を短絡させる等の工夫を行
っているが、各ローカル・クロックドライバ５毎に駆動
するＦ／ＦのＦａｎ−Ｉｎ容量が異なっていた。
【０００３】また、一方ではＣＩＣＣ’８９講演番号１
５．４に記載されているように、図４の論理ＩＣチップ
７は、マスタ・クロックドライバ１から、クロック配線
３を介して４個のローカル・バッファ群５ａ〜５ｄに接
続し、そこからＦ／Ｆ２の各入力端子に接続していた。
しかしながら各ローカル・クロックドライバ５の負荷と
なるＦ／Ｆの数はそれぞれ異なっていた。
５．４に記載されているように、図４の論理ＩＣチップ
７は、マスタ・クロックドライバ１から、クロック配線
３を介して４個のローカル・バッファ群５ａ〜５ｄに接
続し、そこからＦ／Ｆ２の各入力端子に接続していた。
しかしながら各ローカル・クロックドライバ５の負荷と
なるＦ／Ｆの数はそれぞれ異なっていた。
【０００４】
【発明が解決しようとする課題】以上のような従来の半
導体論理集積回路では、各ローカル・クロックドライバ
５が供給するＦ／Ｆ２のクロックゲート数が均等でなか
ったため、クロックスキューの最大が制限できないとい
う問題があった。
導体論理集積回路では、各ローカル・クロックドライバ
５が供給するＦ／Ｆ２のクロックゲート数が均等でなか
ったため、クロックスキューの最大が制限できないとい
う問題があった。
【０００５】
【課題を解決するための手段】本発明の半導体論理集積
回路は、各ローカル・クロックドライバ５が供給するＦ
／Ｆ２のクロックゲート数を均等に配置することを特徴
とする。
回路は、各ローカル・クロックドライバ５が供給するＦ
／Ｆ２のクロックゲート数を均等に配置することを特徴
とする。
【０００６】Ｆ／Ｆを均等に配置する方法として、チッ
プ内の総Ｆ／Ｆ数をカウントして各ローカル・クロック
ドライバが供給するＦ／Ｆの数を総Ｆ／Ｆ数を総クロッ
クドライバ数で割った値とする。割り切れなかった場合
は、ダミーのＦ／Ｆを新たに加える。
プ内の総Ｆ／Ｆ数をカウントして各ローカル・クロック
ドライバが供給するＦ／Ｆの数を総Ｆ／Ｆ数を総クロッ
クドライバ数で割った値とする。割り切れなかった場合
は、ダミーのＦ／Ｆを新たに加える。
【０００７】
【実施例】次に本発明の実施例を図面を参照して説明す
る。図１は本発明の一実施例の半導体集積回路（ＩＣ）
チップ７の平面模式図である。本実施例のＩＣチップ７
はマスタ・クロックドライバ１に接続したクロック配線
（第１のクロック配線）３が一本中央を通り、その両側
に複数のセル列６が線対称に配置されている。各セル列
６はローカル・クロックドライバ５とＦ／Ｆ２を備え、
第２のクロック配線を介してローカル・クロックドライ
バ５に接続されるＦ／Ｆ２のクロックゲート数を各セル
列に均等に配置している。Ｉ／Ｏはクロック配線とセル
列を取り囲んで配置されている。なお、図中４はデータ
配線である。
る。図１は本発明の一実施例の半導体集積回路（ＩＣ）
チップ７の平面模式図である。本実施例のＩＣチップ７
はマスタ・クロックドライバ１に接続したクロック配線
（第１のクロック配線）３が一本中央を通り、その両側
に複数のセル列６が線対称に配置されている。各セル列
６はローカル・クロックドライバ５とＦ／Ｆ２を備え、
第２のクロック配線を介してローカル・クロックドライ
バ５に接続されるＦ／Ｆ２のクロックゲート数を各セル
列に均等に配置している。Ｉ／Ｏはクロック配線とセル
列を取り囲んで配置されている。なお、図中４はデータ
配線である。
【０００８】例えばチップサイズを１０ｍｍ×１０ｍ
ｍ、Ｆ／Ｆの数を１００００個、セル列の数をクロック
配線の左右にそれぞれ１００本配置したとすると各ロー
カル・クロックドライバ５の供給するＦ／Ｆ２のクロッ
クゲート数は均等化により５０となる。Ｆ／Ｆ２のＦａ
ｎ Ｉｎ容量を０．１ｐＦ、１ｍｍ当たりの配線容量を
０．１ｐＦ、１ｍｍ当たりの配線抵抗を１００Ω、とす
ると各ローカル・クロックドライバ５より一番離れたＦ
／Ｆ２のクロックゲートまでのスキューは、配線抵抗５
００Ω、Ｆ／Ｆの総Ｆａｎ Ｉｎ容量５ｐＦ、配線容量
０．５ｐＦより２．７５ｎｓとなり、他のＦ／Ｆまでの
クロックスキューは、それ以下となるのでクロックスキ
ューの最大が制限できる。
ｍ、Ｆ／Ｆの数を１００００個、セル列の数をクロック
配線の左右にそれぞれ１００本配置したとすると各ロー
カル・クロックドライバ５の供給するＦ／Ｆ２のクロッ
クゲート数は均等化により５０となる。Ｆ／Ｆ２のＦａ
ｎ Ｉｎ容量を０．１ｐＦ、１ｍｍ当たりの配線容量を
０．１ｐＦ、１ｍｍ当たりの配線抵抗を１００Ω、とす
ると各ローカル・クロックドライバ５より一番離れたＦ
／Ｆ２のクロックゲートまでのスキューは、配線抵抗５
００Ω、Ｆ／Ｆの総Ｆａｎ Ｉｎ容量５ｐＦ、配線容量
０．５ｐＦより２．７５ｎｓとなり、他のＦ／Ｆまでの
クロックスキューは、それ以下となるのでクロックスキ
ューの最大が制限できる。
【０００９】Ｆ／Ｆの均等化によって起こる問題点とし
て同一セル内にＦ／Ｆの数が制限されるためＦ／Ｆ間の
データ配線４が長くなる可能性が出てくる。しかし、配
線が最大長２０ｍｍの場合を考えても配線遅延は２ｎｓ
となり最大クロックスキューと足しあわせても４．７５
ｎｓとなる。一方、従来のように均等化をしなかった場
合、一セルにＦ／Ｆ２の数が倍の１００個になったと仮
定すると、その時のクロックスキューは、５．２５ｎｓ
となりデータ配線長が長くなった場合よりもさらにクロ
ックスキューは大きくなる可能性がある。
て同一セル内にＦ／Ｆの数が制限されるためＦ／Ｆ間の
データ配線４が長くなる可能性が出てくる。しかし、配
線が最大長２０ｍｍの場合を考えても配線遅延は２ｎｓ
となり最大クロックスキューと足しあわせても４．７５
ｎｓとなる。一方、従来のように均等化をしなかった場
合、一セルにＦ／Ｆ２の数が倍の１００個になったと仮
定すると、その時のクロックスキューは、５．２５ｎｓ
となりデータ配線長が長くなった場合よりもさらにクロ
ックスキューは大きくなる可能性がある。
【００１０】図２は、本発明の実施例２のＩＣチップの
平面模式図である。本実施例では、実施例１と同様にク
ロック配線３が一本中央を通り、ローカル・クロックド
ライバ５より供給されるＦ／Ｆ２のクロック・ゲート数
を均等に配置されている。実施例１と異なる点は各ロー
カル・クロックドライバ５が二本のセル列６にクロック
信号を供給しているところである。このことにより各ロ
ーカル・クロックドライバ５より供給されるＦ／Ｆ２の
数を日本のセル６上で均等に配置すればよいことにな
り、Ｆ／Ｆ２の配置に自由度が増すことになる。
平面模式図である。本実施例では、実施例１と同様にク
ロック配線３が一本中央を通り、ローカル・クロックド
ライバ５より供給されるＦ／Ｆ２のクロック・ゲート数
を均等に配置されている。実施例１と異なる点は各ロー
カル・クロックドライバ５が二本のセル列６にクロック
信号を供給しているところである。このことにより各ロ
ーカル・クロックドライバ５より供給されるＦ／Ｆ２の
数を日本のセル６上で均等に配置すればよいことにな
り、Ｆ／Ｆ２の配置に自由度が増すことになる。
【００１１】
【発明の効果】以上説明したように、本発明は各ローカ
ル・クロックドライバより供給されるＦ／Ｆのクロック
ゲートの数を均等化することによりクロックスキューの
最大が制限できるとともにクロックスキューの低減が可
能となる効果を有する。
ル・クロックドライバより供給されるＦ／Ｆのクロック
ゲートの数を均等化することによりクロックスキューの
最大が制限できるとともにクロックスキューの低減が可
能となる効果を有する。
【図１】本発明の実施例１の半導体論理集積回路のチッ
プ平面模式図である。
プ平面模式図である。
【図２】本発明の実施例２の半導体論理集積回路のチッ
プ平面模式図である。
プ平面模式図である。
【図３】従来の半導体論理集積回路の回路図である。
【図４】従来の半導体論理集積回路の他の例の回路図で
ある。
ある。
１ マスタ・クロックドライバ ２ フリップ・フロップ ３ クロック配線 ４ データ配線 ５ ローカル・クロックドライバ ６ セル列 ７ 論理ＩＣチップ ＣＬＫ クロック
Claims (1)
- 【請求項１】 高さが同じで互いに幅が異なる論理セル
を横方向に複数配置した論理セル列を縦方向に多段に配
置し、該論理セル間を配線することでレイアウトブロッ
クを構成し、第１のクロック配線を該レイアウトブロッ
クの上から下へ垂直に貫通して配置し、第２のクロック
配線を該論理セル列と並行して複数配置し、且つ、全て
の該第２クロック配線を該第１のクロック配線と接続
し、該第２のクロック配線を該論理セルのクロック入力
端子に接続したスタンダードセル方式レイアウトの半導
体集積回路において、該第２のクロック配線に接続され
る論理セルの個数を、全ての該第２クロック配線におい
て同一にしたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161693A JPH06260555A (ja) | 1993-03-03 | 1993-03-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161693A JPH06260555A (ja) | 1993-03-03 | 1993-03-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260555A true JPH06260555A (ja) | 1994-09-16 |
Family
ID=12613277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4161693A Pending JPH06260555A (ja) | 1993-03-03 | 1993-03-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260555A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1309045C (zh) * | 2003-11-04 | 2007-04-04 | 松下电器产业株式会社 | 半导体集成电路及其设计方法 |
| US7612599B2 (en) | 2007-09-21 | 2009-11-03 | Hitachi, Ltd. | Semiconductor device |
-
1993
- 1993-03-03 JP JP4161693A patent/JPH06260555A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1309045C (zh) * | 2003-11-04 | 2007-04-04 | 松下电器产业株式会社 | 半导体集成电路及其设计方法 |
| US7334210B2 (en) | 2003-11-04 | 2008-02-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and method of designing the same |
| US7612599B2 (en) | 2007-09-21 | 2009-11-03 | Hitachi, Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5140184A (en) | Clock feeding circuit and clock wiring system | |
| US4812684A (en) | Multiphase clock distribution for VLSI chip | |
| US5432708A (en) | Multichip module integrated circuit device having maximum input/output capability | |
| US4933576A (en) | Gate array device having macro cells for forming master and slave cells of master-slave flip-flop circuit | |
| JP5216287B2 (ja) | 半導体装置 | |
| JP3850938B2 (ja) | 半導体メモリ装置 | |
| JPH06260555A (ja) | 半導体集積回路 | |
| JPS59177944A (ja) | 半導体集積回路装置 | |
| KR100326823B1 (ko) | 반도체 장치 | |
| JPS6387744A (ja) | 半導体集積回路 | |
| JPH0346192A (ja) | 半導体装置及び半導体メモリ装置 | |
| JPS6358942A (ja) | 半導体装置 | |
| JPH0714994A (ja) | 半導体集積回路装置及び基準信号供給方法 | |
| JP3186715B2 (ja) | 半導体集積回路装置 | |
| JPH09246503A (ja) | 半導体集積回路 | |
| KR100298626B1 (ko) | 반도체메모리장치 | |
| JPH04217345A (ja) | 半導体装置 | |
| JP2982516B2 (ja) | 半導体集積回路のレイアウト方式 | |
| JP3115743B2 (ja) | Ｌｓｉ自動レイアウト方法 | |
| JP2919249B2 (ja) | 半導体集積回路装置 | |
| JP2737620B2 (ja) | 半導体集積回路の配線方法 | |
| JP3062172B1 (ja) | 半導体集積回路装置とそのレイアウト方法 | |
| JPS6182455A (ja) | 半導体集積回路装置 | |
| JP2000294651A (ja) | クロックスキュー低減レイアウト方法 | |
| JPH0561564A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |