CN1309045C - 半导体集成电路及其设计方法 - Google Patents

Abstract

在半导体集成电路中，由于电阻元件包含于电源布线中，使得提供给时钟路径上的单元的电源电压降低，由此产生时钟偏移。为了避免该问题，设置一个集中于时钟路径上的单元(10)上的单元放置禁止区，且在该单元放置禁止区中不放置用于执行逻辑操作的单元。同样，为由多个紧密放置在一起的单元形成的每一单元组，设置一个单元放置禁止区。此外，在该单元放置禁止区中可以放置一个电容单元。

Description

半导体集成电路及其设计方法

技术领域

本发明涉及一种半导体集成电路和一种半导体集成电路设计方法。更为具体地，本发明涉及一种考虑到电源布线上的IR压降而设计的半导体集成电路，以及设计该半导体集成电路的方法。

背景技术

大多数半导体集成电路与外部提供的或基于外部提供的信号而在内部产生的时钟信号同步工作。通常，半导体集成电路包括多个触发器和用于基于时钟信号而产生欲提供给各触发器的时钟信号的电路(下文称之为时钟电路)。为了使该半导体集成电路精确工作，需要将该时钟信号精确地提供给各触发器。同样，为了减小该半导体集成电路的功耗，停止向不使其工作的电路板提供该时钟信号可以达到该效果。由此，时钟电路的结构和提供该时钟信号的方法被公认为是设计半导体集成电路中的重要问题。

广泛使用单元基(cell-based)设计方案来设计一个逻辑电路，其中将对应于逻辑元件的矩形单元放置在一个二维区域中。特别是在单元基设计方案中，为了简化单元放置的目的，经常使用具有相同高度的单元(标准单元)。图19是示出常规半导体集成电路的布局结果的说明。在图19中，每个带有标记C的矩形区域表示单个单元(标准单元)。将这些单元放置在彼此平行设置于该二维区域中的多个条形区91内，使其顶部对齐。在两个条形区91之间，提供用于向各单元供电的电源布线92。电源布线92包括施加有电源电压VDD的电源布线92a和施加有接地电压VSS的电源布线92b。该两种电源布线92a和92b交替放置在其中布置有条形区91二维区域中。

在近些年的半导体集成电路中，被称为IR压降的现象尤其是一个问题。电源布线包括一个电阻元件。因此，当经由该种电源布线给各单元供电时，各单元的电压低于从半导体集成电路外部提供的电压。图20是示出其中发生IR压降的状态的说明。图20示出当经由电源端子94向半导体集成电路93提供3.0V的电源电压时，在包含于半导体集成电路93中的各单元的电源电压的分布。由于电阻元件96包含于电源布线95中，因此，即使从电源端子94提供3.0V的电源电压，包含于半导体集成电路93中的每一单元处的电压也小于3.0V。例如，在单元97上的电源电压为约2.7V。

这种IR压降发生的原因如下。当单元被操作来使来自该单元的输出信号的值改变时，电流从电源布线流经包含于该单元中的晶体管的一个端子。由此，在到达单元时，从半导体集成电路外部提供的电压降低，该降低量等于流经的电流和电源布线的电阻元件的乘积。具体地，当在给时钟路径上的单元提供的电源电压中发生IR压降时，该时钟路径上的单元的实际操作时的延迟时间不同于没有发生IR压降时的延迟时间，由此导致时钟偏移大于设计电路时的假设。这种时钟偏移会导致电路故障。

作为放置包含于半导体集成电路中的单元的方案和用于处理IR压降的措施的各种技术都是传统公知的。其中，在下述文献中公开了与本发明相关的技术实例。日本专利特开平No.7-14927公开了一种自动放置设计方法和设备，其中在放置和路由之后执行时序分析，且如果不满足时序约束，就自动插入、替换或删除一个延迟单元。日本专利特开平No.11-251439公开了一种方法，其中，在与多个单元中的任何一个相比更接近于电源布线的位置处放置一个用于向多个单元提供时钟信号的时钟缓冲器。日本专利特开平No.2002-110802公开了一种布局设备和方法，其中在放置和路由之后，执行时序分析和压降分析，且如果存在压降，则在电压供给I/O与反压降元件之间路由一个附加电源布线，该反压降元件与逻辑元件放置在一起。

然而，在近年来采用微制造工艺的半导体集成电路中，电源布线的宽度减小，由此增加了电源布线上每单位长度的电阻值。因此，更易于发生IR压降。而且，随着电路尺寸的增加和电压的减小，更易于发生时钟偏移。因此，在近些年来的半导体集成电路中，需要比以前更高水平地抑制由于IR压降而引起的时钟偏移的发生。

发明内容

因此，本发明的目的是提供一种能够抑制由于IR压降而引起的时钟偏移发生的半导体集成电路，以及设计该种半导体集成电路的方法。

为了实现上述目的，本发明具有下述特征。

本发明的第一方面旨在一种半导体集成电路，其包括：多个单元，放置成使其在多个彼此平行设置的条形区中顶部对齐；和多个在该单元之间连接的布线，其中该单元包括时钟路径上的单元和用于执行逻辑操作的单元，且为时钟路径上的所有或部分单元中的每一个设置一个单元放置禁止区，使其以时钟路径上的该单元为中心，且将用于执行逻辑操作的单元放置在该条形区中除该单元放置禁止区之外的部分。

在这种情况下，放置成使其以条形区中的单元为中心的单元放置禁止区可以在该条形区的正上方和正下方，以不短于各单元的宽度或该单元宽度三倍的宽度与该条形区重叠。

同样，由紧密放置在单个条形区中的多个单元形成的各单元组可以包括时钟路径上的单元组，而且可以为时钟路径上的所有或部分单元组设置一个单元放置禁止区。

而且，在至少一个单元放置禁止区中放置电容单元。更为优选地，放置成使其以条形区中的单元为中心的单元放置禁止区可以在该条形区的正上方或正下方与该条形区形成重叠区，且该电容单元可以放置在该重叠区中。

本发明的第二方面旨在一种设计半导体集成电路的方法，其包括下述步骤：放置时钟路径上的所有或部分单元；在每一单元的位置处实际上放置一个大于每一单元的伪单元；以及在条形区中除其中放置伪单元的区域之外的部分中放置还没有放置的单元。

本发明的第三方面旨在一种设计集成电路的方法，包括下述步骤：放置单元；为时钟路径上的所有或部分单元，在每一单元位置处放置一个大于每一单元的单元放置禁止区；以及重新放置在该单元放置禁止区中放置的、用于执行逻辑操作的单元，将其放置在该条形区中除单元放置禁止区之外的部分中。

本发明的第四方面旨在一种设计半导体集成电路的方法，包括下述步骤：为时钟路径上的所有或部分单元的每一个，产生一个包括该单元和该电容单元的复合单元；放置所产生的复合单元；以及将还没有放置的单元放置在条形区中除其中放置复合单元的区域之外的部分中。

在第二至第四方面中，由一起紧密放置在单个条形区中的多个单元形成的单元组可以认为是一个单位。

本发明的第五方面旨在一种设计半导体集成电路的方法，包括下述步骤：放置单元；为时钟路径上的所有或部分单元的每一个，计算在每一单元处由于电源布线的电阻而出现的电源电压的压降程度；以及重新放置时钟路径上的单元，其中该单元在压降程度计算步骤中计算出的压降程度不满足一个预定参考值，使得时钟路径上的该单元附近的单元远离时钟路径上的该单元。

本发明的第六方面旨在一种半导体集成电路，其包括：多个单元；用于向时钟路径上的所有或部分单元供电的第一电源布线；和用于向多个单元中的剩余单元供电的第二电源布线，其中将第一电源布线设置成远离第二电源布线。

本发明的第七方面旨在一种半导体集成电路，其包括：多个单元；一个用于给该多个单元供电的电源布线；一个其上施加电压高于电源布线电压的附加电源布线；和一个电压转换部分，用于将该附加电源布线上的电压降低至要给多个单元提供的电源电压并将该降低的电压施加到该电源布线。在这种情况中，例如，该电压转换部分包括一个功率晶体管。

根据第一方面，没有将用于执行逻辑操作的单元放置在该时钟路径上的任意一个单元附近。因此，在其处时钟路径上的单元与电源布线连接的点与在其处用于执行逻辑操作的单元与电源布线连接的点相距一个预定距离。因而，时钟路径上的单元不易受在操作用于执行逻辑操作的单元时出现的IR压降的影响。因此，可以防止由于在操作另一单元时，时钟路径上的单元处的电源电压下降且该压降引起时钟偏移以导致电路故障而带来的不便。

利用设置的电容单元，可以稳定经由电源布线供给的电源。因此，可以更加有效地防止上述不便。

根据第二至第四方面，可以设计具有下述特征的半导体集成电路，其中在时钟路径上的任一单元附件没有放置用于执行逻辑操作的单元。同样，可以为作为一个单位的时钟路径上的单元，放置一个伪单元、设置一个单元放置禁止区、放置一个电容单元等。因此，可以简化工序。

根据第五方面，可以设计一种不需要移动时钟路径上的单元而抑制由于IR压降引起的时钟偏移发生的半导体集成电路。

根据第六方面，即使操作除该时钟路径上的单元之外的单元，这种操作也不影响用于向该时钟路径上的单元供电的电源布线。因此，可以抑制由于IR压降而引起的时钟偏移发生。

根据第七方面，可以有效地抑制在芯片中心处发生的IR压降。因此，可以抑制由于IR压降而引起的时钟偏移发生。

本发明的这些和其它目的、特征、方案和优点，结合附图从本发明的下述详细说明中更加显而易见。

附图说明

图1是示出根据本发明第一实施例的半导体集成电路的布局结果的说明；

图2A和2B是各自示出根据本发明第一实施例的半导体集成电路中的单元放置禁止区的说明；

图3A至3C是示出根据本发明第一实施例的半导体集成电路的又一布局结果的说明；

图4A和4B是各自示出包含于根据本发明第一实施例的半导体集成电路中的一个延迟单元组的说明；

图5A至5E是示出根据本发明第一实施例的半导体集成电路的另一布局结果的说明；

图6是示出设计根据本发明第一实施例的半导体集成电路的第一方法的流程图；

图7A至7C是各自示出在设计根据本发明第一实施例的半导体集成电路的第一方法中使用的伪单元的说明；

图8A至8C是各自示出在设计根据本发明第一实施例的半导体集成电路的第一方法中使用的伪单元的说明；

图9是示出设计根据本发明第一实施例的半导体集成电路的第二方法的流程图；

图10是示出根据本发明第二实施例的半导体集成电路的布局结果的说明；

图11是示出设计根据本发明第二实施例的半导体集成电路的方法的流程图；

图12A至12D是各自示出在设计根据本发明第二实施例的半导体集成电路的方法中使用的一个复合单元的说明；

图13是示出设计根据本发明的第三实施例的半导体集成电路的方法的流程图；

图14A至14C是示出执行设计根据本发明第三实施例的半导体集成电路的方法的实例的说明；

图15是示出根据本发明第四实施例的半导体集成电路的布局结果的说明；

图16A和16B是示出为了获得根据本发明第四实施例的半导体集成电路而如何重新放置单元的说明；

图17是示出在根据本发明第五实施例的半导体集成电路中提供电源电压的方法的示意性说明；

图18是示出包含于根据本发明第五实施例的半导体集成电路中的一个功率晶体管的说明；

图19是示出常规半导体集成电路的布局结果的说明；和

图20是示出在常规半导体集成电路中发生IR压降的状态的说明。

发明详述

(第一实施例)

在本发明的第一实施例中，描述一种抑制由于IR压降而引起的时钟偏移发生的半导体集成电路和一种设计该半导体集成电路的方法。图1是示出根据本发明的半导体集成电路的布局结果的说明。图1中示出的半导体集成电路包括多个单元(带有标记C的矩形区域)和在该多个单元之间连接的布线。值得注意的是，在图1和其它附图中，打阴影线的单元表示时钟路径上的单元。同样，为了简化附图，在合适的位置可以省略在该多个单元之间连接的布线。

图1中示出的单元为具有相同高度的标准单元，且将它们放置于二维区域中的多个彼此平行设置的条形区11内，使其顶部对齐。电源布线12包括施加有电源电压VDD的电源布线12a和施加有接地电压VSS的电源布线12b。这两种类型的电源布线12a和12b交替放置在其中布置有条形区11的二维区域中。其中，为了减小制造成本而减小半导体集成电路的芯片尺寸，优选将单元按照其间具有最小间隙放置。然而，根据在单元之间连接的布线的状态，在该单元之间存在一些间隙。

图1中示出的半导体集成电路具有下述特征：其中，为时钟路径上的所有或部分单元，设置一个不能放置用于执行逻辑操作的单元的区域(称之为单元放置禁止区)，使其以所述相关的单元为中心。将用于执行逻辑操作的单元放置在条形区11中除该单元放置禁止区之外的区域。

在下文中，描述一种其中为第n(n为整数，其还用于下述说明)条形区11中的时钟路径上的单元10设置一个单元放置禁止区的情况。单元10为时钟路径上的任意类型的单元。通常，要求该时钟路径上的单元比其它单元更加不容易受IR压降的影响。因此，在根据本实施例的半导体集成电路中，禁止将用于执行逻辑操作的单元放置在以单元10为中心的单元放置禁止区中。

例如，在图1中示出的半导体集成电路中，将下述区域的组合设置为单元10的一个单元放置禁止区：

(1)被单元10占用的第一矩形区；

(2)在单元10沿与单元高度平行的方向移动到第(n-1)条形区之后，被单元10占用的第二矩形区；

(3)在单元10沿与单元高度平行的方向移动到第(n+1)条形区之后，被单元10占用的第三矩形区；

(4)第一与第二矩形区之间的第四矩形区；

(5)第一与第三矩形区之间的第五矩形区。因此，在该半导体集成电路中，在第二和第三矩形区中没有放置用于执行逻辑操作的单元。图1中明显示出，在单元10的正上方或正下方没有放置用于执行逻辑操作的单元。

除图1中示出的方案之外，可以考虑各种设置单元放置禁止区的方案。例如，当单元10的高度为H、宽度为W时，而电源布线的宽度为h时，可以为单元10设置如图2A和2B中所示的单元放置禁止区13。在这种情况下，确定图2A和2B中示出的宽度A和B，使其分别具有适当的值。单元放置禁止区13为下述区域的组合：

(1)以第n条形区中的单元10为中心的具有高度为H和宽度为(W+2B)的第一矩形区；

(2)位于与第(n-1)条形区中的单元10相同的单元宽度位置处的具有高度为H和宽度为A的第二矩形区；

(3)位于与第(n+1)条形区中的单元10相同的单元宽度位置处的具有高度为H和宽度为A的第三矩形区；

(4)在第一与第二矩形区之间具有高度为h和宽度为(W+2B)的第四矩形区；

(5)在第一和第三矩形区之间具有高度为h和宽度为(W+2B)的第五矩形区。其中，没有单元放置在其中放置有任何电源布线12的区域中。因此，第四和第五矩形区可以不包含于单元放置禁止区13中，而且，即使包含它们，宽度也可以是任意的(例如，宽度可以是A)。

确定宽度A和B，使得至少有一个宽度为正数。当宽度A短于宽度(W+2B)时，单元放置禁止区13具有如图2A中所示的十字形状(区域13a)。当宽度A长于宽度(W+2B)，单元放置禁止区13具有如图2B中所示的H形状(区域13b)。当宽度A等于或长于单元10的宽度W时，单元放置禁止区13与第(n-1)和第(n+1)条形区11重叠，使其具有的宽度等于或不长于单元10的宽度。同样，当宽度B等于或长于单元10的宽度W时，单元放置禁止区13以不短于单元10的宽度三倍的宽度与第n条形区11重叠。

当宽度A为W(单元10的宽度)而宽度B为0时，获得图1中所示的布局结果。另外，例如，当宽度A为2W而宽度B为0时，获得图3A中示出的布局结果。宽度A和B都为W时，获得图3B中示出的布局结果。当宽度A为2W而宽度B为W时，获得图3C中示出的布局结果。在这些布局的任意一个中，在以单元10为中心的单元放置禁止区中没有放置用于执行逻辑操作的单元。

在半导体集成电路的时钟路径上，可以包含以预定格式彼此连接的多个单元(下文称之为单元组)。这种单元组的典型实例为通过串联连接多个延迟单元而形成的延迟单元组(参考图4A和4B，下面将会进一步详细描述)。对于单元放置，单元组作为一个单位放置在单个条形区中，且将包含于单元组中的单元一起紧密地放置在该单个条形区中。将这些包含于单元组中的单元一起紧密地放置在同一条形区中的原因，是最小化在该多个单元之间连接的布线中的延迟对单元组延迟时间的影响。

同样，当该单元组在时钟路径上时，如果采用图1和3A至3C中示出的布局结果，希望为包含于单元组中的每一个单元设置一个单元放置禁止区。然而，如上所述，这些包含于单元组中的单元紧密地放置于单个条形区中，因此不能设置一个以该每一单元为中心的单元放置禁止区。在这种情况下，其中假设在时钟路径上的这种单元组在整体上当作单个单元，并且按照如同时钟路径上的单个单元一样的方式处理。

在下文中，描述一种其中为放置在第n条形区中的时钟路径上的延迟单元组14(图4A和4B)设置一个单元放置禁止区，使其以延迟单元组14为中心的情况。如图4A中所示，延迟单元组14是一个其中由多个(图4A和4B中三个)延迟单元串联连接而成的电路。当包含于延迟单元组14中的延迟单元的数量为D，每一延迟单元的高度为H、宽度为W时，放置的延迟单元组14占用具有高度为H和宽度为DW的矩形区，如图4B中所示。

为延迟单元组14设置一个单元放置禁止区，以重新放置图2A和2B中的单元放置禁止区13中的单元10。换句话说，对于延迟单元组14，随着其宽度A和B确定合适，将图2A和2B中示出的单元放置禁止区设置为具有替换宽度W的宽度DW。

为了为延迟单元组14设置如上所述的单元放置禁止区，当宽度A为DW(整个延迟单元组14的宽度)而宽度B为0时，获得图5A中示出的布局结果。同样，当宽度A为(D+2)W而宽度B为0时，获得图5B中示出的布局结果。而且，当宽度A为(D-1)W而宽度B为0时，获得图5C中示出的布局结果。此外，当宽度A为DW而宽度B为W时，获得图5D中示出的布局结果。此外，当宽度A为(D+2)W而宽度B为W时，获得图5E中示出的布局结果。在这些布局结果的任何一个中，在以延迟单元组14为中心的单元放置禁止区中没有放置用于执行逻辑操作的单元。

接着，描述通过不在图1、3A至3C、和5A至5E中示出的时钟路径上的单元(或单元组)附近放置用于执行逻辑操作的单元而获得的效果。当操作用于执行逻辑操作的单元C以改变单元的输出信号值时，存储在单元C附近的电源布线、在单元C内部的电源连接部分(VDD部分和VSS部分)等中的电荷被移动，由此使电流从电源布线流到单元C。此时，流经电源布线的电流量在其上单元C与电源布线连接的点(下文中，为单元C的电源供给点)处有最大值。如果将用于执行逻辑操作的单元C和时钟路径上的单元C′放置成使其在电源布线上彼此相对，当操作单元C时，由于单元C的电源供给点在单元C′的电源供给点附近，单元C′容易受到IR压降的影响。这同样适用于其中用于执行逻辑操作的单元C和时钟路径上的单元C′在同一条形区中彼此相邻放置的情况。

在这种环境下，为了防止时钟路径上的单元C′受到IR压降的影响，单元C′的电源供给点远离单元C的电源供给点足够远的距离。在根据本实施例中的半导体集成电路中，在时钟路径上的单元附近没有放置用于执行逻辑操作的单元。因此，时钟路径上的单元的电源供给点与执行逻辑操作的单元的电源供给点分开一个预定距离。因此，时钟路径上的单元不容易受在操作用于执行逻辑操作的单元时发生的IR压降的影响。因此，根据本实施例的半导体集成电路，能够防止由于在操作另一单元时，时钟路径上的单元处的电源电压下降且该压降引起时钟偏移以导致电路故障而带来的不便。

在根据本实施例的半导体集成电路中，为时钟路径上的单元(和单元组)设置何种单元放置禁止区是一个问题。如果单元放置禁止区的尺寸较大，就可以提高对由于IR压降引起的时钟偏移发生的抑制效果，但是增加了芯片尺寸，相应地增加了电路制造成本。反之，如果单元放置禁止区的尺寸太小，则不能充分获得上述效果。因此，考虑到电路中的供给电压、IR压降的可能影响、在设计电路中设置的时序约束等，必须适当确定为时钟路径上的单元设置的单元放置禁止区的尺寸和形状。而且，为了将时钟路径上的单元的电源供给点与执行逻辑操作的单元的电源供给点分开，为第n条形区中的时钟路径上放置的单元设置的单元放置禁止区不需要与包括第(n-2)条形区和其之前的条形区以及包括第(n+2)条形区和其之前的条形区有重叠部分。根据这一观点，设计出图2A和2B中示出的单元放置禁止区。

同样，在根据本实施例的半导体集成电路中，可以为时钟路径上的所有单元(和单元组)设置一个单元放置禁止区。另外，也可以为时钟路径上的部分单元(和单元组)设置一个单元放置禁止区。为了从时钟路径上的所有单元中选择要对其每一个设置单元放置禁止区的单元，设置一个用于单元选择的参考。例如，从时钟路径上的所有单元中，选择其延迟时间等于或长于预定阈值的单元，并且仅对被选择的单元设置单元放置禁止区。

接着，描述根据本发明的两类设计半导体集成电路的方法。图6是示出设计根据本发明的半导体集成电路的第一种方法。一般通过利用一种电子设计自动化(EDA)系统来执行该第一设计方法，该系统是一种设计半导体集成电路的设备。

在图6中示出的方法中，首先，放置包含于要被设计的电路中的单元中的在时钟路径上的单元(步骤S101)。在确定其中放置其它单元的位置之前，根据时钟电路的平面图信息等，确定其中放置时钟路径上的单元的位置。更为详细地，在步骤S101中，在时钟路径上的所有单元中选择单元，其中为该所选单元中每一个设置一个单元放置禁止区，并将被选择的单元放置在多个条形区中，该多个条形区彼此平行设置在半导体集成电路的二维区域中，使得该被选择的单元顶部对齐。在步骤S101中，可以选择时钟路径上的所有或部分单元。

接着，在其上在步骤S101中放置每个单元的位置处实际上放置一个比每个单元大的伪单元(步骤S102)。使得要在步骤S102中放置的伪单元的形状和尺寸等同于以该单元为中心的单元放置禁止区的形状和尺寸。

例如，按照与图2A和2B相似的方式考虑一种其中为图7A中所示的具有高度为H和宽度为W的单元15设置单元放置禁止区的情况。在这一情况下，如果宽度A为W(单元15的宽度)而宽度B为0，则在步骤S102中将图7B中示出的具有高度为(3H+2h)和宽度为W的伪单元16b设置在单元15的位置处，其中h是电源布线的宽度。而且，在这种情况下，如果宽度A为2W而宽度B为0，则在步骤S102中将图7C中示出的具有H形状的伪单元16c设置在单元15的位置处。而且，按照与图2A和2B相似的方式考虑一种其中为由图8A中示出的D个具有高度为H和宽度为W的延迟单元形成的延迟单元组17设置单元放置禁止区的情况。在这种情况下，如果宽度A为DW(整个延迟单元组17的宽度)而宽度B为0，则在步骤S102中将具有图8B中示出的高度为(3H+2h)和宽度为DW的伪单元18b设置在延迟单元组17的位置处。同样，在这种情况下，如果宽度A为(D+2)W而宽度B为0，则在步骤S102中将具有图8C中示出的H形状的伪单元18c设置在延迟单元组17的位置处。这同样适用于其中为时钟路径上的单元(或单元组)设置具有除上述形状之外的形状的单元放置禁止区的情况。

接着，放置包含于要被设计的电路中的单元中的在步骤S101中没有放置的单元(步骤S103)。在步骤S103中，没有单元放置在其中已经放置伪单元的区域中。因此，在步骤S103中，放置还未被放置的单元，使其在多个条形区中除其中已经放置伪单元的区域之外的部分中顶部对齐，其中在步骤S101中，在该多个条形区中放置单元。同样地，根据图6中示出的第一设计方法，可以设计根据本实施例的半导体集成电路，该集成电路具有的特征为：在该集成电路中，在时钟路径上的单元附近没有放置用于执行逻辑操作的单元。

图9是设计根据本实施例的半导体集成电路的第二种方法。与采用第一种设计方法(图6)一样，一般通过利用电子设计自动化(EDA)系统来执行该第二种设计方法。

在图9中示出的方法中，首先，放置包含于要被设计的电路中的所有单元(步骤S201)。在步骤S201中，放置包含于要被设计的电路中的所有单元，使其在二维区域中彼此平行设置的多个条形区中顶部对齐。

接着，在其上放置各单元的位置处，为在步骤S201中放置的单元中的时钟路径上的单元设置一个大于各单元的单元放置禁止区(步骤S202)。更为具体地，在步骤S202中，从时钟路径上的所有单元中选择要为其中每一个设置单元放置禁止区的单元，并为所选择的单元设置如图2A和2B中示出的单元放置禁止区。在步骤S202中，可以选择时钟路径上的所有或部分单元。

接着，将放置于在步骤S202中设置的单元放置禁止区内的、用于执行逻辑操作的单元重新放置，使其放置在单元放置禁止区的外部(步骤S203)。更为具体地，在步骤S203中，将放置于单元放置禁止区域内的、用于执行逻辑操作的单元重新放置到其中放置这些单元的条形区中除单元放置禁止区之外的部分中。在步骤S203中，可以只重新放置单元放置禁止区中的单元，或者根据放置在单元放置禁止区中的单元的重新放置，也可以重新放置其它单元。同样地，根据图9中示出的第二种设计方法，可以设计根据本实施例的半导体集成电路，该集成电路具有的特征为：在该集成电路中，在时钟路径上的单元附近没有放置用于执行逻辑操作的单元。

第一和第二种设计方法具有下述效果。一种用于禁止将包含于要被设计的电路中的单元放置在特定区域中的常规公知方案是设置一个称为放置阻塞区的方案。该放置阻塞区对应于根据本实施例的半导体集成电路中的单元放置禁止区。然而，在常规方案中，必须为其中禁止放置单元的每一区域设置一个放置阻塞区。另一方面，在第一和第二种设计方法中，同时为时钟路径上的所有或部分单元设置单元放置禁止区。因此，根据第一和第二种设计方法，不必为时钟路径上的多个单元的每一个设置放置阻塞区，并且可以设计根据本实施例的半导体集成电路，该集成电路具有的特征为：在该集成电路中，在时钟路径上的单元附近没有放置用于执行逻辑操作的单元。

其中，可以将第一和第二种设计方法与通过使用放置阻塞区来禁止在特定区域中放置单元的方法一起使用。即，在第一和第二设计方法中，可以预先在其中禁止放置单元的区域中设置放置阻塞区，然后在放置单元时，在设置的放置阻塞区中不放置单元。

(第二实施例)

在本发明的第二实施例中，描述一种抑制由于IR压降而引起的时钟偏移发生的半导体集成电路和设计这种半导体集成电路的方法。图10是示出根据本实施例的半导体集成电路的布局结果的说明。除增加电容单元21a和21b之外，图10中示出的半导体集成电路与根据第一实施例的半导体集成电路相似。根据本实施例的元件中除电容单元21a和21b之外的元件与根据第一实施例的那些相同，由此设置为相同的参考标记，并且在这里不再描述。

在图10中，单元10为时钟路径上的任意一种类型的单元。为单元10设置如图2A和2B中示出的单元放置禁止区13，其宽度A为W且其宽度B为0。在该单元放置禁止区中不设置用于执行逻辑操作的单元。而且，在根据本实施例的半导体集成电路中，电容单元21a和21b放置在单元放置禁止区中。更为具体地，当为第n条形区11中的时钟路径上放置的单元10设置单元放置禁止区，使其以单元10为中心时，将电容单元21a放置在与第(n-1)条形区11中的单元10相同的单元宽度的位置处。同样，将电容单元21b放置在与第(n+1)条形区11中的单元10相同的单元宽度的位置处。电容单元21a连接于将电容单元21a夹在中间的电源布线12a和12b。同样，电容单元21b连接于电源布线。

根据本实施例的半导体集成电路具有特征：在该半导体集成电路中，除将单元放置禁止区设置为以时钟路径上的单元为中心之外，在该单元放置禁止区中放置电容单元21a和21b。电容单元21a和21b中的每一个的一个端子连接于各自相关的施加有电源电压VDD的电源布线12a。电容单元21a和21b中的每一个的另一个端子连接于各自相关的施加有接地电压VSS的电源布线12b。电容单元21a和21b具有稳定经由电源布线12a和12b提供的电源的功能。同样，根据本实施例的半导体集成电路，利用设置在单元放置禁止区中的电容单元，稳定经由电源布线提供的电源。因此，能够更加有效地防止由于IR压降而引起时钟偏移发生而导致的电路故障带来的不便。

在上述说明中，描述了根据本实施例的半导体集成电路的实例，其中，为时钟路径上的单元10设置如图2A和2B中示出的单元放置禁止区13，其宽度A为W(单元10的宽度)且其宽度B为0。另外，可以为时钟路径上的单元10设置具有与上述不同的形状和尺寸的单元放置禁止区。此外，可以为时钟路径上的单元组中的每一个设置一个单元放置禁止区。此外，如第一实施例那样，可以为时钟路径上的所有或部分单元(或单元组)设置一个单元放置禁止区。

接着，描述设计根据本实施例的半导体集成电路的方法。图11是示出设计根据本实施例的半导体集成电路的方法的流程图。如第一实施例中示出的设计方法一样，一般通过利用EDA系统来执行图11中示出的设计方法。

在图11中示出的方法中，首先，为包含于要被设计的电路中的时钟路径上的每一单元产生一个包括该单元和电容单元的复合单元(步骤S301)。在步骤S301中，可以为时钟路径上的所有或部分单元产生一个复合单元。

例如，考虑一种其中按照与图2A和2B中相似的方式为如图12A所示的具有高度为H和宽度为W的单元22设置单元放置禁止区的情况。在这种情况下，如果宽度A为W(单元22的宽度)而宽度B为0，则在步骤S301中产生如图12B中示出的具有高度为(3H+2h)和宽度为W的复合单元25b。复合单元25b包括单元22和电容单元23a和23b。在复合单元25b内部，将单元22和电容单元23a和23b放置成使其在相同的单元宽度位置处沿一条线对齐。同样考虑到一种其中按照与图2A和2B相同的方式为由图12C中示出的D个具有高度为H和宽度为W的延迟单元形成的延迟单元组24设置单元放置禁止区的情况。在这种情况下，如果宽度A为(D+2)W而宽度B为0，则在步骤S301中产生具有H形状的复合单元25d。复合单元25d包括延迟单元组24和电容单元23c和23d。在复合单元25d的内部，将延迟单元组24和电容单元23c和23d放置成使其在相同的单元宽度位置处沿一条线对齐。这同样适用于其中为时钟路径上的单元(或单元组)设置具有不同于上述形状的单元放置禁止区的情形。

接着，放置在步骤S301中产生的复合单元(步骤S302)。在步骤S301中，将包含于复合单元中的单元放置在彼此平行设置的多个条形区中，使其顶部对齐。由此，可以获得其中放置时钟路径上的单元和电容单元的布局结果。

接着，放置包含于要被设计的电路中的单元中的、在步骤S302中未被放置的单元(步骤S303)。在步骤S303中，没有单元放置在其中已经放置复合单元的区域中。因此，在步骤S303中，将未被放置的单元放置成使其在多个条形区中除其中已经放置复合单元的区域之外部分中顶部对齐，在步骤S302中在该多个条形区中放置复合单元。同样，根据图11中示出的设计方法，可以设计根据本实施例的半导体集成电路，该集成电路具有特征：在该集成电路中，在时钟路径上的单元附近没有放置用于执行逻辑操作的单元，而是放置电容单元。

同样，在图11中示出的设计方法中，为时钟路径上的所有或部分单元同时放置单元放置禁止区，且为时钟路径上的所有或部分单元还放置电容单元。因此，根据图11中示出的设计方法，不必为时钟路径上还放置有电容元件的多个单元中的每一个设置放置阻塞区，且可以设计根据本实施例的半导体集成电路，该集成电路具有特征：在该集成电路中，在时钟路径上的单元附近没有放置用于执行逻辑操作的单元，而是放置电容单元。

(第三实施例)

在本发明的第三实施例中，描述了一种设计抑制由于IR压降而引起的时钟偏移发生的半导体集成电路的方法。图13是示出设计根据本实施例的半导体集成电路的方法的流程图。与第一和第二实施例中描述的设计方法一样，一般通过利用EDA系统来执行图13中示出的设计方法。

在图13中示出的方法中，首先放置包含于要被设计的电路中的所有单元(步骤S401)。例如，通过执行步骤S401，获得图19中示出的布局结果。接着，为包含于要被设计的电路中的单元中的时钟路径上的各单元，计算出其IR压降量(步骤S402)。其中，该IR压降量为从半导体集成电路外部提供给单元的电源电压的下降量，该压降是由于电源布线的电阻而引起的。根据半导体集成电路的布局结果可以计算出IR压降量。其中，在步骤S402中，可以为时钟路径上的所有或部分单元计算出其IR压降量。

接着，确定各个计算出的IR压降量是否不大于预定的容许值(步骤S403)。如果在步骤S403中确定各个计算出的IR压降量等于或小于预定容许值，(步骤S403中为YES)，则工序结束。否则，(步骤S403中为NO)，工序转到步骤S404。在这种情况下，当其IR压降量超出容许值的单元为单元Cx时，重新放置最接近于单元Cx放置的单元，使其远离单元Cx放置(步骤S404)。接着，工序转到步骤S402。由此，重复执行单元重新放置、IR压降量的计算和然后确定这三个步骤，直到在步骤S403中确定各个计算出的IR压降量不大于容许值。

在步骤S404中，当单元Cx的IR压降量超出容许值时，重新放置最接近于单元Cx放置的单元，使其远离单元Cx。通常，在该单元重新放置步骤中，可以重新放置在单元Cx附近放置的单元，使其远离单元Cx。例如，在该单元重新放置步骤中，可以监测对单元Cx的IR压将量具有最大影响的单元以用于重新放置，使其远离单元Cx。

参考图14A至14C，描述了一个如何执行设计根据本实施例的半导体集成电路的方法的实例。例如，假设在要被设计的电路上获得的布局结果是执行步骤S401的结果。在图14A中，单元31、32和33为时钟路径上的任意类型的单元。接着，在步骤S402中，根据电路布局结果，为单元31、32和33中的每一个计算其IR压降量。例如，假设采用3.0V的电源电压提供给电路，单元31、32和33处的电源电压分别为2.9V、2.8V和2.5V。在这种情况下，单元31、32和33的IR压降量ΔV分别为0.1V、0.2V和0.5V(参考图14B)。

接着，在步骤S403中确定单元31、32和33的IR压降量ΔV中的每一个是否不大于预定容许值。例如，当IR压降量的容许值为0.3V时，确定单元33的IR压降量超出容许值。然后在步骤S404中，从放置于单元33附近的单元34、35和36中选择出放置在最接近于单元33的单元36。然后，重新放置单元36，使其远离单元33，如图14C中所示。在图14C中，虚线表示重新放置之前的单元36的位置，而实线表示重新放置之后的单元36的位置。

如上所述，在设计根据本实施例的半导体集成电路的方法中，当时钟路径上的单元的IR压降量超出容许值时，重新放置在时钟路径上的单元附近放置的单元，使其远离时钟路径上的单元直到其IR压降量不大于容许值。因此，根据本实施例的设计方法，可以设计出不需要移动时钟路径上的单元而来抑制由于IR压降引起的时钟偏移发生的半导体集成电路。

(第四实施例)

在第四实施例中，描述一种抑制由于IR压降而引起的时钟偏移发生的半导体集成电路。图15是示出根据本实施例的半导体集成电路的布局结果的说明。图15中示出的半导体集成电路包括多个单元(带有标记C的矩形区域)和在该多个单元之间连接的布线。值得注意的是，在图15中，为了简化附图，除用于单元之间连接的电源布线之外的布线在图中没有示出。

根据本实施例的半导体集成电路类似于根据第一实施例的半导体集成电路，其中图15中示出的单元为标准单元，将该单元放置成使其在多个条形区41中顶部对齐，而电源布线42a和42b设置在其中布置条形区41的二维区域中。电源布线42a和42b经由接点(图15中带有“x”标记的矩形)连接于沿单元高度方向延伸的电源布线43a和43b。电源布线42a和43a上施加有电源电压VDD，而电源布线42b和43b上施加有接地电压VSS。同样，从半导体集成电路外部提供的电源电压经由电源布线42a、42b、43a和43b提供给除单元40之外的每个单元。

在图15中，单元40是时钟路径上的任意类型的单元。如同第一实施例中所述，要求时钟路径上的单元比其它单元更不容易受IR压降的影响。因此，根据本实施例的半导体集成电路具有其中提供专用于给单元40提供电源的电源布线的特征。

为了实现此目的，根据本实施例的半导体集成电路包括特定时钟电源布线45a和45b。该特定时钟电源布线45a和45b为沿单元高度方向延伸的布线，且设置在单元40附近。在单元40附近的四个点(由图15中的箭头表示的点)切断将单元40夹在中间的电源布线42a和42b，使得单元40与电源布线42a和42b分开。由此，形成两端被切断的相对较短的电源布线44a和44b。单元40连接于电源布线44a和44b，且电源布线44a和44b经由接点连接于特定时钟电源布线45a和45b。按照该种方式，经由特定时钟电源布线45a和45b以及电源布线44a和44b来提供从半导体集成电路外部提供的电源电压。

简而言之，根据本实施例的半导体集成电路包括用于给时钟路径上的单元40供电的第一电源布线44a、44b、45a和45b和用于给除单元40之外的其它单元供电的第二电源布线42a、42b、43a和43b。同样，将第一电源布线设置成与第二电源布线分开，以便于给单元40供电。例如，第一和第二电源布线可以连接于各自不同的电源端子，该两种类型的电源布线在半导体集成电路内部不可以相互连接。另外，第一和第二电源布线在其中放置单元的二维区域中不可以连接，但可以在其中放置单元的该二维区域的外部连接。

在常规的半导体集成电路(图19)中，给所有单元提供来自同一电源布线的电源。因此，如果操作时钟路径上的单元之外的单元，电流流经电源布线以降低提供给该时钟路径上的单元的电源电压，由此导致时钟偏移。该种时钟偏移发生会导致电路故障。

另一方面，根据本实施例的半导体集成电路包括专门用于给时钟路径上的单元提供电源的电源布线，而且没有其它单元连接于该电源布线。因此，即使操作除时钟路径上的单元之外的单元，该操作也不影响专用的电源布线。因此，可以抑制由于IR压降而引起的时钟偏移发生。

在上述例示的说明中，提供专用于给时钟路径上的单元40提供电源的电源布线。然而，并入半导体集成电路中的时钟路径一般包括多个单元。因此，在一般半导体集成电路中，并不对路径上的所有单元而仅是对时钟路径上的部分单元设置专用电源布线。

同样，在其中在放置所有单元之后设置专用电源布线的情况下，如果已经将单元放置在其中要设置专用电源布线的位置，则例如，可以执行工程变更命令(ECO)工序(一种独立重新放置已放置的单元的工序)，以重新放置单元。例如，当在获得图16A中示出的布局结果之后，在时钟路径上的单元46附近(在图16A中，在单元46的正右方)设置特定时钟电源布线47a和47b时，单元48将会成为障碍。在这种情况下，如图16B中所示，重新放置单元48，使其不阻碍特定时钟电源布线47a和47b。在图16B中，虚线表示重新布置之前的单元48的位置，而实线表示重新布置之后的单元48的位置。

(第五实施例)

在第五实施例中，描述了一种抑制由于IR压降而引起的时钟偏移发生的半导体集成电路。图17是示出根据本实施例的电源供给方法的说明。图17中示出的半导体集成电路包括多个单元(未示出)、在单元之间连接的布线(未示出)、电源端子、沿预定方向(图17中，沿纵向方向)延伸的电源布线52、以及沿垂直于电源布线52的方向(在图17中，沿横向方向)延伸的电源布线53。电源端子51连接于电源布线52。电源布线52经由接点54连接于电源布线53。电源布线53连接于未示出的单元。电源端子51上施加有例如3.0V的电源电压。由此，包含于半导体集成电路中的单元上施加有3.0V的电源电压。

同样，除上述元件之外，图17中示出的半导体集成电路包括电源端子55、与电源布线52平行延伸的附加电源布线56和功率晶体管57。电源端子55连接于该附加电源布线56。该附加电源布线56经由功率晶体管57连接于电源布线53。电源端子55施加有比施加到电源端子51的电源电压高的电源电压，例如5.0V。

图18是示出功率晶体管57的细节的说明。如图18中所示，功率晶体管57具有源极、栅极和漏极。功率晶体管57的源极连接于附加电源布线56，栅极接地，漏极连接于电源布线53。如上所述的栅极接地的功率晶体管57作为电平转移电路使用，该电平转移电路用于将连接于源极的附加电源布线56上的5.0V的电源电压降低至要提供给单元的电压3.0V，由此将电压施加到连接于漏极的电源布线53。

在常规的半导体集成电路中，如图20中所示，在芯片的中心处发生大的IR压降。为了确保即使发生IR压降时也不会引起电路故障，采用了一种方法，其中将电路设计成具有考虑到IR压降而设置的设计余量。

同样，为了消除发生在芯片中心处的IR压降，公知一种直接将电源布线添加到芯片中心的方法(旁路(bypass)方法)。然而，添加的电源布线也包括电阻元件。因此，即使采用这种旁路方法，经由添加的电源布线提供给各单元的电源电压还会降低。因此，将其电平等于原始电源布线的电平的电源电压施加到该添加的电源布线时，其抑制在芯片中心处的IR压降发生的效果将受限。

另一方面，在根据本实施例的半导体集成电路中，将其电平高于原始电源布线的电平的电源电压施加到该添加的电源布线。通过操作功率晶体管，使施加到该添加的电源布线的电源电压下降至要提供给各单元的电源电压。因此，根据本实施例的半导体集成电路，可以有效抑制发生在芯片中心处的IR压降。因此可以抑制由于IR压降引起的时钟偏移的发生。

在上述说明中，半导体集成电路包括一个电源端子55、一个附加电源布线56和一个功率晶体管。另外，可以提供多个此种元件。

本发明提供的半导体集成电路和半导体集成电路设计方法具有防止由于IR压降引起的时钟偏移发生的效果。因此，本发明可以用于各种半导体集成电路，诸如按照单元基方案设计的半导体集成电路和部分按照单元基方案设计的半导体集成电路。

虽然已经详细描述了本发明，上述说明在各方面为示例性的，并不受限于此。应该理解，在不脱离本发明的范围下可以作出大量其它修改和改变。

Claims (12)

1、一种按照单元基方案设计的半导体集成电路，包括：

多个单元，放置成使其在彼此平行设置的多个条形区中顶部对齐；和

多个在该多个单元之间连接的布线，其中

该多个单元包括时钟路径上的单元和用于执行逻辑操作的单元，且为时钟路径上的所有或部分单元设置一个单元放置禁止区，使其以时钟路径上的该单元为中心，和

在该条形区中除该单元放置禁止区之外的部分中放置该用于执行逻辑操作的单元。

2、如权利要求1所述的半导体集成电路，其中

放置成使其以第n条形区中的单元为中心的一个单元放置禁止区以不短于每一单元宽度的宽度与第n-1条形区和第n+1条形区重叠，其中n为整数。

3、如权利要求1所述的半导体集成电路，其中

放置成使其以第n条形区中的单元为中心的一个单元放置禁止区以不短于该单元宽度三倍的宽度与第n条形区重叠。

4、如权利要求1所述的半导体集成电路，其中

其中的每一单元组由多个一起紧密地放置于单个条形区中的单元形成的单元组包括时钟路径上的单元组，且为该时钟路径上的所有或部分单元组设置一个单元放置禁止区。

5、如权利要求1所述的半导体集成电路，其中

在至少一个所述单元放置禁止区中放置一个电容单元。

6、如权利要求5所述的半导体集成电路，其中

放置成使其以第n条形区中的单元为中心的单元放置禁止区与第n-1条形区和第n+1条形区形成重叠区，且

所述电容单元放置在该重叠区中。

7、一种按照单元基方案设计半导体集成电路的方法，包括下述步骤：

在多个彼此平行设置的条形区中，放置包含于要被设计的电路中的单元中的在时钟路径上的所有或部分单元，使得该时钟路径上的单元顶部对齐；

在每一单元的位置处实际上放置一个大于该每一单元的伪单元；和

在该条形区中除其中放置该伪单元的区域之外的部分，放置包含于要被设计的电路中的单元中的还未放置的单元，使得还未放置的单元顶部对齐。

8、如权利要求7所述的半导体集成电路设计方法，其中

在所述放置时钟路径上的单元的步骤中，对于由所述时钟路径上的多个单元形成的所有或部分单元组，包含于每个单元组中的单元紧密地放置在单个条形区中，和

在所述放置伪单元的步骤中，实际上为每一单元组设置一个大于所述每一单元组的伪单元。

9、一种按照单元基方案设计半导体集成电路的方法，包括下述步骤：

在多个彼此平行设置的条形区中放置包含于要被设计的电路中的单元，使其顶部对准；

为该单元中的时钟路径上的所有或部分单元的每一个，在每一单元的位置处放置一个大于每一单元的单元放置禁止区；和

重新放置在该单元放置禁止区中放置的、用于执行逻辑操作的单元，将其放置在该条形区中除该单元放置禁止区之外的部分。

10、如权利要求9所述的半导体集成电路设计方法，其中

在所述放置单元的步骤中，将包含于由多个单元形成的单元组中的单元一起紧密地放置于单个条形区中，和

在设置所述单元放置禁止区的步骤中，为时钟路径上的所有或部分单元组中的每一个，放置所述单元放置禁止区。

11、一种按照单元基方案设计半导体集成电路的方法，包括下述步骤：

为包含于要被设计的电路中的时钟路径上的所有或部分单元中的每一个，产生一个包括该单元和电容单元的复合单元；

放置该复合单元，将该复合单元放置在彼此平行设置的多个条形区中，使其顶部对齐；和

在该条形区中除其中放置该复合单元的区域之外的部分，放置包含于要被设计的电路中的还未放置的单元，使得该还未放置的单元顶部对齐。

12、如权利要求11所述的半导体集成电路的设计方法，其中

在产生所述复合单元的步骤中，由所述时钟路径上的多个单元形成的所有或部分单元组中的每一个包括一个电容单元，且产生所述复合单元，以使包含于每一个所述单元组中的单元一起紧密地放置在单个条形区中。

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