JP2013201159A - ダミーゲートセル、セルベースic、セルベースicのレイアウトシステムおよびレイアウト方法 - Google Patents
ダミーゲートセル、セルベースic、セルベースicのレイアウトシステムおよびレイアウト方法 Download PDFInfo
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Abstract
【解決手段】CMOSインバータを構成するnMOSトランジスタ150とpMOSトランジスタ151のドレイン電極10、11を非接続とし、セルベースIC101において基本セル103で占有されていない未使用領域150に配置される。
【選択図】図3
Description
(セルベースICのレイアウトシステム)
図1および図2を参照して、実施の形態に係るセルベースICのレイアウトシステム100について説明する。
ここで、図3〜図6を参照して、ダミーゲートセル1について説明する。
アンテナ効果に対する従来の対応は、ゲート電極につながる配線パターンにより、アンテナ比を最大比以下に抑えることで、回避していた。具体的には、下記の(1)式の条件を満たすようにしていた。
アンテナ比(A.R)<最大比(M.R) (1)
ただし、アンテナ比=(対象配線の面積)/(ゲート面積)、
アンテナ比=(対象配線の周辺面積)/(ゲート面積)
最大比=diode area×α+β (α,βは、製造条件で決まるパラメータ)
また、従来における一般的な、アンテナ効果対策は、アンテナ比を抑えるためにゲート電極に直接つながる配線の長さを抑える、最大比を増やすためにアンテナダイオードのエリア(diode area)を増やすというものであった。
(b)セルC20について、W1×L1=0.157[μm2]
(c)セルC10について、diode area=0.317[μm2]
上記のようなパターンの場合に、
アンテナ比=(a)/(b)=4000.14/0.157=25478.59873
許容最大比=(c)×400+2200=0.371×400+2200=2348.4
となり、アンテナ比>許容最大比となるため、アンテナエラー配線となる。
25478.59873<(c)×400+2200
(c)>(25478.59873−2200)/400
(c)>58.196…
となり、(c)のバッファ出力相当のダイオードが184個(=58.196/0.371)のセルが必要になる。
4000.14/(b)<2348.4
(b)>1.7
となり、(b)のバッファ入力のゲート面積相当として11(=1.7/0.157)個のダミーゲートセル1が必要となる。
図9から図11を参照して、レイアウト設計中のセルベースIC101における基本セルで占有されていない未使用領域の抽出およびダミーゲートセルの挿入について説明する。
図12のフローチャートを参照して、セルベースICのレイアウトシステム100で実行されるダミーゲートセル配置処理の処理手順について説明する。
図13に示すダミーゲートセル1aは、ゲートアレイに代えてスタンダードセルとしてダミーゲートセルを構成する場合である。
上述のセルベースICのレイアウトシステム100によってレイアウト設計されたセルベースIC101について、前出の図1から図3、図6、図9から図11を参照して説明する。
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
D1…アンテナダイオード
DN…ドレイン配線
DP…ドレイン配線
GN…ゲート配線
GP…ゲート配線
SN…ソース配線
SP…ソース配線
1、1a〜1e…ダミーゲートセル
10、11…ドレイン電極
14、15…ソース電極
16…ゲート電極
40a…電源配線
40b…接地配線
50…配線
100…レイアウトシステム
101…セルベースIC
103…基本セル
130…p型半導体層
132…ソース領域
134…ドレイン領域
136…ゲート絶縁膜
138…ゲート電極
140…バックゲート電極
150…未使用領域
150…nMOSトランジスタ
151…pMOSトランジスタ
152…ソース領域
154…ドレイン領域
156…ゲート絶縁膜
158…ゲート電極
160…n型半導体層
170…バックゲート電極
200…情報処理装置
201…アンテナ比算出手段
202…エラー配線抽出手段
203…未使用領域抽出手段
204…ダミーゲートセル配置手段
205…結線手段
206…アンテナダイオード接続手段
300…入力装置
400…表示装置
500…レイアウトデータ出力部
600…フォトマスク作成装置
900…配線
Claims (9)
- CMOSインバータを構成するnMOSトランジスタと、
前記CMOSインバータを構成するpMOSトランジスタと
を備え、
前記nMOSトランジスタと前記pMOSトランジスタのドレイン電極を非接続とし、セルベースICにおいて基本セルで占有されていない未使用領域に配置されることを特徴とするダミーゲートセル。 - 半導体基板と、
前記半導体基板に形成され、複数の半導体素子と内部配線とを有し、前記半導体素子間を前記内部配線で接続して所定の機能を有するようにした複数の基本セルと、
前記半導体基板に形成され、前記基本セル間を接続する外部配線を有する配線領域と、
前記半導体素子への電源供給を行う電源配線および接地配線と、
前記半導体基板に形成されるCMOSインバータと
を備え、
前記CMOSインバータを構成するnMOSトランジスタとpMOSトランジスタのドレイン電極を非接続としたダミーゲートセルが、前記基本セルで占有されていない未使用領域に配置され、前記ダミーゲートセルのゲート電極が前記基本セル間の配線と接続されることを特徴とするセルベースIC。 - 前記ダミーゲートセルを構成する前記pMOSトランジスタのソース電極は、前記電源配線に接続され、前記nMOSトランジスタのソース電極は、前記接地配線に接続されることを特徴とする請求項2に記載のセルベースIC。
- 前記ダミーゲートセルのゲート電極には、アンテナダイオードのカソード電極が接続され、前記アンテナダイオードのアノード電極は前記接地配線に接続されることを特徴とする請求項2または請求項3のいずれかに記載のセルベースIC。
- 複数の前記ダミーゲートセルが、ゲート電極同士を接続した状態で配置されることを特徴とする請求項2から請求項4のいずれか1項に記載のセルベースIC。
- 情報処理装置を用いて、セルベースICのレイアウト設計を行うレイアウトシステムであって、
レイアウト設計中のセルベースICにおいて、配線パターンとゲート面積に基づいてアンテナ比を算出するアンテナ比算出手段と、
前記アンテナ比算出手段で算出されたアンテナ比に基づいてエラー配線を抽出するエラー配線抽出手段と、
レイアウト設計中のセルベースICにおいて、基本セルで占有されていない未使用領域を抽出する未使用領域抽出手段と、
前記エラー配線抽出手段で抽出された前記エラー配線に、CMOSインバータを構成するnMOSトランジスタとpMOSトランジスタのドレイン電極を非接続としたダミーゲートセルを挿入し、前記未使用領域抽出手段で抽出された未使用領域に配置するダミーゲートセル配置手段と、
前記ダミーゲートセル配置手段で配置された前記ダミーゲートセルを電源配線および接地配線に結線する結線手段と
を備えることを特徴とするセルベースICのレイアウトシステム。 - 前記ダミーゲートセルのゲート電極に、アンテナダイオードのカソード電極を接続し、前記アンテナダイオードのアノード電極を接地配線に接続するアンテナダイオード接続手段をさらに備えることを特徴とする請求項6に記載のセルベースICのレイアウトシステム。
- レイアウト設計中のセルベースICにおいて、配線パターンとゲート面積に基づいてアンテナ比を算出するステップと、
算出されたアンテナ比に基づいてエラー配線を抽出するステップと、
レイアウト設計中のセルベースICにおいて、基本セルで占有されていない未使用領域を抽出するステップと、
抽出された前記エラー配線に、CMOSインバータを構成するnMOSトランジスタとpMOSトランジスタのドレイン電極を非接続としたダミーゲートセルを挿入し、前記未使用領域に配置するステップと、
配置された前記ダミーゲートセルを電源配線および接地配線に結線するステップと
を有することを特徴とするセルベースICのレイアウト方法。 - 前記ダミーゲートセルのゲート電極に、アンテナダイオードのカソード電極を接続し、前記アンテナダイオードのアノード電極を接地配線に接続するステップをさらに有することを特徴とする請求項8に記載のセルベースICのレイアウト方法。
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