JP2007142096A - 半導体集積回路のレイアウト設計方法、及びレイアウト設計ツール - Google Patents
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Abstract
【解決手段】第1導電型の半導体基板上に配置される第1のセルパターン、及び第2導電型のディープウェルを有する第2のセルパターンを準備し、前記第1のセルパターンを第1の回路配置領域に配置し、前記第2のセルパターンを前記第1の回路配置領域とは異なる基板電位が与えられる第2の回路配置領域に配置することを特徴とする半導体集積回路のレイアウト設計方法である。これにより、チップ設計時におけるTATを短縮することができる。
【選択図】図2
Description
以下に、本発明の好ましい実施の形態を説明する。説明の明確化のため、以下の記載、及び図面は、適宜、省略、及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。
11 分離ウェル領域、 21 基板電位領域、 31 P型基板
22、23 間隔
41 パターン記憶部、 42 領域指定部、 43 パターン配置部
44 配線部、 45 検証部、
110、130 Pウェル、 120 Nウェル、
111、131 接地線、 121 電源線
112、132 N型拡散領域、 122、123 P型拡散領域、
140 ディープNウェル、
150 Nウェル壁、 151 電源線 152 コンタクト、
160 ウェル分離部、 170 分離領域配置用セル、
171、172 ゲート線、
180、180a、180b、180c、180d 周辺部配置用セル、
210 Pウェル、 220 Nウェル、
211 接地線、 221 電源線、
212 N型拡散領域、 222 P型拡散領域、
230 基本セル
231、232 ゲート線
Claims (10)
- 第1導電型の半導体基板上に配置される第1のセルパターン、及び第2導電型のディープウェルを有する第2のセルパターンを準備し、
前記第1のセルパターンを第1の回路配置領域に配置し、
前記第2のセルパターンを前記第1の回路配置領域とは異なる基板電位が与えられる第2の回路配置領域に配置することを特徴とする半導体集積回路のレイアウト設計方法。 - 前記設計方法は更に、
前記半導体基板表面から前記ディープウェルに達する第2導電型のウェル壁を有する第3のセルパターンを準備し、
前記第3のセルパターンを前記第2の回路配置領域近傍に配置することを特徴とする請求項1に記載の半導体集積回路のレイアウト設計方法。 - 前記第3のセルパターンは、前記半導体基板表面において、所定の間隔を有していることを特徴とする請求項2に記載の半導体集積回路のレイアウト設計方法。
- 前記所定の間隔は、設計基準に基づいて配設されることを特徴とする請求項2又は3に記載の半導体集積回路のレイアウト設計方法。
- 前記第3のセルパターンは、前記第2の回路配置領域に与える基板電位が印加されることを特徴とする請求項2乃至4のうち1項に記載の半導体集積回路のレイアウト設計方法。
- 第1導電型の半導体基板上に配置される第1のセルパターン、及び第2導電型のディープウェルを有する第2のセルパターンを記憶するパターン記憶部と、
前記第1のセルパターンを第1の回路配置領域に配置し、前記第2のセルパターンを前記第1の回路配置領域とは異なる基板電位が与えられる第2の回路配置領域に配置するパターン配置部を備えることを特徴とする半導体集積回路のレイアウト設計ツール。 - 前記パターン記憶部は更に、
前記半導体基板表面から前記ディープウェルに達する第2導電型のウェル壁を有する第3のセルパターンを記憶し、
前記パターン配置部は、前記第3のセルパターンを前記第2の回路配置領域近傍に配置することを特徴とする請求項6に記載の半導体集積回路のレイアウト設計ツール。 - 前記第3のセルパターンは、前記半導体基板表面において、所定の間隔を有していることを特徴とする請求項7に記載の半導体集積回路のレイアウト設計ツール。
- 前記所定の間隔は、設計基準に基づいて配設されることを特徴とする請求項7又は8に記載の半導体集積回路のレイアウト設計ツール。
- 前記第3のセルパターンは、前記第2の回路配置領域に与える基板電位が印加されることを特徴とする請求項7乃至9のうち1項に記載の半導体集積回路のレイアウト設計ツール。
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