CN1976031A - 布图设计方法和布图设计工具 - Google Patents

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Abstract

在具有如下阱的半导体集成电路的布图设计中减小了设计时间(TAT)，所述阱被提供有不同于衬底电位的电位。本发明的布图设计方法包括：制备在第一导电类型的半导体衬底上布置的第一单元图形，制备具有第二导电类型的深阱的第二单元图形，在第一电路区中布置第一单元图形，以及在不同于第一电路区的第二区中布置第二单元图形。这减小了芯片设计中的TAT。

Description

布图设计方法和布图设计工具
技术领域
本发明涉及一种半导体集成电路的布图设计方法和半导体集成电路的布图设计工具。
背景技术
近年来，为了实现高级数据处理，增加了包括使用MOS(金属氧化物半导体)晶体管的LSI(大规模集成电路)的半导体集成电路中的高性能、尺寸缩小和较低功耗的需求。但是，为了实现高性能和尺寸缩小，用于半导体集成电路的工艺技术变窄，以及用于半导体集成电路的驱动电压变得更低。由此，晶体管的阈值电压减小和晶体管的截止状态中的漏电流增加。因此，减小半导体集成电路的功耗是困难的。
为了解决该问题，已知一种方法，其中形成与半导体衬底电气隔离的阱区，将阱区的电位设置为不同于衬底的电位，以及可见地增加阈值电压。但是用该方法隔离阱电位带来下列问题。为了在P型半导体衬底中形成与衬底电位不同电位的P阱，需要在该P型衬底中形成N阱，以及进一步需要在N阱中形成P阱。由此，在半导体衬底中形成了在衬底中形成器件的区域和在阱中形成器件的区域(隔离阱区)，其中阱与衬底电气隔离。
在日本未审查专利申请公开号11-191593中公开了用上述方法形成隔离阱区的方法。图10示出了日本未审查专利申请公开号11-191593中公开的半导体集成电路的示意图。如图10所示，通过N型阱隔离区308a和308b，P阱302a和N阱304a与P型衬底电气隔离。提供给P型衬底的电位和提供给形成在P型衬底上的P阱302b的电位是不同的。如上文所述，P阱302a和N阱304a可以被当做隔离区。在日本未审查专利申请公开号11-191593中公开了自动地形成半导体集成电路的掩模图形数据的方法。这减小了设计时间并且还提高了设计质量。
图11是示出了根据日本未审查专利申请公开号11-191593的半导体集成电路的布图设计的流程图。首先，使用被输入到布图设计工具的晶片处理信息1、IC逻辑信息2以及单元/核心信息3，来指定布置基本单元的区域(ST1)。单元由MOS晶体管构成。此外，单元是形成半导体集成电路的基本元件。基本单元指具有与衬底电位相同电位的区域中布置的单元。
此后，在ST2中，自动地布置基本单元。然后，在ST3中，基本单元被自动地布线至另一基本单元，以便形成电路。在ST4中，阱隔离区被布置在隔离阱区中的单元周围，并且自动地产生用于电源的布线连接。最后，在ST5中，验证该布图。
但是，在使用图10中所示的流程来设计具有隔离阱区的半导体集成电路中，存在后面提及的问题。该问题是该方法与从ST1至ST3的处理隔离地进行ST4的处理。因此，需要其它的处理来形成隔离阱区和连接隔离阱区的电源。
此外，布置在衬底电位区中的基本单元和之后插入的隔离阱区之间的间隔会不满足设计标准。在此情况下，需要重新设计半导体集成电路。这增加了处理和设计时间。此外，为了之后插入隔离阱区，半导体集成电路的设计过程是复杂的。这将需要有技术的设计者，并且由于设计错误可能恶化设计质量。
而且，在对于设计不具有隔离阱区的半导体集成电路而使用图10的流程的情况中，不需要步骤ST4。由此，这产生设计时间超过所需时间。
发明内容
根据本发明的一个方面，提供一种半导体集成电路的布图方法，该方法包括：制备具有第一晶体管的第一单元图形，制备具有第二晶体管和第二晶体管下面的深阱的第二单元图形，在作为半导体衬底的衬底电位区的区域中布置第一单元图形，以及在作为成为半导体衬底的隔离阱区的区域中布置第二单元图形。
根据本发明的另一方面，提供一种半导体集成电路的布图方法，该方法包括：制备具有第一晶体管的第一单元图形，制备具有第二晶体管和第二晶体管下面的深阱的第二单元图形，在半导体衬底的第一电路区中布置第一单元图形，以及在半导体衬底的第二电路区中布置第二单元图形，其中第二电路区具有不同于第一电路区的电位的电位。
通过使用第二单元图形，在相同的处理中实现用于与衬底电位隔离的区域的布图设计。由此，用于设计芯片的TAT(周转时间)被减小。
根据本发明的另一方面，提供一种半导体集成电路的布图设计工具，包括：图形存储单元，用于存储具有第一晶体管的第一单元图形以及具有第二晶体管和第二晶体管下面的深阱的第二单元图形；以及图形布图单元，用于在作为半导体衬底的衬底电位区的区域中布置第一单元图形和在作为半导体衬底的隔离阱区的区域中布置第二单元图形。
这能够通过仅仅布置预先存储的第二单元图形来形成与衬底电位隔开的区域。由此，芯片设计变得更容易，以及设计质量也变得提高。
上述的结构减小了布图设计时间并且还提高了用于实现高性能、尺寸缩小和低功耗的半导体集成电路的布图设计质量。
附图说明
从下面结合附图的详细说明将使本发明的上述及其他目的、优点和特点更明显，其中：
图1是示出了根据本发明的实施例的半导体集成电路的简化平面图；
图2A和2B是示出了根据本发明的实施例的隔离阱区和衬底电位区的示意性平面图和剖面图；
图3A和3B是示出了根据本发明的实施例的半导体集成电路的单元图形的平面图；
图4A至4D是示出了在隔离阱区周围布置的单元图形的平面图；
图5是示出了在隔离阱区周围布置的单元图形的使用例子的平面图；
图6是示出了在隔离阱区周围布置单元中的间距限制的平面图；
图7是示出了根据本发明的实施例的布图设计工具和布图设计的流程图的视图；
图8是详述了图7的步骤ST12的流程图；
图9是示出了根据本发明的实施例的布图设计流程中的步骤ST12的状态的截面图；
图10是示出了根据常规技术的半导体集成电路的截面图；以及
图11是示出了根据常规技术的半导体集成电路的布图设计的流程图。
具体实施方式
现在将参考说明性实施例描述发明。本领域技术人员将认识到使用本发明的讲解可以完成许多选择性的实施例，并且本发明不局限于为了说明性目的而说明的实施例。
第一实施例
下面详细地说明本发明的优选实施例。为了清楚而适当地简化了附图。注意相同的元件由相同的参考数字表示，并且重复描述将被省略。
下面参考附图描述本发明的第一实施例。图1示出了根据该实施例的半导体集成电路的简化布图的平面图。如图1所示，在半导体集成电路1中形成隔离衬底电位(以下称为隔离阱区11)的多个区域11和不隔离衬底电位的区域21(以下称为衬底电位区21)。
图2A是示出了隔离阱区11和衬底电位区21的示意性平面图。图2B是沿图2A的线II-II的截面图。如图2B所示，在P型半导体衬底(以下称为P型衬底)31的隔离阱区11中连续地布置P型阱区(以下称为P阱)110和130并且不留间隔。
隔离阱区11中形成的地线111和131分别被电连接到P阱110和130。以及地电位被提供给P阱110和130。电源线121被电连接到N阱120的表面。电源电位被提供给N阱120。在隔离阱区中，以规则间隔并列P和N阱。被布置的P和N阱的数目不局限于图2A和2B所示的数目。P和N阱的数目根据半导体集成电路的功能而不同。
图2A和2B是用于理解隔离阱区11的物理关系的简化视图。如图2A所示，在P阱110和130以及N阱120的整个区域下面布置N型阱区(以下称为深N阱140)。P阱110和130以及N阱120被布置在隔离阱区11中。此外，如图2B所示，布置从P型衬底31的表面延伸到深N阱140的N型阱区(以下称为N阱壁150)。在形成P阱110和130以及N阱120的区域外面布置N阱壁150。
电源线152被电连接到N阱壁150的表面。电源电位通过接触区151提供给N阱壁150。在电源电位被施加到电源线152和接地电位被施加到P型衬底31的情况下，深N阱140和P型衬底31之间的PN结以及N阱壁150和P型衬底31之间的PN结将反向地偏置。由此，深N阱140和N阱壁150用作与P型衬底31的电气隔离区。因此，隔离阱区11中的P阱110和130与P型衬底11电气隔离。
另一方面，在P型衬底31的衬底电位区21中连贯地布置P阱210和N阱220。地线211被电连接到在衬底电位区21的表面上形成的P阱210。地电位被提供给P阱210。此外，电源线221被电连接到N阱220的表面。电源电位被提供给N阱220。在衬底电位区21上，P和N阱以规则间隔并列。布置的P和N阱的数目不局限于图2A和2B所示的数目。P和N阱的数目根据半导体集成电路的功能而不同。图2A和2B是用于理解衬底电位区21的物理关系的简化视图。
在衬底电位区21中，P型衬底31的衬底电位与P阱210电连接。由此，如果一电位被提供给P阱210，那么衬底电位区21中的P阱变为与P型衬底31相同的电位。在隔离阱区11中，P阱110和130通过深N阱140和N阱壁150与P型衬底31的衬底电位隔离。由此，不同于P型衬底31的衬底电位的电位被提供给在隔离阱区11中形成的P阱110和130。
图3A和3B是示出了根据该实施例的半导体集成电路的单元图形的平面图。图3A是衬底电位区21中布置的单元图形(以下称为基本单元230)。基本单元230例如是对应于图2B中的230的单元区。基本单元230由CMOS晶体管构成。CMOS晶体管由P阱210的N型扩散区212中形成的NMOS晶体管和N阱220的P型扩散区222中形成的PMOS晶体管形成。
基本单元230是形成半导体集成电路1的基本元件。衬底电位区21通过结合多个基本单元230而形成。
图3B是隔离阱区11中布置的单元图形(以下称为用于隔离区的单元170)。用于隔离区的单元170例如是对应于图2B中的170的单元区。用于隔离区的单元170包括在基本单元230的整个表面下面增加的深N阱140。在该深N阱140上布置CMOS晶体管，该CMOS晶体管具有在P阱110的N型扩散区112中形成的NMOS晶体管和在N阱120的P型扩散区122中形成的PMOS晶体管。
图4A至4D是示出了在隔离阱区11周围布置的单元图形(以下称为用于周边部分的单元180)的平面图。图5是示出了用于周边部分的单元180的布图例子的平面图。图5是示出了半导体集成电路1的隔离阱区11的视图。下面根据图4A至4D和5描述用于周边部分的单元。
在用于周边部分的单元180中形成深N阱140、N阱壁150、接触区151以及用于提供衬底电位的电源线152。用于周边部分的单元180是对应于图2A和2B所示的160的单元区。注意，图2A和2B的160是阱隔离区。通过邻近于隔离阱区11布置用于周边部分的单元180，P阱110和130与P型衬底31隔离。
如图5所示，在隔离阱区11周围布置用于周边部分的单元180。用于周边部分的单元180将隔离阱区11与半导体集成电路1中的衬底电位区21隔离。例如，用于周边部分的单元180将被如下布置。短单元180a和长单元180b的任何一个被布置到隔离阱区11的外周边的平直部分。此外，单元180c和单元180d(图5中未示出)的任何一个被布置在隔离阱区11的拐角部分。
接下来，下面将参考图6详细地描述用于周边部分的单元180和相邻布置的阱区之间的间隔间距。如图6所示，隔离阱区11位于衬底电位区21附近，并且在N阱壁150和布置在衬底电位区21侧面的N阱之间设置指定间距22。这是因为在N阱壁150和N阱之间的电位不同的情况下，它们可能短路。由此，确定用于周边部分的单元180的单元尺寸以满足上述指定间距。
类似地，在隔离阱区11被互相邻近布置的情况下，在隔离阱区11的深N阱140之间设置指定间距23。这是因为相邻隔离阱区可以具有不同的电位。由此，确定用于周边部分的单元180的单元尺寸以满足上述指定间距。
在该实施例中，制备用于隔离区的单元170和用于周边部分的单元180。此外，制备不同的用于周边部分的单元180。在具有隔离阱区11的半导体集成电路1的布图设计中使用这些单元。诸如自动布线设备的布图设计工具2可以用于该布图设计。
图7示出了根据该实施例的布图设计工具和布图设计流程图。布图设计工具2由图形存储单元41、区域指定单元42、图形布图单元43、布线单元44以及验证单元45构成。从输入单元(未示出)给布图设计工具2输入半导体集成电路的设计信息，并且从输出设备(未示出)输出布图数据。
由用户指定的半导体集成电路的单元图形、核心模块信息、逻辑信息13以及晶片加工信息14被预先寄存到图形存储单元41。核心模块这里表示通用的CPU(中央处理单元)、接口单元、ROM(只读存储器)/RAM(随机存取存储器)以及计算单元等。
通常，在通用的布图设计工具的图形存储单元中，寄存了不具有隔离区的基本单元230的单元信息和核心模块信息(不具有隔离区的单元信息/核心信息11)。在该实施例的布图工具2的图形存储单元41中，存储有单元/核心信息12。单元/核心信息12是不具有隔离区的、插入有深N阱140和N阱壁150的信息的单元/核心信息11。单元信息12例如是具有插入有深N阱140和N阱壁150的基本单元230的单元信息。核心信息12是插入有深N阱140的通用核心模块信息。
在该实施例中，基于以上信息设计布图。下面参考图7描述布图设计的流程。图8是详述图7的步骤ST12的流程。
首先，在ST11中，确定隔离阱区11和衬底电位区21的布图。这是通过布图设计工具2的区域指定单元42来执行的。在该处理中，按级别排列半导体集成电路的功能，并且人工地输入功能组的布图。该处理确定了如图1所示的半导体芯片的布图。
然后，在ST12中，在通过ST11确定的区域处，布置单元和核心模块。亦即，根据半导体集成电路的逻辑信息13和晶片加工信息14，自动地布置预先提供给布图设计工具的单元/核心信息11和12的图形信息。这是通过布图设计工具2的图形布图单元43来执行的。在该处理中，布置单元和核心模块，与隔离阱区11和衬底电位区21无关。下面参考图8详细地描述ST12中的流程的例子。
如图8所示，在ST12中，首先在ST121中布置基本单元230。然后，在ST122中，布置用于隔离区的单元170。在布置基本单元230的区域中形成衬底电位区21。在形成用于隔离区的单元170的区域中形成隔离阱区11。
但是，此时，因为未布置用于周边部分的单元180而形成为图9所示。在图9中，在隔离阱区11中布置的P阱110和130与P型衬底31短路，因为未布置N阱壁150。
然后，在ST123中，在隔离阱区11周围布置用于周边部分的单元180。这通过如图2B所示的阱隔离区160形成了与P型衬底31具有隔离衬底电位的区域。现在详细描述该处理。首先，识别隔离阱区11的外周边中的平直和拐角部分(ST124)。然后，相应地布置用于周边部分的单元180a、180b、180c以及180d，它们被存储到布图设计工具2的图形存储单元41(ST125)。以此方式，形成隔离阱区11。
布置基本单元230(ST121)、用于隔离区的单元170(ST122)以及用于周边部分的单元180(ST123)的顺序不局限于如上所述的顺序。
然后，在ST13中，自动地布线所布置的单元和核心模块。这是通过布图设计工具2的布线单元44来执行的。在基本单元230、用于隔离区的单元170、用于周边部分的单元180及其他核心模块的元件之间同时连接各线。多种线连接单元被寄存到布图设计工具2。各单元的形状根据将布置的位置而不同。如上所述，线连接单元可以用来自动地布线。
最后，在ST14中，布图设计工具2根据设计标准来验证半导体集成电路1的布图数据。此时获得布图数据。这是通过布图设计工具2的验证单元45来执行的。从输出单元输出获得的布图数据。
在图7所示的流程中，从布图设计工具2的输入单元人工地输入数据。然后，在ST12和ST13中，由布图设计工具2自动地设计电路。在ST14中，通过布图设计工具自动地验证该电路。
如上文所述，通过在布图设计工具2的图形存储单元41中存储用于隔离区的单元170和用于周边部分的单元180，可以与单元布图同时形成具有隔离衬底电位的区域。这表明在相同的处理中形成隔离阱区11和衬底电位区21，由此减小芯片设计中的TAT。
设计存储到布图设计工具的用于周边部分的单元180，以满足相邻阱之间的间距。由此，在布置用于周边部分的单元180之后，相邻阱之间的间距不需要验证。亦即，隔离阱区11和衬底电位区21之间的间距将是令人满意的，由此不需要重设计。因此，这减少了半导体集成电路1的设计布图和向后跟踪设计的时间。因此可以减小TAT。
而且，可以在不考虑用于隔离阱区11中布置的单元以及其他区中布置的单元的设计标准的情况下，设计布图。因此，可以容易地形成掩模图形。由此，设计可以被标准化以及可以提高设计质量，因为图形创作者不被限制。在制造之后，较少的设计错误减小了故障。
很显然本发明不局限于上述实施例，在不脱离本发明的范围和精神的条件下可以进行修改和改变。

Claims (12)

1.一种半导体集成电路的布图方法，包括：
制备具有第一晶体管的第一单元图形；
制备具有第二晶体管和第二晶体管下面的深阱的第二单元图形；
在作为半导体衬底的衬底电位区的区域中布置第一单元图形；以及
在作为半导体衬底的隔离阱区的区域中布置第二单元图形。
2.根据权利要求1的半导体集成电路的布图方法，还包括：
制备具有阱壁的第三单元图形，该阱壁从半导体衬底的表面到达深阱。
3.根据权利要求2的半导体集成电路的布图方法，还包括：
在作为隔离阱区的区域周围布置第三单元图形。
4.根据权利要求3的半导体集成电路的布图方法，还包括：
根据第三单元图形的布图，在隔离阱区和衬底电位区之间或在隔离阱区和其他隔离阱区之间提供指定间距。
5.根据权利要求4的半导体集成电路的布图方法，其中根据设计标准来确定指定间距。
6.一种用于半导体集成电路的布图设计工具，包括：
半导体集成电路的布图设计工具，其包括存储具有第一晶体管的第一单元图形和具有第二晶体管与第二晶体管下面的深阱的第二单元图形的图形存储单元，以及
图形布图单元，用于在作为半导体衬底的衬底电位区的区域中布置第一单元图形并且在作为半导体衬底的隔离阱区的区域中布置第二单元图形。
7.根据权利要求6的用于半导体集成电路的布图设计工具，
其中图形存储单元存储具有从半导体衬底的表面到达深阱的阱壁的第三单元图形；以及
图形布图单元在作为半导体衬底的隔离阱区的区域中布置第三单元图形。
8.根据权利要求7的用于半导体集成电路的布图设计工具，其中图形布图单元在作为隔离阱区的区域周围布置第三单元图形。
9.根据权利要求8的用于半导体集成电路的布图设计工具，还包括：
根据第三单元图形的布图，在隔离阱区和衬底电位区之间或在隔离阱区和其他隔离阱区之间提供指定间距。
10.根据权利要求9的用于半导体集成电路的布图设计工具，
其中根据设计标准来确定指定间距。
11.根据权利要求7的布图设计工具，其中衬底电位被提供给用于隔离阱区中的晶体管的阱壁。
12.一种半导体集成电路的布图方法，包括：
制备具有第一晶体管的第一单元图形，
制备具有第二晶体管和第二晶体管下面的深阱的第二单元图形，
在半导体衬底的第一电路区中布置第一单元图形，以及
在半导体衬底的第二电路区中布置第二单元图形，
其中第二电路区具有不同于第一电路区的电位的电位。
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