CN113571509A - 具有改进的集成度和可靠性的具有标准单元的半导体装置 - Google Patents

具有改进的集成度和可靠性的具有标准单元的半导体装置 Download PDF

Info

Publication number
CN113571509A
CN113571509A CN202110441277.8A CN202110441277A CN113571509A CN 113571509 A CN113571509 A CN 113571509A CN 202110441277 A CN202110441277 A CN 202110441277A CN 113571509 A CN113571509 A CN 113571509A
Authority
CN
China
Prior art keywords
line
power transmission
transmission line
semiconductor device
standard cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110441277.8A
Other languages
English (en)
Inventor
金珍泰
李在夏
许东渊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN113571509A publication Critical patent/CN113571509A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/396—Clock trees
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Theoretical Computer Science (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Evolutionary Computation (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体装置，其包括在衬底上的第一标准单元和第二标准单元，第一标准单元和第二标准单元具有各自的半导体元件和电连接到半导体元件的第一互连线。提供布线结构，布线结构设置在第一标准单元和第二标准单元上。布线结构包括电连接到第一互连线的第二互连线。第一互连线包括被构造为向半导体元件供电的第一电力传输线和电耦接到半导体元件的第一信号传输线。第二互连线包括：(i)第二电力传输线，其电连接到第一电力传输线并且延伸第一长度，(ii)第二信号传输线，其电连接到第一信号传输线，以及(iii)钉线，其电连接到第一电力传输线，在第一标准单元和第二标准单元之间的边界上延伸，并且延伸小于第一长度的第二长度。

Description

具有改进的集成度和可靠性的具有标准单元的半导体装置
相关申请的交叉引用
本申请要求于2020年4月29日提交的韩国专利申请No.10-2020-0052277的优先权，其全部内容通过引用合并于此。
技术领域
示例实施例涉及在大规模集成电路中使用的半导体装置。
背景技术
随着对半导体装置的高性能、高速度和/或多功能性的需求的增加，半导体装置的集成度也在增加。根据半导体装置的更高集成度的趋势，已经积极地进行了研究以改进布局设计，特别是关于互连件的更有效的布线，该互连件在集成电路衬底上将半导体装置彼此电连接。
发明内容
示例实施例提供了具有改进的集成度和可靠性的高度集成的半导体装置。
根据示例实施例，一种半导体装置包括沿平行于衬底的上表面的第一方向和垂直于第一方向的第二方向设置的标准单元。标准单元分别包括有源区、与有源区交叉的栅极结构、与有源区相邻设置的源极/漏极区(在栅极结构的两侧上)、以及电连接到有源区和栅极结构的第一互连线。第一互连线包括第一电力传输线和第一信号传输线。提供布线结构，其设置在标准单元的上部。布线结构包括电连接到第一互连线的第二互连线，以及设置在第二互连线上以电连接到第二互连线的第三互连线。
根据一些实施例，标准单元包括在第二方向上彼此相邻的第一标准单元和第二标准单元。另外，第二互连线包括：(i)至少一条或多条第二电力传输线，其电连接到第一电力传输线并且沿着在第二方向上布置的全部标准单元沿一条线布置，(ii)第二信号传输线，其电连接到第一信号传输线并且设置在标准单元的一部分上，以及(iii)第一钉线，其电连接到第一电力传输线，设置在第一标准单元和第二标准单元之间的边界上，以在第二方向上与第一标准单元重叠第一长度，并且在第二方向上与第二标准单元重叠不同于第一长度的第二长度。
根据另外的实施例，一种半导体装置包括第一标准单元和第二标准单元，第一标准单元和第二标准单元设置在衬底上并且分别包括半导体元件和电连接到半导体元件的第一互连线。布线结构设置在第一标准单元和第二标准单元上，并且包括电连接到第一互连线的第二互连线。第一互连线包括向半导体元件供电的第一电力传输线和向半导体元件施加信号的第一信号传输线。并且，第二互连线包括：电连接到第一电力传输线并延伸第一长度的第二电力传输线，电连接到第一信号传输线的第二信号传输线，以及电连接到第一电力传输线、设置在第一标准单元和第二标准单元之间的边界上、并延伸小于第一长度的第二长度的钉线。
根据另外的实施例，一种半导体装置包括设置在衬底上的标准单元。这些标准单元分别包括有源区、与有源区交叉的栅极结构、在栅极结构的两侧与有源区相邻设置的源极/漏极区、以及包括电连接到有源区的第一电力传输线的第一互连线。提供布线结构，其设置在标准单元的上部。布线结构包括：第二互连线，其包括电连接到第一电力传输线的钉线；以及第三互连线，其包括设置在第二互连线上以电连接到钉线的第三电力传输线。第一电力传输线沿着标准单元的边界在第一方向上延伸，而钉线被设置为穿过标准单元的边界之中的位于标准单元之间的边界，与第一电力传输线和第三电力传输线重叠，并且在与第一方向垂直的第二方向上延伸。第三电力传输线与第一电力传输线重叠以在第一方向上延伸。
附图说明
根据下面结合附图的详细描述，本发明构思的上述和其它方面、特征和优点将被更清楚地理解，在附图中：
图1A和图1B是示出根据示例实施例的设计和制造半导体装置的方法的流程图；
图2是根据示例实施例的半导体装置的示意性平面图；
图3是根据示例实施例的半导体装置的布局图；
图4A和图4B是示出根据示例实施例的半导体装置的布局的图；
图5和图6是根据示例实施例的半导体装置的布局图；
图7是根据示例实施例的半导体装置的布局图；
图8A和图8B分别是根据示例实施例的由半导体装置中包括的标准单元提供的单位电路的电路图；
图9A至图9C是根据示例实施例的半导体装置的布局图；
图10A至图10D是示出根据示例实施例的半导体装置的截面图；以及
图11是示出根据示例实施例的半导体装置的截面图。
具体实施方式
在下文中，将参考附图描述示例实施例。
图1A和图1B是示出根据示例实施例的设计和制造半导体装置的方法的流程图。参照图1A，设计和制造半导体装置的方法可以包括设计半导体装置的设计操作S10和制造半导体装置的工艺操作S20。设计半导体装置的设计操作S10是设计电路布局的操作，并且可以使用用于设计电路的工具来执行。该工具可以是包括由处理器执行的多个命令的程序。因此，设计半导体装置的设计操作S10可以是用于设计电路的计算机实施的操作。制造半导体装置的工艺操作S20是基于所设计的布局制造半导体装置的操作，并且可以在半导体工艺模块中执行。
设计半导体装置的设计操作S10包括平面布置(floorplan)操作S110、电源布置(powerplan)操作S120、放置(placement)操作S130、时钟树综合(CTS)操作S140、布线操作S150、钉线(staple line)插入操作S155和假设分析操作S160。
平面布置操作S110可以是通过切割和移动逻辑设计的原理电路来进行物理设计的操作。在平面布置操作S110中，可以设置存储器或功能块。在该操作中，例如，可以识别要相邻设置的功能块，并且可以考虑可用空间和所需性能来分配用于功能块的空间。例如，平面布置操作S110可以包括创建位置行(site-row)的操作和在所创建的位置行上形成金属布线轨迹的操作。位置行是其中将要根据规定的设计规则来设置存储在单元库中的标准单元的框架。金属布线轨迹是稍后在其上形成互连件的虚拟线。
电源布置操作S120可以是设置将本地电源(例如，地或驱动电压)连接到功能块的互连件的图案的操作。例如，可以以网的形式生成连接电源或地的互连件的图案，使得可以将电源均匀地供应到整个芯片。图案可以包括电源轨，并且在该操作中，可以通过各种规则以网形式生成图案。
放置操作S130是放置构成功能块的元件的图案的操作，并且可以包括放置标准单元。详细地，在示例实施例中，每个标准单元可以包括半导体元件和连接到半导体元件的第一互连线。第一互连线可以包括连接电源或地的电力传输线，以及传输控制信号、输入信号或输出信号的信号传输线。可以在该操作中设置的标准单元之间产生空白区域，并且可以用填充物单元填充该空白区域。以与包括可操作的半导体装置、用半导体元件实施的单位电路等的标准单元不同的方式，填充物单元可以是虚设区。通过该操作，可以限定用于实际构造将要形成在半导体衬底上的晶体管和互连件的图案的形状或尺寸。例如，为了在半导体衬底上实际形成反相器电路，可以适当地设置将要在其上设置诸如PMOS、NMOS、N阱、栅电极和互连件的布局图案。
CTS操作S140可以是生成与确定半导体装置的性能的响应时间相关的中央时钟的信号线的图案的操作。
布线操作S150可以是生成包括连接所设置的标准单元的第二互连线的布线结构或上互连结构的操作。详细地，在这个阶段可以实现配电网络(PDN)。第二互连线电连接到标准单元中的第一互连线，并且可以将标准单元彼此电连接，或者可以连接到电源或地。第二互连线可以被构造为物理地形成在第一互连线的上部上。
钉线插入操作S155可以是例如在布线操作S150中生成的布线结构中的第二互连线之间插入钉线的操作。例如，钉线可以是连接第一互连线和第三互连线的元件，第一互连线是设置在钉线下方的电源轨，第三互连线是设置在钉线上的电源轨。钉线可以用其它术语来称呼，例如钉孔(staple via)等。例如，在电源轨中，第一互连线可以通过具有相对短长度的钉线连接到第三互连线。通过插入这些钉线，可以有利地减小电源轨中的欧姆降，诸如IR降或电阻电压降。钉线的设计和插入应该不与用于信号传输等的其它第二互连线重叠。因此，可以应用在避免与在布线操作S150中生成的第二互连线冲突的同时最大程度地插入钉线的设计方法。
假设分析操作S160可以是验证和校正所生成的布局的操作。验证项的示例可以包括：用于根据设计规则检查和验证布局是否正确的设计规则检查(DRC)、用于检查和验证布局被正确地执行而没有电断开的电子规则检查(ERC)、用于检查和验证布局与门级网表匹配的布局与原理图(LVS)，等等。
制造半导体装置的工艺操作S20可包括掩模产生操作S170和半导体装置制造操作S180。
掩模产生操作S170可以包括：通过对在设计半导体装置的设计操作S10中生成的布局数据执行光学邻近校正(OPC)等来生成用于在多个层上形成各种图案的掩模数据的操作，以及使用掩模数据制造掩模的操作。OPC可以用于校正在光刻工艺中可能发生的失真现象。可以通过使用施加在玻璃或石英衬底上的铬薄膜描绘布局图案来制造掩模。
在半导体装置制造操作S180中，可以重复地执行各种类型的曝光和蚀刻工艺。通过这些工艺，可以在硅衬底上顺序地形成在布局设计中形成的图案。详细地，使用多个掩模在诸如晶片的半导体衬底上执行各种半导体工艺，以形成其中实现集成电路的半导体装置。半导体工艺可以包括沉积工艺、蚀刻工艺、离子注入工艺、清洁工艺等。此外，半导体工艺可以包括将半导体装置安装在PCB上并用密封材料进行包封的封装工艺，或者可以包括用于半导体装置或其封装件的测试工艺。
参照图1B，设计和制造半导体装置的方法还可以包括在电源布置操作S120之后执行的前钉线插入操作S125。因此，与图1A不同，在布线操作S150之后的钉线插入操作S155被称为后钉线插入操作S155。
前钉线插入操作S125可以是在电源布置操作S120中生成连接电源或地的互连件的图案之后首先插入钉线的一部分的操作。在该操作中，考虑到欧姆降，可以首先生成一些钉线。
接下来，在后钉线插入操作S155中，如上参照图1A所述，可以在布线操作S150之后额外地插入钉线。因此，在后钉线插入操作S155中插入的钉线可以与在前钉线插入操作S125中插入的钉线一起形成整个钉线。
图2是根据示例实施例的半导体装置的示意性平面图。参照图2，半导体装置可以包括标准单元区域SC和填充物单元区域FC。第一标准单元SC1至第七标准单元SC7可设置在标准单元区域SC中，从而实现电路。第一填充物单元FC1至第七填充物单元FC7可设置在填充物单元区域FC中，从而形成虚设区域。图2中示出的第一标准单元SC1至第七标准单元SC7以及第一填充物单元FC1至第七填充物单元FC7的形状和数量作为示例提供，并且可根据示例实施例进行各种改变。半导体装置可包括第一电力传输线M1(VDD)和M1(VSS)，以及栅极线GL。
第一电力传输线M1(VDD)和M1(VSS)可以是电源轨，并且可以在第一方向上(例如，在X方向上)延伸。第一电力传输线M1(VDD)和M1(VSS)可包括供应第一电压的第一高电力传输线M1(VDD)和供应低于第一电压的第二电压的第一低电力传输线M1(VSS)。第一高电力传输线M1(VDD)和第一低电力传输线M1(VSS)可以交替布置，同时在与第一方向交叉的第二方向上(例如，在Y方向上)彼此间隔开。例如，第一电力传输线M1(VDD)和M1(VSS)可沿着标准单元区域SC和填充物单元区域FC的边界延伸，但是根据示例实施例，第一电力传输线M1(VDD)和M1(VSS)中的至少一个可设置为穿过标准单元区域SC和填充物单元区域FC中的至少一个。
栅极线GL可以在第二方向上延伸，并且可以设置为在第一方向上彼此间隔开。栅极线GL可以包括：提供半导体装置的栅电极，以及实际上不执行电功能但提供用于布局的有利功能的伪栅电极。例如，设置在标准单元区域SC和填充物单元区域FC之间的边界处的栅极线GL的至少一部分可以包括伪栅电极。
图3是根据示例实施例的半导体装置的布局图。图3示出了电连接到图2的半导体装置的标准单元和填充物单元的第二互连线M2。图4A和图4B是示出根据示例实施例的半导体装置的布局的图。在图4A中，放大并示出了图3的区域“A”、区域“B”和区域“C”。
参照图3，半导体装置100可以包括第一互连线M1、第二互连线M2、以及竖直地连接第一互连线M1和第二互连线M2的第一穿通件V1。图3示出了第一互连线M1中的第一电力传输线M1(VDD)和M1(VSS)，以及第二互连线M2中的第二电力传输线M2(VDD)和M2(VSS)、第二信号传输线M2(S)、第一钉线M2(ST1)、和第二钉线M2(ST2a)和M2(ST2b)。
第一互连线M1的第一电力传输线M1(VDD)和M1(VSS)可以在第一方向(例如，X方向)上延伸，如上参照图2所述。第二互连线M2可以在与第一互连线M1交叉或垂直的第二方向上(例如，在Y方向上)延伸。第二互连线M2可以被包括在标准单元和填充物单元上方的布线结构中，并且根据示例实施例，第二互连线M2的一部分也可以被包括在标准单元中。例如，连接一个标准单元内的第一互连线M1的第二互连线M2可以被包括在标准单元中。
第二电力传输线M2(VDD)和M2(VSS)可包括第二高电力传输线M2(VDD)和第二低电力传输线M2(VSS)。第二高电力传输线M2(VDD)和第二低电力传输线M2(VSS)可以在X方向上彼此间隔开地交替布置。第二高电力传输线M2(VDD)可通过第一穿通件V1连接至第一高电力传输线M1(VDD)，并且第二低电力传输线M2(VSS)可通过第一穿通件V1连接至第一低电力传输线M1(VSS)。
第二电力传输线M2(VDD)和M2(VSS)可包括至少一条或多条线，其沿着在Y方向上布置的全部标准单元布置在一条线上。例如，如图3所示，第二电力传输线M2(VDD)和M2(VSS)中的每一者可以包括比在Y方向上布置的标准单元延伸得更远的线。例如，第二电力传输线M2(VDD)和M2(VSS)可以设置在沿Y方向设置的全部标准单元上。因此，第二电力传输线M2(VDD)和M2(VSS)的长度可以大于第二信号传输线M2(S)以及第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)的长度。另一方面，根据示例实施例，第二电力传输线M2(VDD)和M2(VSS)中的每一者可以包括在Y方向上沿一条线布置的多条线，这将在下面参照图7更详细地描述。
第二信号传输线M2(S)可设置在多个标准单元的上部上以电连接相邻的标准单元。第二信号传输线M2(S)可通过第一穿通件V1连接至第一互连线M1的第一信号传输线。第二信号传输线M2(S)可传输控制信号、输入信号或输出信号。在示例实施例中，第二信号传输线M2(S)中的一些(例如，连接一个标准单元内的第一互连线M1的第二信号传输线M2(S))可以被包括在标准单元中。第二信号传输线M2(S)的长度可短于第二电力传输线M2(VDD)和M2(VSS)的长度，并且第二信号传输线M2(S)的至少一部分可具有大于第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)的长度的长度。
第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可在X方向和Y方向上与第二电力传输线M2(VDD)和M2(VSS)以及第二信号传输线M2(S)间隔开，并且可设置在第二电力传输线M2(VDD)和M2(VSS)与第二信号传输线M2(S)之间。第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可以在Y方向上设置在标准单元的边界上。详细地，第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可设置为在边界的上部上穿过边界。因此，第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可在平面图中与边界重叠。
第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可以通过第一穿通件V1连接到第一电力传输线M1(VDD)和M1(VSS)。第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可以在与第一电力传输线M1(VDD)和M1(VSS)重叠的区域中通过第一穿通件V1连接到第一电力传输线M1(VDD)和M1(VSS)。如上所述，电力主要由第二互连线M2中的第二电力传输线M2(VDD)和M2(VSS)传输，但是还设置了第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)，从而如上所述减小了电力传输线中的欧姆降。
参照图4A，第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可具有线形状，其中Y方向上的宽度大于X方向上的宽度。第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)在Y方向上的长度L2可小于标准单元SC1和SC2在Y方向上的长度L1。第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可以具有基本相同的尺寸，但是其尺寸不限于此。基于在Y方向上彼此相邻的第一标准单元SC1和第二标准单元SC2的边界，第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)的布置类型可彼此不同。例如，基于设置在第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)下方并与第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)重叠的第一电力传输线M1(VDD)和M1(VSS)的中心线，第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可在Y方向上具有不同的布置形式。
就第一钉线M2(ST1)而言，基于边界与第一标准单元SC1重叠的长度L3可以基本上等于与第二标准单元SC2重叠的长度L4。在2-1钉线M2(ST2a)中，基于边界与第一标准单元SC1重叠的长度L5可以大于与第二标准单元SC2重叠的长度L6。相反，在2-2钉线M2(ST2b)中，基于边界与第一标准单元SC1重叠的长度L7可以小于与第二标准单元SC2重叠的长度L8。例如，L6：L5和L7：L8可以大于1/6。例如，L6：L5和L7：L8可以在从1：1至1：6的范围内，详细地，可以在从1：3至1：4的范围内。
参照图4B，可以考虑其它第二互连线M2(诸如，第二电力传输线M2(VDD)和M2(VSS)以及第二信号传输线M2(S))的布置来确定第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2B)的相应布置位置。
第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)在X方向上以相同的间距P1与其它第二互连线M2间隔开。在本说明书中，间距表示中心和中心之间在X方向上的长度。由于如上参照图4A所述，第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)基于第一标准单元SC1和第二标准单元SC2的边界而具有三种不同的形式，因此可以通过考虑相邻的第二互连线M2(例如，图4B所示的第二信号传输线M2(S))的布置来选择这三种形式中的一种。
详细地，图4B中示出的2-1钉线M2(ST2a)具有端部E1a和E1b，端部E1a和E1b在Y方向上与和2-1钉线M2(ST2a)相邻的第二信号传输线M2(S)的端部E2和E3间隔开预定距离D1、D2和D3。例如，可选择第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)中的任何一个，使得距离D1、D2和D3大于或等于临界距离。可以根据布局的设计规则来确定临界距离。例如，可以考虑在实际图案化布局以形成半导体装置中的图案时形成的端部形状RP来确定临界距离。如图4B所示，在半导体装置中，当第二互连线M2被图案化为在端部上具有相对扩展的形状时，考虑到扩展的尺寸，可以以这样的方式来选择和布置第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)，即第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)的端部E1a和E1b在X方向上不与其它第二互连线M2(例如，第二信号传输线M2(S)和第二电力传输线M2(VDD)和M2(VSS))的端部E2和E3并排布置，并且可以在Y方向上以预定距离与其它第二互连线M2(例如，第二信号传输线M2(S)和第二电力传输线M2(VDD)和M2(VSS))的端部E2和E3间隔开。
在图3的示例实施例的半导体装置100中，通过应用具有三种类型的布置形式的第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)，可以在保持与其它第二互连线M2相关的设计规则的同时显著增加将要插入的钉线的数量。
图5和图6是根据示例实施例的半导体装置的布局图。参照图5，除了第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)之外，半导体装置100a还可以包括第三钉线M2(ST3)。
第三钉线M2(ST3)可以延伸超过一个标准单元，并且可以通过第一穿通件V1连接到第一电力传输线M1(VDD)和M1(VSS)。例如，第三钉线M2(ST3)在Y方向上的长度L9可大于标准单元在Y方向上的长度L1。然而，不是所有的第三钉线M2(ST3)都应该具有相同的长度，并且可以在Y方向上具有大于标准单元的长度L1的各种长度。
半导体装置100a被示出为包括第一至第三钉线M2(ST1)、M2(ST2a)、M2(ST2b)和M2(ST3)的全部，但是可以省略其一部分。例如，半导体装置100a可以不包括第一钉线M2(ST1)，或者可以不包括2-1钉线M2(ST2a)和2-2钉线M2(ST2b)中的至少一个。
参照图6，除了第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)之外，半导体装置100b还可以包括第四钉线M2(ST4)。第四钉线M2(ST4)在Y方向上在从标准单元的中心线起的两个方向上具有基本相同的长度，并且可通过第一穿通件V1连接到第一电力传输线M1(VDD)和M1(VSS)。例如，在图中的Y方向上，第四钉线M2(ST4)的从标准单元的中心线向上延伸的长度L10与第四钉线M2(ST4)的从中心线向下延伸的长度L11基本相同。第四钉线M2(ST4)在Y方向上穿过标准单元的边界线，并且可以被设置为具有在满足上述条件的范围内的各种长度。
半导体装置100b被示出为包括第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)以及第四钉线M2(ST4)，但是其一部分可以被省略，或者还可以包括图5的第三钉线M2(ST3)。
图7是根据示例实施例的半导体装置的布局图。参照图7，半导体装置100c还可以包括作为电源轨的第三电力传输线M3(VDD)和M3(VSS)。此外，在半导体装置100c中，第二电力传输线M2(VDD)和M2(VSS)的设置可与图3的示例实施例中的第二电力传输线M2(VDD)和M2(VSS)的设置不同。
第三电力传输线M3(VDD)和M3(VSS)可以是位于第二互连线M2的上部上的第三互连线M3中包括的互连线。第三电力传输线M3(VDD)和M3(VSS)可设置为与第一电力传输线M1(VDD)和M1(VSS)重叠。第三电力传输线M3(VDD)和M3(VSS)的宽度W2可大于第一电力传输线M1(VDD)和M1(VSS)的宽度W1。因此，第三电力传输线M3(VDD)和M3(VSS)可设置为与全部第一电力传输线M1(VDD)和M1(VSS)重叠。
第三电力传输线M3(VDD)和M3(VSS)可通过单独的第二穿通件连接到第二互连线M2。例如，在第三电力传输线M3(VDD)和M3(VSS)与第二互连线M2中的第二电力传输线M2(VDD)和M2(VSS)以及第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)重叠的区域中，第二穿通件可以设置在第二互连线M2上。通过第三电力传输线M3(VDD)和M3(VSS)供应的电源电压在被传输到第一电力传输线M1(VDD)和M1(VSS))的过程中通过与其垂直设置的并且包括具有相对短长度的第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)的钉线。在示例实施例中，第三电力传输线M3(VDD)和M3(VSS)的以上布置也可应用于图5和图6的示例实施例。
第二电力传输线M2(VDD)和M2(VSS)中的每一者可以在Y方向上间歇地设置。第二电力传输线M2(VDD)和M2(VSS)中的每一者可以包括在Y方向上沿一条线布置的多条线。例如，第二高电力传输线M2(VDD)可在Y方向上沿一条线布置，同时与设置在其下方的第一高电力传输线M1(VDD)和设置在其上方的第三高电力传输线M3(VDD)重叠。第二低电力传输线M2(VSS)可以与设置在其下方的第一低电力传输线M1(VSS)和设置在其上方的第三低电力传输线M3(VSS)重叠，并且可以在Y方向上沿一条线布置。
如上所述，即使当间歇地设置第二电力传输线M2(VDD)和M2(VSS)时，在沿一条线布置的多条第二电力传输线M2(VDD)和M2(VSS)之间也可以不插入另一条第二互连线M2。在示例实施例中，在Y方向上沿一条线布置的多条第二电力传输线M2(VDD)和M2(VSS)的相应长度可进行各种改变。例如，多条第二电力传输线M2(VDD)和M2(VSS)中的每一条的长度可以等于或大于第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)中的每一条的长度。在示例实施例中，第二电力传输线M2(VDD)和M2(VSS)的这种布置也可应用于图3至图6的示例实施例。
图8A和图8B分别是根据示例实施例的由半导体装置中包括的标准单元提供的单位电路的电路图。参照图8A，单位电路可以是反相器电路。反相器电路可以包括接收第一电源VDD的上拉器件TR1和接收第二电源VSS的下拉器件TR2，并且上拉器件TR1的栅极和下拉器件TR2的栅极可以彼此连接以提供输入端子IN。上拉器件TR1的源极/漏极区中的一个与下拉器件TR2的源极/漏极区中的一个可彼此连接以提供输出端子OUT。
参照图8B，单位电路可以是NAND电路。NAND电路可以包括第一上拉器件TR1和第二上拉器件TR2，以及彼此串联连接的第一下拉器件TR3和第二下拉器件TR4。第一上拉器件TR1和第二上拉器件TR2可连接到第一电源VDD。第一下拉器件TR3和第二下拉器件TR4可彼此串联连接，并且第二下拉器件TR4可连接到第二电源VSS。
第一上拉器件TR1的栅极和第一下拉器件TR3的栅极可彼此连接以提供第一输入端子INA，并且第二上拉器件TR2的栅极和第二下拉器件TR4的栅极可彼此连接以提供第二输入端子INB。第一上拉器件TR1和第二上拉器件TR2中的每一个的源极/漏极区中的一个和第一下拉器件TR3的源极/漏极区中的一个可彼此连接以提供输出端子OUT。然而，图8A和图8B中所示的反相器电路和NAND电路仅是可以由标准单元提供的单位电路的示例，并且除了这些电路之外，标准单元可以提供诸如或非(NOR)标准单元等的各种电路。
图9A至图9C是根据示例实施例的半导体装置的布局图。图9B进一步示出了图9A的布局中的钉线，并且图9C进一步示出了图9B的布局中的第二穿通件和第三电力传输线。参照图9A，半导体装置200包括沿X方向和Y方向设置的标准单元区域SC和填充物单元区域FC，标准单元区域SC包括第一标准单元SC1至第六标准单元SC6，填充物单元区域FC包括第一填充物单元FC1至第六填充物单元FC6。第一标准单元SC1、第二标准单元SC2、第五标准单元SC5和第六标准单元SC6是包括图8A的反相器电路的标准单元，第三标准单元SC3和第四标准单元SC4是包括图8B的NAND电路的标准单元。然而，标准单元区域SC和填充物单元区域FC的布置是示例，并且可以根据示例实施例进行各种改变。
第一标准单元SC1至第六标准单元SC6中的每一个可包括诸如N阱区(NWELL)的阱区、在X方向上延伸的一对有源区ACT、在Y方向上延伸的栅极线GL、连接到有源区ACT和栅极线GL的接触件CNT、连接到接触件CNT的下穿通件V0、连接到下穿通件V0的第一互连线M1、连接到第一互连线M1的第一穿通件V1、以及连接到第一穿通件V1的第二互连线M2。第一填充物单元FC1至第六填充物单元FC6可以包括在X方向上延伸的一对有源区ACT、在Y方向上延伸的栅极线GL、连接到有源区ACT和栅极线GL的接触件CNT、以及第一互连线M1。第一填充物单元FC1至第六填充物单元FC6可以是其中设置伪组件或伪半导体元件的区。
在图9A至图9C中，为了便于理解，一起示出了设置在标准单元区域SC和填充物单元区域FC的边界上方并且在标准单元区域SC和填充物单元区域FC的外侧的构造的一部分。有源区ACT可以包括例如分别在X方向上延伸的一个或多个有源鳍。有源区ACT可以设置在不同导电类型的阱区中，并且可以连接到上接触件CNT。设置在N阱区NWELL中的有源区ACT具有N型导电性，并且未设置在N阱区NWELL中的有源区ACT具有P型导电性。
在第一标准单元SC1至第六标准单元SC6中，就有源区ACT而言，为了提供图8A的反相器电路和图8B的NAND电路，连接到一对有源区ACT中的一个的接触件CNT通过下穿通件V0连接到第一互连线M1中的第一高电力传输线M1(VDD)，并且连接到一对有源区ACT中的另一个的接触件CNT通过下穿通件V0连接到第一互连线M1中的第一低电力传输线M1(VSS)。
在第一填充物单元FC1至第六填充物单元FC6中，有源区ACT可以在X方向上与第一标准单元SC1至第六标准单元SC6以连续图案形成。在示例实施例中，第一填充物单元FC1至第六填充物单元FC6中的有源区ACT可以通过分隔层等与第一标准单元SC1至第六标准单元SC6的有源区ACT分隔开，从而实现为虚设有源区的形式，但不限于此。
栅极线GL包括栅电极和伪栅电极，并且可以与有源区ACT交叉。栅极线GL可以与有源区ACT一起提供反相器电路和NAND电路的上拉器件和下拉器件。在图8A的反相器电路中，由于上拉器件TR1的栅极和下拉器件TR2的栅极彼此连接，所以可以在一对有源区ACT之间共享栅极线GL。栅极线GL可以通过接触件CNT连接到第一互连线M1，该第一互连线M1可以是第一互连线M1中的信号传输线M1(S)。在示例实施例中，共同设置在第一标准单元SC1至第六标准单元SC6在X方向上的两端上的栅极线GL和设置在第一填充物单元FC1至第六填充物单元FC6中的栅极线GL可以包括伪栅电极。因此，设置在第一填充物单元FC1至第六填充物单元FC6中的栅极线GL可被称为伪栅极结构或填充物栅极结构等。接触件CNT可以将有源区ACT和栅极线GL连接到设置在其上的下穿通件V0。在第一填充物单元FC1至第六填充物单元FC6中，接触件CNT可以是未连接到上互连线(例如，第一互连线M1)的伪接触件。
第一互连线M1是设置在有源区ACT和栅极线GL上的互连线，并且可沿X方向延伸。第一互连线M1可包括第一电力传输线M1(VDD)和M1(VSS)，以及第一信号传输线M1(S)。第一电力传输线M1(VDD)和M1(VSS)可以分别向半导体元件供应不同的第一电源电压VDD和第二电源电压VSS，如上参照图2所述，并且可以电连接到有源区ACT上的源极/漏极区。信号传输线M1(S)可以是用于向半导体元件供应信号的信号传输线，并且可以电连接到栅极线GL。
第一互连线M1的分别位于第一标准单元SC1至第六标准单元SC6内部的区可以在Y方向上具有彼此相同的宽度，但是区的尺寸不限于此。例如，在不考虑标准单元的边界的情况下，第一电力传输线M1(VDD)和M1(VSS)中的每一个的整个宽度也可与第一信号传输线M1(S)的宽度相同。
第一填充物单元FC1至第六填充物单元FC6可以包括从第一标准单元SC1至第六标准单元SC6延伸的第一电力传输线M1(VDD)和M1(VSS)。第二互连线M2是设置在第一互连线M1上的互连件，并且可以在Y方向上延伸。第二互连线M2可通过第一穿通件V1连接到第一互连线M1。图9A中示出的第二互连线M2可以是第二信号传输线的一部分(例如，在第一标准单元SC1至第六标准单元SC6中的每一个内将第一互连线M1彼此连接的线)。
参照图9B，半导体装置200还可包括设置在第一标准单元SC1至第六标准单元SC6和第一填充物单元FC1至第六填充物单元FC6的上部上的布线结构。如图9B所示，布线结构可以包括第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)。第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)对应于第二互连线M2，并且可以被布置为与上面参照图9A描述的第一标准单元SC1至第六标准单元SC6中的第二互连线M2具有相同的厚度和位于相同的高度。在示例实施例中，半导体装置200还可以在未示出的区中包括与图3中示出的那些相似的第二互连线M2，例如，第二电力传输线M2(VDD)和M2(VSS)以及第二信号传输线M2(S)。
第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可以设置为与在Y方向上彼此相邻的第一标准单元SC1至第六标准单元SC6和第一填充物单元FC1至第六填充物单元FC6之间的边界重叠。第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可以不仅布置在标准单元区域SC的上部上，而且布置在填充物单元区域FC的上部上。因此，第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)可设置为与第一填充物单元FC1至第六填充物单元FC6以及第一标准单元SC1至第六标准单元SC6重叠。对于第一和第二钉线M2(ST1)、M2(ST2a)和M2(ST2b)中的每一个的详细描述，以上参照图3的描述可以同样地应用于此。
参照图9C，半导体装置200的布线结构还可包括通过第二穿通件V2连接至第二互连线M2的第三互连线M3。在图9C中，仅示出了第三互连线M3中的与第三电力传输线相对应的第三高电力传输线M3(VDD)和第三低电力传输线M3(VSS)。第三电力传输线M3(VDD)和M3(VSS)可设置为与第一电力传输线M1(VDD)和M1(VSS)重叠。第三电力传输线M3(VDD)和M3(VSS)可在与第二互连线M2重叠的区中通过第二穿通件V2连接到第二互连线M2。此外，可同样地应用以上参照图7描述的第三电力传输线M3(VDD)和M3(VSS)的描述。
图10A至图10D是示出根据示例实施例的半导体装置的截面图。图10A至图10D示出了图9C的半导体装置沿线I-I'、II-II'、III-III'和IV-IV'截取的截面。为了便于描述，在图10A至图10D中仅示出了半导体装置的主要组件。参照图10A至图10D，半导体装置200包括衬底101、包括有源鳍105的有源区ACT、器件隔离层110、源极/漏极区120、包括栅电极层145的栅极结构140、下层间绝缘层130、接触件CNT、上层间绝缘层150、下穿通件V0、第一互连线M1、设置在第一互连线M1上的第一穿通件V1、第二互连线M2、第二穿通件V2和第三互连线M3。半导体装置200还可以包括设置在上层间绝缘层150的下表面上的蚀刻停止层160，以及沿着互连线M1、M2和M3以及穿通件V0、V1和V2的下表面设置的阻挡层170。半导体装置200可以包括FinFET器件，在FinFET器件中有源区ACT包括具有鳍结构的有源鳍105。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以被提供为体晶圆、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。衬底101可以包括诸如N阱区NWELL的掺杂区。
器件隔离层110可以限定衬底101中的有源区ACT。器件隔离层110可以通过例如浅沟槽隔离(STI)工艺形成。如图10A所示，器件隔离层110可以包括相对深地延伸到相邻有源区ACT之间的衬底101的下部中的区，但是器件隔离层的构造不限于此。根据示例实施例，器件隔离层110可以具有弯曲的上表面，该弯曲的上表面随着邻近有源鳍105而具有更高的水平。器件隔离层110可以由绝缘材料形成，并且可以包括例如氧化物、氮化物、或其组合。
有源区ACT由衬底101中的器件隔离层110限定，并且可以被设置为在第一方向上(例如，在X方向上)延伸。有源鳍105可以具有从衬底101突出的形状。有源鳍105的上端可以被设置为从器件隔离层110的上表面突出到预定高度。有源鳍105可以形成为衬底101的一部分或者可以包括从衬底101生长的外延层。例如，有源鳍105在栅极结构140的两侧部分地凹陷，并且源极/漏极区120可以设置在凹陷的有源鳍105上。根据示例实施例，有源区ACT可以具有包括杂质的掺杂区。例如，有源鳍105可以包括从源极/漏极区120扩散到与源极/漏极区120接触的区中的杂质。在示例实施例中，有源鳍105可以被省略，在这种情况下，有源区ACT可以具有具备平坦上表面的结构。
源极/漏极区120可以在栅极结构140的两侧设置在有源鳍105在其中凹陷的凹陷区上。源极/漏极区120可以被提供为晶体管的源极区或漏极区。在图10C的X方向的截面中，源极/漏极区120的上表面可以位于与栅极结构140的下表面相同或相似的高度水平。然而，根据示例实施例，源极/漏极区120和栅极结构140的相对高度可以进行各种改变。
如图10A所示，源极/漏极区120可以在Y方向上在相邻有源鳍105之间具有经合并的形状，但是形状不限于此。源极/漏极区120在图10A的Y方向上的截面中可具有带有角度的侧表面的形状。然而，在示例实施例中，源极/漏极区120可以具有各种形状，例如，多边形、圆形、椭圆形和矩形中的任何一种。
源极/漏极区120可以由外延层形成，并且可以包括例如硅(Si)、硅锗(SiGe)或碳化硅(SiC)。此外，源极/漏极区120还可以包括诸如砷(As)和/或磷(P)的杂质。在示例实施例中，源极/漏极区120可以包括多个区，该多个区包括不同浓度的元素和/或掺杂元素。
栅极结构140可以设置为在一个方向上(例如，在Y方向上)延伸，在有源区ACT的上部上与有源区ACT交叉。晶体管的沟道区可以形成在与栅极结构140交叉的有源鳍105中。栅极结构140可以包括栅极绝缘层142、栅电极层145、栅极间隔件层146和栅极盖层148。
栅极绝缘层142可以设置在有源鳍105和栅电极层145之间。在示例实施例中，栅极绝缘层142可以由多个层形成，或者可以被设置为在栅电极层145的侧表面上延伸。栅极绝缘层142可以包括氧化物、氮化物、或高k材料。高k材料可以表示具有比氧化硅膜(SiO2)的介电常数高的介电常数的介电材料。
栅电极层145可以包括导电材料(例如，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)的金属氮化物，和/或诸如铝(Al)、钨(W)、钼(Mo)等的金属材料)或者诸如掺杂多晶硅的半导体材料。栅电极层145也可以包括两个或更多个层。根据半导体装置200的电路配置，栅电极层145可以被设置为在至少一些相邻晶体管之间在Y方向上被划分。例如，栅电极层145可以被单独的栅极隔离层划分。
栅极间隔件层146可以设置在栅电极层145的两侧上。栅极间隔件层146可以使源极/漏极区120与栅电极层145绝缘。根据示例实施例，栅极间隔件层146可以具有多层结构。栅极间隔件层146可以由氧化物、氮化物和氧氮化物形成，并且详细地，可以由低介电常数膜形成。栅极间隔件层146可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
栅极盖层148可以设置在栅电极层145上，并且栅极盖层的下表面和侧表面可以分别被栅电极层145和栅极间隔件层146围绕。栅极盖层148可以由例如氧化物、氮化物和氧氮化物形成。
下层间绝缘层130可以被设置为覆盖源极/漏极区120和栅极结构140。下层间绝缘层130可以包括例如氧化物、氮化物和氧氮化物中的至少一种，并且可以包括低介电常数材料。
接触件CNT穿透下层间绝缘层130以连接到源极/漏极区120，或者穿透下层间绝缘层130和栅极盖层148以连接到栅电极层145，并且可以将电信号施加到源极/漏极区120和栅电极层145。接触件CNT可以被设置为使源极/漏极区120凹陷到预定深度，但是构造不限于此。接触件CNT可以包括导电材料(例如，诸如钨(W)、铝(Al)、铜(Cu)的金属材料)或者诸如掺杂多晶硅的半导体材料。根据示例实施例，接触件CNT可包括沿外表面设置的阻挡金属层。根据示例实施例，接触件CNT还可以包括金属半导体层，例如设置在与源极/漏极区120和栅电极层145接触的界面处的硅化物层。
上层间绝缘层150覆盖接触件CNT，并且可设置在与包括下穿通件V0、第一互连线M1、第一穿通件V1、第二互连线M2、第二穿通件V2和第三互连线M3的互连结构相同的水平上。上层间绝缘层150包括第一绝缘层152、第二绝缘层154、第三绝缘层156和第四绝缘层158，并且第一绝缘层152、第二绝缘层154、第三绝缘层156和第四绝缘层158可以分别设置在与下穿通件V0、第一互连线M1、第一穿通件V1和第二互连线M2、以及第二穿通件V2和第三互连线M3相同的高度水平。上层间绝缘层150可以由氧化硅或低介电常数材料形成。上层间绝缘层150可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
蚀刻停止层160可以设置在第一绝缘层152、第二绝缘层154、第三绝缘层156和第四绝缘层158的相应的下表面上。蚀刻停止层160可在用于形成下穿通件V0、第一互连线M1、第一穿通件V1和第二穿通件V2的蚀刻工艺中用作蚀刻停止层。蚀刻停止层160可以包括高k材料，并且可以包括例如氮化硅或氧化铝。
可以从下部开始顺序地堆叠和设置构成互连结构的下穿通件V0、第一互连线M1、第一穿通件V1、第二互连线M2、第二穿通件V2和第三互连线M3。第一互连线M1、第二互连线M2和第三互连线M3可以随着被设置在较高的上部上而具有相对较大的厚度，但是构造不限于此。互连结构可以分别包括导电材料。例如，互连结构可以分别包括铝(Al)、铜(Cu)和钨(W)中的至少一种。
阻挡层170可沿着互连线M1、M2和M3以及穿通件V0、V1和V2的下表面设置在互连结构中。详细地，可沿着下穿通件V0、第一互连线M1、第一穿通件V1、第二互连线M2、第二穿通件V2和第三互连线M3中的每一个的下表面和侧表面设置阻挡层170。详细地，阻挡层170可从第二互连线M2的侧表面和下表面沿着第一穿通件V1的侧表面连续地延伸至第一穿通件V1的下表面，如图10D所示。阻挡层170可从第三互连线M3的侧表面和下表面沿第二穿通件V2的侧表面连续地延伸至第二穿通件V2的下表面。当下穿通件V0和第一互连线M1分别以单镶嵌(damascene)工艺形成，并且第一穿通件V1和第二互连线M2以及第二穿通件V2和第三互连线M3分别以双镶嵌工艺形成时，提供如上所述的阻挡层170的布置。阻挡层170可以包括钛(Ti)、钽(Ta)、钴(Co)、氮化钛(TiN)和氮化钽(TaN)中的至少一种。
如图10D所示，设置为穿过在Y方向上彼此相邻的第一标准单元SC1和第四标准单元SC4的边界的第二互连线M2可以是图9A的2-1钉线M2(ST2a)。因此，如上参照图4A所述，第二互连线M2的与第一标准单元SC1重叠的长度L5可以大于第二互连线M2的与第四标准单元SC4重叠的长度L6。第二互连线M2可连接设置在其下方的与第一低电力传输线M1(VSS)相对应的第一互连线M1和设置在其上方的与第三低电力传输线M3(VSS)相对应的第三互连线M3。例如，作为2-1钉线M2(ST2a)的第二互连线M2在Y方向上延伸相对短，并且可连接在与Y方向垂直的X方向上延伸的作为电源轨的第一互连线M1和第三互连线M3。
图11是示出根据示例实施例的半导体装置的截面图。图11示出了与图10C相对应的区域。参照图11，半导体装置200a还可以包括设置在有源区ACT上以在竖直方向上彼此间隔开的多个沟道层115，以及在多个沟道层115之间与栅电极层145平行设置的内间隔件层118。半导体装置200a可以包括环栅型结构的晶体管，其中栅极结构140a设置在有源鳍105和沟道层115之间以及多个纳米片状沟道层115之间。例如，半导体装置200a可以包括通过沟道层115、源极/漏极区120和栅极结构140a提供的多桥沟道FET(MBCFETTM)结构的晶体管。
多个沟道层115可以在有源区ACT上在垂直于有源鳍105的上表面的方向上(例如，在Z方向上)以彼此间隔开的方式设置。沟道层115可以与有源鳍105的上表面间隔开，同时连接到源极/漏极区120。沟道层115在Y方向上可以具有与有源鳍105相同或相似的宽度，并且在X方向上可以具有与栅极结构140a相同或相似的宽度。然而，根据示例实施例，沟道层115也可以具有减小的宽度，使得沟道层的侧表面在X方向上位于栅极结构140a的下方。
多个沟道层115可以由半导体材料形成，并且可以包括例如硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。沟道层115可以由例如与衬底101的材料相同的材料形成。在示例实施例中，构成一个沟道结构的沟道层115的数量和形状可以进行各种变化。例如，根据示例实施例，沟道层还可以位于有源鳍105接触栅电极层145的区域中。
栅极结构140a可以设置在有源鳍105和多个沟道层115上，以在与有源鳍105和多个沟道层115交叉的同时延伸。晶体管的沟道区可以形成在与栅极结构140a交叉的有源鳍105和沟道层115中。在本实施例中，栅极绝缘层142可以不仅设置在有源鳍105和栅电极层145之间，而且设置在多个沟道层115和栅电极层145之间。栅电极层145可以设置在有源鳍105上，以延伸到多个沟道层115的上部上，同时填充在多个沟道层115之间。栅电极层145可以通过栅极绝缘层142与多个沟道层115间隔开。
内间隔件层118可以与栅电极层145平行地设置在多个沟道层115之间。栅电极层145可以通过内间隔件层118与源极/漏极区120间隔开并电隔离。内间隔件层118可以具有面向栅电极层145的平坦侧表面，或者具有朝向栅电极层145的向内凸圆的形状。内间隔件层118可以由氧化物、氮化物和氧氮化物形成，并且具体地，可以由低介电常数膜形成。根据示例实施例，可以省略内间隔件层118
在示例实施例中，具有MBCFETTM结构的半导体装置200a也可以与图10A至图10D的半导体装置200一起附加地设置在以上参照图9A至图9C描述的半导体装置的区中。此外，在示例实施例中，半导体装置还可以包括竖直场效应晶体管(竖直FET)，其中在至少一个区中设置竖直地延伸到衬底101的上表面的有源区和围绕有源区的栅极结构。
如上所述，根据示例实施例，通过将钉线以优化的形式设置在第二互连线中，可以提供具有改善的集成度和可靠性的半导体装置。
尽管上面已经说明和描述了示例实施例，但是对于本领域技术人员来说显而易见的是，可以在不脱离由所附权利要求限定的本发明构思的范围的情况下进行修改和改变。

Claims (20)

1.一种半导体装置，包括：
多个标准单元，其在衬底的上表面上沿第一方向并且沿与所述第一方向垂直的第二方向布置，所述多个标准单元分别包括：有源区、所述有源区上的栅极结构、邻近所述有源区并在所述栅极结构的两侧延伸的源极/漏极区、以及包括第一电力传输线和第一信号传输线的第一互连线；以及
布线结构，其设置在所述多个标准单元上，所述布线结构包括电连接到所述第一互连线的第二互连线；
其中，所述多个标准单元包括第一标准单元和第二标准单元，所述第一标准单元和所述第二标准单元在所述第二方向上彼此相邻地延伸；以及
其中，所述第二互连线包括：
至少一条或多条第二电力传输线，其电连接到所述第一电力传输线并且沿着在所述第二方向上布置的全部所述标准单元沿一条线布置；
第二信号传输线，其电连接到所述第一信号传输线，并且设置在所述多个标准单元的一部分上；以及
第一钉线，其电连接到所述第一电力传输线，设置在所述第一标准单元和所述第二标准单元之间的边界上，以在所述第二方向上与所述第一标准单元重叠第一长度，并且在所述第二方向上与所述第二标准单元重叠不同于所述第一长度的第二长度。
2.根据权利要求1所述的半导体装置，其中，所述第一钉线在所述第二方向上具有第三长度，并且所述多个标准单元在所述第二方向上具有大于所述第三长度的第四长度。
3.根据权利要求1所述的半导体装置，其中，所述第二长度大于所述第一长度，并且所述第一长度与所述第二长度的比率大于1/6。
4.根据权利要求1所述的半导体装置，其中，所述第一电力传输线在所述第一方向上延伸；并且其中，所述第二电力传输线、所述第二信号传输线和所述第一钉线在所述第二方向上延伸。
5.根据权利要求4所述的半导体装置，还包括在所述第一方向上延伸的第三电力传输线，所述第三电力传输线电连接到所述第二电力传输线和所述第一钉线。
6.根据权利要求5所述的半导体装置，其中，所述第三电力传输线被设置为与整个所述第一电力传输线重叠。
7.根据权利要求4所述的半导体装置，其中，所述第一钉线的端部在所述第二方向上与在所述第一方向上与所述第一钉线相邻的所述第二电力传输线的端部或所述第二信号传输线的端部间隔开。
8.根据权利要求1所述的半导体装置，其中，所述布线结构还包括竖直地连接所述第一互连线和所述第二互连线的穿通件；并且其中，所述第一钉线在与所述第一电力传输线重叠的区域中通过所述穿通件连接到所述第一电力传输线。
9.根据权利要求1所述的半导体装置，其中，所述第一电力传输线包括在所述第二方向上交替设置的高电源轨和低电源轨，所述高电源轨和所述低电源轨被构造为分别供应不同的第一电源电压和第二电源电压；并且其中，所述第二电力传输线包括电连接到所述高电源轨的第二高电力传输线和电连接到所述低电源轨的第二低电力传输线。
10.根据权利要求1所述的半导体装置，其中，所述第二互连线还包括第二钉线，所述第二钉线电连接到所述第一电力传输线并且分别与所述第一标准单元和所述第二标准单元重叠实质上相同的长度。
11.根据权利要求1所述的半导体装置，其中，所述第二互连线还包括第三钉线，所述第三钉线电连接到所述第一电力传输线并且延伸超过所述多个标准单元中的一个。
12.根据权利要求1所述的半导体装置，其中，所述第二互连线还包括第四钉线，所述第四钉线电连接到所述第一电力传输线并且从所述多个标准单元中的一个的中心线延伸实质上相同的长度。
13.根据权利要求1所述的半导体装置，还包括填充物单元，所述填充物单元设置在所述多个标准单元的至少部分之间，并且分别包括从所述多个标准单元的所述至少部分的所述有源区延伸的填充物有源区、与所述填充物有源区交叉的填充物栅极结构、以及从所述多个标准单元延伸的所述第一互连线；以及
其中，所述第二互连线还包括第五钉线，所述第五钉线电连接到所述第一电力传输线，并且设置在沿所述第二方向彼此相邻的所述填充物单元之间的边界上或者设置在所述填充物单元与所述多个标准单元的所述至少部分之间的边界上。
14.一种半导体装置，包括：
第一标准单元和第二标准单元，其在衬底上包括各自的半导体元件和电连接到所述半导体元件的第一互连线；以及
布线结构，其设置在所述第一标准单元和所述第二标准单元上，所述布线结构包括电连接到所述第一互连线的第二互连线；
其中，所述第一互连线包括被构造为向所述半导体元件供电的第一电力传输线和电耦接到所述半导体元件的第一信号传输线；并且
其中，所述第二互连线包括：
第二电力传输线，其电连接到所述第一电力传输线并且延伸第一长度；
第二信号传输线，其电连接到所述第一信号传输线；以及
钉线，其电连接到所述第一电力传输线，设置在所述第一标准单元和所述第二标准单元之间的边界上，并且延伸小于所述第一长度的第二长度。
15.根据权利要求14所述的半导体装置，其中，所述第一电力传输线沿着所述第一标准单元和所述第二标准单元的所述边界在第一方向上延伸；并且其中，所述钉线与所述第一电力传输线重叠，并且在垂直于所述第一方向的第二方向上延伸。
16.根据权利要求14所述的半导体装置，其中，所述第二信号传输线具有小于所述第一长度且大于所述第二长度的第三长度。
17.根据权利要求14所述的半导体装置，其中，所述布线结构还包括竖直地连接所述第一互连线和所述第二互连线的穿通件，以及从所述第二互连线的侧表面和下表面延伸到所述穿通件的侧表面和下表面的阻挡层。
18.根据权利要求14所述的半导体装置，其中，所述钉线在延伸方向上与所述第一标准单元重叠第四长度，并且与所述第二标准单元重叠与所述第四长度不同的第五长度。
19.一种半导体装置，包括：
多个标准单元，其设置在衬底上，所述多个标准单元分别包括有源区、位于所述有源区上的栅极结构、位于所述栅极结构两侧的与所述有源区相邻的源极/漏极区、和包括第一电力传输线的第一互连线；以及
布线结构，其位于所述多个标准单元上，所述布线结构包括第二互连线和第三互连线，所述第二互连线包括电连接到所述第一电力传输线的钉线，所述第三互连线包括设置在所述第二互连线上以电连接到所述钉线的第三电力传输线；
其中，所述第一电力传输线沿着所述多个标准单元的边界在第一方向上延伸；
其中，所述钉线被构造为穿过所述多个标准单元的边界中的位于标准单元之间的边界，与所述第一电力传输线和所述第三电力传输线重叠，并且在与所述第一方向垂直的第二方向上延伸；以及
其中，所述第三电力传输线与所述第一电力传输线重叠以在所述第一方向上延伸。
20.根据权利要求19所述的半导体装置，其中，所述钉线相对于所述位于标准单元之间的边界在所述第二方向上不对称地设置。
CN202110441277.8A 2020-04-29 2021-04-23 具有改进的集成度和可靠性的具有标准单元的半导体装置 Pending CN113571509A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200052277A KR20210134112A (ko) 2020-04-29 2020-04-29 반도체 장치
KR10-2020-0052277 2020-04-29

Publications (1)

Publication Number Publication Date
CN113571509A true CN113571509A (zh) 2021-10-29

Family

ID=78161232

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110441277.8A Pending CN113571509A (zh) 2020-04-29 2021-04-23 具有改进的集成度和可靠性的具有标准单元的半导体装置

Country Status (4)

Country Link
US (1) US11798933B2 (zh)
KR (1) KR20210134112A (zh)
CN (1) CN113571509A (zh)
TW (1) TW202141335A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210029966A (ko) 2019-09-09 2021-03-17 삼성전자주식회사 집적된 표준 셀 구조를 포함하는 집적 회로
US11784179B2 (en) * 2020-05-29 2023-10-10 Taiwan Semiconductor Manufacturing Company Ltd. Structure and method of power supply routing in semiconductor device
TWI835065B (zh) * 2022-01-28 2024-03-11 瑞昱半導體股份有限公司 對系統進行模擬的方法及相關的電子裝置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI376615B (en) * 2008-01-30 2012-11-11 Realtek Semiconductor Corp Power mesh managing method utilized in an integrated circuit
JP5262401B2 (ja) * 2008-08-01 2013-08-14 富士通セミコンダクター株式会社 半導体装置の設計方法、プログラム及び半導体装置
US8901738B2 (en) 2012-11-12 2014-12-02 International Business Machines Corporation Method of manufacturing an enhanced electromigration performance hetero-junction bipolar transistor
CN108292629B (zh) 2015-11-25 2021-11-05 株式会社索思未来 半导体集成电路装置
EP3229270A1 (en) * 2016-04-06 2017-10-11 IMEC vzw Integrated circuit power distribution network
TWI763667B (zh) * 2016-10-05 2022-05-11 南韓商三星電子股份有限公司 包含修改單元之積體電路及其設計方法
US11251124B2 (en) 2016-11-29 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid structures and method of forming the same
KR102643003B1 (ko) * 2016-12-14 2024-03-05 삼성전자주식회사 파워 레일의 오믹 강하를 감소하는 회로 체인을 포함하는 집적 회로
US10304497B2 (en) 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device
US10515178B2 (en) 2017-08-30 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Merged pillar structures and method of generating layout diagram of same
US10366954B1 (en) * 2018-04-25 2019-07-30 Globalfoundries Inc. Structure and method for flexible power staple insertion
US10748889B2 (en) 2018-06-15 2020-08-18 Samsung Electronics Co., Ltd. Power grid and standard cell co-design structure and methods thereof
KR20220041280A (ko) * 2020-09-24 2022-04-01 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
KR20210134112A (ko) 2021-11-09
TW202141335A (zh) 2021-11-01
US11798933B2 (en) 2023-10-24
US20210343699A1 (en) 2021-11-04

Similar Documents

Publication Publication Date Title
CN113571509A (zh) 具有改进的集成度和可靠性的具有标准单元的半导体装置
US11127730B2 (en) Semiconductor devices
US11790146B2 (en) Semiconductor device
US11741285B2 (en) Semiconductor device and method of manufacturing the same
US11270992B2 (en) Semiconductor devices
US20230068716A1 (en) Semiconductor device
US20240088039A1 (en) Semiconductor device
US20230246017A1 (en) Semiconductor devices and methods of manufacturingthe same
US11705456B2 (en) Semiconductor device having active fin pattern at cell boundary
KR20210054962A (ko) 반도체 장치
US11923354B2 (en) Semiconductor devices
US12034008B2 (en) Semiconductor device having active fin pattern at cell boundary
US20230290767A1 (en) Semiconductor devices
KR20220152422A (ko) 반도체 장치 및 그 제조 방법
US20230378027A1 (en) Semiconductor devices
CN117116930A (zh) 半导体器件
US20230361036A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination