JP5262401B2 - 半導体装置の設計方法、プログラム及び半導体装置 - Google Patents

半導体装置の設計方法、プログラム及び半導体装置 Download PDF

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Description

半導体装置の電源配線を決定する設計方法及び設計装置に関する。
従来、半導体装置のパターンは、コンピュータを用いた設計装置により行われる。設計装置は、半導体装置の仕様に従って電源配線を構成し、セルを配置し、信号配線の配線処理を行い、半導体装置のパターンデータを生成する。
電源配線は多層構造であり、所定の配線層（例えば第６配線層）に所定方向（例えばＸ方向）に沿って並行に形成された複数の第１電源配線と、上記配線層と異なる配線層（例えば第４配線層）に第１電源配線と直交する方向（例えばＹ方向）に沿って並行に形成された複数の第２電源配線とを含む。これら第１及び第２電源配線は、平面視（チップを配線が形成された側から見て）格子状（メッシュ状：網目状）に形成されている。更に、電源配線は、各電源配線の交点に形成され、異なる配線層に形成された２つの電源配線を電気的に接続するビアと、上記の電源配線と素子の電源配線とを接続するビアを含む。
上記のビアは例えばスタックビアである。スタックビアは、配線層の積層方向に沿って積み上げるように形成された複数のビアにより形成されている。スタックビアは、例えば第１配線層と第４配線層のように離間した配線層にそれぞれ形成された配線を接続する。
半導体装置の信号配線は、上記複数の配線層のうち、基板に近い下位の配線層に形成されている。しかし、信号配線の配線数が多い半導体装置では、上記の第２電源配線が形成された第４配線層より下方の配線層のみではすべての信号配線を形成することができないことがある。従って、設計装置は、電源配線が形成された第４配線層や、その配線層より上方の第５配線層に信号配線を形成する場合がある。しかし、ビアは信号配線を形成するチャネル上に形成されているため、信号配線を形成するチャネルが不足する場合がある。チャネルが不足した場合、チップ面積を大きくしたり、配線層数を増やす等の仕様変更を行う。仕様変更を行う場合には、設計処理の初期工程である電源配線の構成まで戻る。配線チャネルを増加するために、電源配線同士を接続するビアを削減する技術がある（例えば、特許文献１参照）。
特開２００６−１９６６２７号公報
しかし、ビアを削減することは、電源電圧を供給する電源物量（電源配線、ビアの断面積）を小さくする。外部電源が供給されるパッドから所定位置のセルまでの間における電源電圧の降下量、即ちＩＲドロップは、電源物量に反比例するため、従来技術には、所定位置のセルにおいて所望の電源電圧が得られなくなるという問題がある。
この半導体装置の設計方法は、半導体装置のコア領域に対して所定領域を設定し、前記所定領域に含まれるセルの消費電流値に基づいて当該所定領域における消費電流値を算出し、前記消費電流値、及び前記第１電源線の抵抗モデルの抵抗値に基づいて、前記電源電圧の供給元から前記第１電源線の前記所定領域に対応する第１設定位置までの第１電圧降下量を算出し、前記消費電流値、前記第１電圧降下量、及び前記第１配線層とは異なる第２配線層に含まれる第２電源線の前記所定領域に対応する第２設定位置に設定される許容電圧降下量に基づいて、前記第２設定位置に対応するコンタクト抵抗値を算出し、前記第１電源線と前記第２電源線とを接続するビアの抵抗値、及び前記コンタクト抵抗値の比較に基づいて、前記所定領域におけるビア数を算出する、ことを要件とする。
このプログラムは、前記設計装置が、コア領域に対して所定領域を設定し、前記所定領域に含まれるセルの消費電流値に基づいて当該所定領域における消費電流値を算出し、前記消費電流値、及び前記第１電源線の抵抗モデルの抵抗値に基づいて、前記電源電圧の供給元から前記第１電源線の前記所定領域に対応する第１設定位置までの第１電圧降下量を算出し、前記消費電流値、前記第１電圧降下量、及び前記第１配線層とは異なる第２配線層に含まれる第２電源線の前記所定領域に対応する第２設定位置に設定される許容電圧降下量に基づいて、前記第２設定位置に対応するコンタクト抵抗値を算出し、前記第１電源線と前記第２電源線とを接続するビアの抵抗値、及び前記コンタクト抵抗値の比較に基づいて、前記所定領域におけるビア数を算出する第１のステップを含む。
この半導体装置は、 第１配線層に含まれる第１電源線と、前記第１配線層とは異なる第２配線層に含まれる第２電源線と、前記第１電源線と前記第２電源線とを電気的に接続する複数のビアとを有し、前記複数のビアのビア数は、前記コア領域に対して所定領域を設定し、前記所定領域に含まれるセルの消費電流値に基づいて当該所定領域における消費電流値を算出し、前記消費電流値、及び前記第１電源線の抵抗値に基づいて、前記電源電圧の供給元から前記第１電源線の前記所定領域に対応する第１設定位置までの第１電圧降下量を算出し、前記消費電流値、前記第１電圧降下量、及び前記第１配線層とは異なる第２配線層に含まれる第２電源線の前記所定領域に対応する第２設定位置に設定される許容電圧降下量に基づいて、前記第２設定位置に対応するコンタクト抵抗値を算出し、前記第１電源線と前記第２電源線とを接続するビアの抵抗値、及び前記コンタクト抵抗値の比較に基づいて、前記所定領域に対応して算出される。
開示の半導体装置の設計方法、プログラム、半導体装置で、信号配線チャネルを確保するとともに処理のやり直しを抑制するという効果を奏する。
以下、一実施形態を図面に従って説明する。
図１に示すように、半導体装置１０は、矩形状に形成された基板１１の周辺に沿って複数のパッド１２が形成され、そのパッド１２の内側には環状に形成された電源配線１３，１４が形成されている。電源配線１３，１４は、半導体装置１０の外部から電源電圧ＶＤＤ，ＶＳＳが供給される所定のパッド１２とそれぞれ電気的に接続されている。
両電源配線１３，１４は、それぞれ所定の方向（図１において左右方向）に沿って延びるように形成された電源配線１３ａ，１４ａと、その電源配線１３ａ，１４ａと直交する方向に沿って延びるように形成された電源配線１３ｂ，１４ｂとを含む。電源配線１３ａ，１４ａと電源配線１３ｂ，１４ｂは、それぞれ異なる配線層に形成されている。本実施形態において、半導体装置１０は、７つの配線層を有し、電源配線１３ａ，１４ａは上位層（最上層であって基板１１から数えて７層目、メタルトップ層）に形成され、電源配線１３ｂ，１４ｂは中間層（４層目）に形成されている。そして、電源配線１３ａは図示しないビアにより電源配線１３ｂと電気的に接続され、電源配線１４ａは図示しないビアにより電源配線１４ｂと電気的に接続されている。
電源配線１３，１４より内側には矩形状のコア領域１５が設定されている。図２に示すように、このコア領域１５において基板１１には複数のセルＳＣが形成されている。更に、コア領域１５の上方には、各セルに電源電圧ＶＤＤ，ＶＳＳを供給するための第１電源線としての電源配線１６，１７と、セル間を接続する信号配線が形成されている（図示略）。電源配線１６，１７は電源配線１３ａ，１４ａと同様に最上層（第７層）に形成されている。電源配線１６，１７の下方には、両電源配線１６，１７と直交する方向に沿って延びる第２電源線としての電源配線１８，１９（図３参照）が形成されている。そして、電源配線１６は、電源配線１３と図示しないビアにより電気的に接続されるとともに、電源配線１８とビア２１を介して電気的に接続されている。電源配線１７は、電源配線１４と図示しないビアにより電気的に接続されるとともに、電源配線１９とビア２２を介して電気的に接続されている。
ビア２１は、第７層に形成された電源配線１６と第４層に形成された電源配線１８とを接続する。つまり、ビア２１は、図２に示すように、配線層の積層方向に沿ってビアを積み上げるように形成されたスタックビアである。詳述すると、ビア２１は、第４層の配線と第５層の配線を接続するビアと、第５層の配線と第６層の配線を接続するビアと、第６層の配線と第７層の配線を接続するビアとを、積み上げて接続するように形成されている。同様に、ビア２２は、第６層に形成された電源配線１７と第３層に形成された電源配線１９とを接続する。つまり、ビア２２は、図２に示すように、配線層の積層方向に沿ってビアを積み上げるように形成されたスタックビアである。
図２に示すように、セルＳＣの直上には電源配線２３，２４が形成されている。電源配線２３，２４は最下層（第１層）に形成された金属配線である。電源配線２３，２４は、セルＳＣに付属する電源配線として、セルＳＣに含まれる素子（例えばトランジスタ）の定義情報（形状、配置位置）とともにライブラリに含まれている。各セルＳＣの電源配線２３，２４のパターンデータは、セルＳＣを所定の方向に沿って並列して形成することにより互いに接続され、図５に示すように、セルＳＣの配列方向に沿って延びる電源配線となるように形成されている。
そして、電源配線２３，２４は、中間層に形成された電源配線１８，１９と、それぞれビア２５，２６を介して接続されている。ビア２５，２６は、ビア２１と同様に形成されたスタックビアである。
図２に示すように、最上層に形成された電源配線１６，１７は、その断面形状が配線層に沿って延びる長方形状に形成されている。即ち、電源配線１６，１７は帯状に形成されている。そして、電源配線１６，１７の幅は、コア領域１５に含まれる全てのセルＳＣに必要な電流を、最上層の電源配線１６，１７により供給可能に形成されている。これにより、電源配線１６，１７が形成された配線層より下位の配線層を信号配線領域として利用することができ、信号配線を形成しやすくなる、即ち配線効率が向上する。
そして、図２に示す右側のセルＳＣのように、電源電圧ＶＤＤを供給する電源配線１６の下方にセルＳＣの電源配線２３が存在する場合には、電源配線１６と電源配線２３とをスタックビアにより接続することが可能である。しかし、図２に示す左側のセルＳＣのように、電源配線１６の直下にセルＳＣの電源配線２３が存在しない場合がある。このような場合にも対応可能とするため、電源配線１６が形成された配線層と、電源配線２３が形成された配線層との間の配線層（中間層であって本実施形態では第４層）に電源配線１８を形成し、この電源配線１８を経由することにより、任意の位置に電源電圧を供給することが可能となる。電源電圧ＶＳＳを供給する電源配線１７についても同様であるため、説明を省略する。
図３に示すように、ビア２１は、最上層の形成された電源配線１６と中間層に形成された電源配線１８との交点のうち、一部の交点に形成されている。同様に、ビア２２は、最上層の形成された電源配線１７と中間層に形成された電源配線１９との交点のうち、一部の交点に形成されている。ビア２１，２２の数は、後述する電源配線処理において、当該ビア２１，２２の抵抗値と、コンタクト抵抗値との比較に応じて設定されている。コンタクト抵抗値は、所定の単位領域において、ビア２１により接続される２つの配線群間の抵抗値である。図２に示すように、ビア２１は、電源配線１６と電源配線１８とを接続する。従って、コンタクト抵抗は、単位領域において、電源配線１６と、電源配線１８及びその電源配線１８より下層の電源配線からなる配線群との間の抵抗であり、コンタクト抵抗値はその抵抗の値である。そして、コンタクト抵抗値は、単位領域に含まれるセルＳＣにおける電源電圧値を決定する。このセルにおける電源電圧値と、半導体装置１０において電源電圧の供給元であるパッド１２における電源電圧値との差が電源電圧の電圧降下量、即ちＩＲドロップ量である。従って、コンタクト抵抗値に応じてビア２１，２２の個数を設定することにより、ＩＲドロップ量の仕様を満たすことができる。そして、電源配線１６〜１９の全ての交点にビア２１，２２を形成する場合に比べてビア２１，２２の数が少なくなる。図４において、十字で示す位置は、配線等を形成するチャネルである。図４の右に示す拡大図において、左右方向に沿って信号配線を形成する場合、ビア２１が１つのチャネルを使用している。このように、ビア２１によるチャネルの欠損を少なくする、即ち信号配線を形成するチャネルを確保することができ、配線性を向上させることができる。
次に、上記のような半導体装置１０の電源構造の設計について説明する。
図６は、半導体装置１０の電源構造を設計する設計装置３０の概略構成図である。
設計装置３０は一般的なＣＡＤ（Computer Aided Design ）装置からなり、中央演算装置（以下、ＣＰＵ）３１、主記憶（＝メモリ）３２、記憶装置３３、表示装置３４、入力装置３５、及びドライブ装置３６を備え、それらはバス３７を介して相互に接続されている。
ＣＰＵ３１は、メモリ３２を利用してプログラムを実行し、配線設計処理に必要な処理を実現する。メモリ３２には、配線設計機能を提供するために必要となるプログラムとデータが格納され、メモリ３２としては、通常、キャッシュ・メモリ、システム・メモリ、及びディスプレイ(グラフィック)・メモリを含む。
表示装置３４は、設計結果表示、設計条件入力画面等の表示に用いられ、これには通常、ＣＲＴ（Cathode Ray Tube）、ＬＣＤ（Liquid Crystal Display）、ＰＤＰ（Plasma Display Panel）等が用いられる。入力装置３５は、ユーザからの要求や指示、処理条件の入力に用いられ、これらにはキーボード及びマウス等が用いられる。
記憶装置３３は、通常、磁気ディスク装置、光ディスク装置、光磁気ディスク装置、半導体ディスク装置（ＳＳＤ:Solid State Drive）等を含む。記憶装置３３には、配線設計のためのプログラムデータ（以下、プログラム）及び各種のデータファイル（以下、ファイル）が格納される。ＣＰＵ３１は、入力装置３５による指示に応答してプログラムや各種ファイルに格納されるデータを適宜メモリ３２へ転送し、それを逐次実行する。この記憶装置３３はデータベースとしても使用される。
ＣＰＵ３１が実行するプログラム及びレイアウトデータは、記録媒体３８にて提供される。ドライブ装置３６は記録媒体３８からプログラムを読出し、それを記憶装置３３にインストールする。
記録媒体３８としては、メモリカード、フレキシブルディスク、光ディスク(CD-ROM,DVD-ROM,…)、光磁気ディスク（MO,MD,…）等、任意のコンピュータ読み取り可能な記録媒
体を使用することができる。この記録媒体３８に、前述のプログラムを格納しておき、必要に応じて、メモリ３２にロードして使用することもできる。また、記録媒体３８はプログラムファイルやデータファイルを提供するものであればよく、ネットワークを介して接続された他のコンピュータやサーバ等の記憶装置又はドライブ装置に挿入された記録媒体を含む。
上記のように構成される設計装置３０は、図７に示すフローチャートに従って配線設計処理を実行し、図１の半導体装置１０のレイアウトデータを生成する。このレイアウトデータは、コア領域１５に含まれる電源配線及び信号配線を形成するためのデータを含む。
先ず、設計装置３０は、図６の記憶装置３３に記憶されたデータを読み込み、電源配線構造と電源ビアの見積もり処理を行う（ステップ４１）。記憶装置３３には、半導体装置１０の仕様情報、チップ形状等のライブラリ、半導体装置１０のネットリスト、等が記憶されている。設計装置３０は、記憶装置３３から読み出したデータに従って半導体装置１０の消費電流量を算出し、その消費電流量に応じて半導体装置１０の最上層に形成する電源配線の構造（本数）を決定する。更に、設計装置３０は、コア領域１５の単位領域における電源配線の合成抵抗モデルを作成し、合成抵抗モデルに基づいて、コンタクト抵抗値を算出する。そして、設計装置３０は、コンタクト抵抗値とビアの抵抗値との比較結果に基づいて単位領域におけるビアの数を設定する。
次に、設計装置３０は、見積り処理の結果に基づいて、電源配線の構成処理を行う（ステップ４２）。設計装置３０は、記憶装置３３のライブラリから読み出したチップの形状、パッドの形状、等に基づいて、半導体装置１０のパターンデータを生成し、そのパターンデータを記憶装置３３に格納する。このパターンデータは、半導体装置１０の基板１１の外形形状、パッドの形状及び配置位置、電源配線１３，１４，１６〜１８の位置及び形状、を含む。
次に、設計装置３０は、コア領域１５に対するセル配置処理を行い（ステップ４３）、セル間を接続する信号配線の配線経路の見積り処理を行う（ステップ４４）。
次に、設計装置３０は、信号配線経路の見積り結果に従って電源ビアの最適化処理を行い（ステップ４５）、電源ビアの配置位置を決定する。
次に、設計装置３０は、信号配線の配線処理を行い（ステップ４６）、半導体装置１０のレイアウトデータを生成し、レイアウトデータを記憶装置３３に格納する。このレイアウトデータは、半導体装置１０を構成するセルの種類及び配置位置のデータ、信号配線，電源配線，ビアの形状及び配置位置のデータを含む。
次に、設計装置３０は、電源電圧降下量（ＩＲドロップ）の判定を行い（ステップ４７）、ＩＲドロップ量が仕様を満足すればこの配線設計処理を終了する。一方、ＩＲドロップ量が仕様を満足しない場合、ステップ４５に戻って電源ビアの最適化を実行する。
このように、電源配線構造及び電源ビアの最適化処理によって信号配線チャネルを確保しているため、信号配線の配線処理において全ての信号配線を配線することができるため、信号配線のための工程戻りがなくなり、設計時間を従来に比べて短縮することができる。
次に、各ステップにおける処理の詳細を説明する。
尚、本実施形態では、電源電圧ＶＤＤを供給する電源配線に対する処理を主に説明するが、電源電圧ＶＳＳを供給する電源配線に対する処理も同様であるためその説明を省略する。
ステップ４１において、設計装置３０は、電源配線構造と電源ビアの見積り処理を行う。
先ず、設計装置３０は、半導体装置１０のチップ形状を決定し、コア領域１５に対する電源配線１６〜１９の本数及び配置位置を決定する。
次に、設計装置３０は、図８（ａ）に示すように、コア領域１５を複数の単位領域ＰＵに分割する。この単位領域ＰＵをパワーユニットと呼ぶ。一例として、縦方向及び横方向を５分割する。
次に、設計装置３０は、１つのパワーユニットＰＵに含まれる電源配線の構造に対応する合成抵抗モデルを作成する。図８（ｂ）に示すように、１つのパワーユニットＰＵは３本の電源配線１６と２本の電源配線１８を含む。図８（ｃ）に示すように、電源配線１６の配線方向に沿って、３つの電源配線１６の配線抵抗を２つの抵抗Ｒ１で示す。同様に、電源配線１８の配線方向に沿って、２つの電源配線１８の配線抵抗を２つの抵抗Ｒ２で示す。１つのパワーユニットＰＵに含まれる電源配線１６の物理量と電源配線１８の物理量に従い、抵抗Ｒ１は抵抗Ｒ２よりも低い抵抗値を持つ。
次に、設計装置３０は、半導体装置１０のコア領域１５全体の消費電流量をパワーユニットＰＵの個数で除算し、その演算結果を１つのパワーユニットＰＵにおける消費電流量とする。そして、設計装置３０は、１つのパワーユニットＰＵにおける消費電流量と等しい電流量を流す電流源Ｉ１を、合成抵抗モデルの交点に接続する。
上記コア領域１５の分割数は、基幹とする電源配線１６，１７における電圧降下量を算出する処理に応じて設定されている。詳しくは、各電源配線１６，１７の中央における電圧降下量を算出するため、電源配線１６，１７の中央と、電源配線１６，１７の配線方向に沿って分割した複数のパワーユニットＰＵのうちの中央のパワーユニットＰＵにおける合成抵抗モデルの交点となるように設定する。即ち、電源配線１６，１７の配線方向に沿ってコア領域１５を奇数個のパワーユニットＰＵに分割する。電源配線１６，１７の配線方向と直交する方向には、条件がないため、奇数個又は偶数個のパワーユニットＰＵに分割する。
次に、設計装置３０は、電源配線１６の両端に対して電源ソース（電源電圧ＶＤＤ１）を配置する。電源配線１６の合成抵抗モデルは、図８（ｃ）に示すパワーユニットＰＵにおいて抵抗Ｒ１である。従って、設計装置３０は、図９に示すように、コア領域１５のパワーユニットＰＵに対し、各抵抗Ｒ１の列の両端に電源電圧ＶＤＤ１を設定する。そして、電源配線１６の端部に対する中央の電圧降下量、即ち、中央のパワーユニットＰＵａの交点であるノードＮO における電圧と電源電圧ＶＤＤ１との差を算出する。
ここで、電源配線１６の配線方向におけるコア領域１５の分割数をｎ、電源配線１６と直交する方向におけるコア領域１５の分割数をｍとする。各パワーユニットＰＵの電流源Ｉ１の電流量を同じ符号を用いてＩ１とし、抵抗Ｒ１の抵抗値を同じ符号を用いてＲ１とすると、コア領域１５の総消費電流Ｉｔは、
It＝I1*m*n …（１）
となる。そして、コア領域１５の端部から中央のノードＮO までの基幹配線の抵抗値Ｒｃは、
Rc＝R1*n
となる。そして、ノードＮO における電圧Ｖｎは、
Vn＝(n/2*It*Rc/(n*n*m))+Σ((n/2-1)*It*Rc/(n*n*m)) …（２）
となり、ノードＮO における電圧降下量ＩＲＤは、
IRD＝VDD1-Vn
＝VDD1-(n/2*It*Rc/(n*n*m))-Σ((n/2-1)*It*Rc/(n*m*n)) …（３）
となる。
次に、設計装置３０は、電源配線１６の配線方向におけるコア領域１５の中央のパワーユニットＰＵ、即ちノードＮO を設定したパワーユニットＰＵａに対し、ビア２１の抵抗モデルをコンタクト抵抗（Ｒcontact ）として配置する。即ち、図１０（ａ）に示すように、平面的はパワーユニットＰＵの合成抵抗モデルにおいて、ノードＮO にビア２１の抵抗モデルをコンタクト抵抗（Ｒcontact ）として配置することにより、図１０（ｂ）に示すように、最上層の抵抗Ｒ１と中間層より下の電源構造による抵抗Ｒ２及び電流源Ｉ１とをコンタクト抵抗（Ｒcontact ）により接続した立体的なパワーユニットＰＵａを生成する。このパワーユニットＰＵａにおいて、コンタクト抵抗（Ｒcontact ）の上端はノードＮO であり、コンタクト抵抗（Ｒcontact ）の下端をノードＮOcとする。このノードＮOcにおける電圧Vnc は、ノードＮO の電圧Vnからコンタクト抵抗（Ｒcontact ）の両端子間の電圧分だけ降下した電圧となる。即ち、コンタクト抵抗（Ｒcontact ）の抵抗値をＲｃとすると、ノードＮOcにおける電圧Vncは、
Vnc ＝Vn-Rct*I1 …（４）
となる。
ノードＮOcから各セルＳＣまでの電圧降下量は、電源電圧ＶＤＤ１の供給元であるパッド１２からノードＮOcまでの電圧降下量（ＩＲドロップ）に比べて極めて小さく、演算上無視することができる。従って、パッド１２の電源電圧ＶＤＤ１に対するセルＳＣにおける電圧降下量の目標値（許容電圧降下量）をターゲットＩＲドロップTdとすると、このターゲットＩＲドロップTdの値は、
Td＝VDD1-Vnc
＝VDD1-(Vn-Rct*I1)
＝(n/2*It*Rc/(n*n*m))+Σ((n/2-1)*It*Rc/(n*n*m)+Rcontact*I/(n*m)) …（５）
となる。
従って、コンタクト抵抗（Ｒcontact ）の抵抗値Rct は、
Rct ＝Td*n*m/It-(n/2*Rc/n)-Σ((n/2-1)*Rc/n) …（６）
により求められる。
１つのビア２１の抵抗値をRvとすると、１つのパワーユニットＰＵに必要なビア２１の個数Ｘは、ビア２１の抵抗値Rvとコンタクト抵抗（Ｒcontact ）の抵抗値Rct とから、
Ｘ＝Rv/Rct …（７）
により求められる。
次に、ステップ４２において、設計装置３０は、電源配線とビアの見積り結果に基づいて、電源配線を構成し、その電源配線を含む半導体装置１０のレイアウトデータを記憶装置３３に格納する。このとき、設計装置３０は、１つのパワーユニットＰＵに必要なビア２１の個数Ｘが、同パワーユニットＰＵにおいて電源配線１６と電源配線１８との交差数以下の場合、設計装置３０は、パワーユニットＰＵ内に個数Ｘのビア２１を均等に配置する。そして、Ｘ個のビア２１により電源配線１６と電源配線１８とを電気的に接続する。例えば、ビア２１の個数Ｘが６の場合、図１１に示すように、電源配線１６と電源配線１８の各交点にビア２１を配置する。また、ビア２１の個数Ｘが３の場合、図１２に示すように、パワーユニットＰＵにおいて、３個のビア２１を均等に配置する。この配置は、他のパワーユニットＰＵについても同様である。
一方、個数Ｘが交差数よりも大きい場合、設計装置３０は、個数Ｘが交差数以下となるように、ビア２１の形状を変更する。ビア２１の断面積を増加させることにより、ビア２１の抵抗値Rvが小さくなり、必要なビア２１の個数Ｘが少なくなる。尚、交差数を増加させる、即ち電源配線１８の本数を増加させるようにしてもよい。
次に、ステップ４３において、設計装置３０は、コア領域１５に対するセルの配置位置を決定し、その決定した配置情報を記憶装置３３のレイアウトデータに格納する。
次に、ステップ４４において、設計装置３０は、セルの配置情報と記憶装置３３に格納されたネットリストに基づいて、セル間を接続する信号配線の配線経路を見積る。この処理において、設計装置３０は、各パワーユニットＰＵに対して配置したセルに対応する数のビア２１をパワーユニットＰＵ内に仮配置する。
詳述すると、設計装置３０は、先ず、セルの配置情報に基づいて、各パワーユニットＰＵにおける消費電流量を算出する。セルの消費電流量は、記憶装置３３のライブラリに格納されている。設計装置３０は、各パワーユニットＰＵに含まれるセルの消費電流量をライブラリからそれぞれ読み出し、パワーユニットＰＵ毎にそのユニットに含まれるセルの消費電流量の合計値を算出し、各パワーユニットＰＵに対応付けて記憶装置３３（又はメモリ３２）に記憶する。次に、設計装置３０は、各パワーユニットＰＵの中心ノードＮO における電源電圧を算出する。
一例として、図１４に示すように、パワーユニットＰＵ１〜ＰＵ５の中心ノードＮ１〜Ｎ５における電源電圧の算出を説明する。
パワーユニットＰＵ１〜ＰＵ５に含まれるセルＳＣの消費電流量の合計値をユニット毎に算出し、各パワーユニットＰＵ１〜ＰＵ５に含まれる電流源Ｉ１〜Ｉ５の電流量Ｉ１〜Ｉ５とする。各パワーユニットＰＵ１〜ＰＵ５に含まれる電源配線１６の等価抵抗値はＲ１である。従って、各パワーユニットＰＵ１〜ＰＵ５の中心ノードＮ１〜Ｎ５における電源電圧Ｖn1〜Ｖn5は、
Ｖn1＝VDD1-(I1+I2+I3)*R1
Ｖn2＝Vn1-(I2+I3)*2*R1
Ｖn3＝Vn2-I3*2*R1
（ｏｒ Ｖn3＝Vn4-I3*2*R1）
Ｖn4＝Vn5-(I3+I4)*2*R1
Ｖn5＝VDD1-(I3+I4+I5)*R1
により求められる。
次に、設計装置３０は、各パワーユニットＰＵ１〜ＰＵ５におけるコンタクト抵抗（Ｒcontact ）の値を上記式（２）〜（６）と同様にして求める。そして、設計装置３０は、各パワーユニットＰＵ１〜ＰＵ５について算出したコンタクト抵抗（Ｒcontact ）の値と、ビア２１の抵抗値Rvとに基づいて、上記式（７）により各パワーユニットＰＵ１〜ＰＵ５に必要なビア２１の個数Ｘを算出する。そして、設計装置３０は、個数Ｘのビア２１をパワーユニットＰＵ内に仮配置する。図１３（ａ）は、パワーユニットＰＵについて算出したビアの個数が「６」の場合の配置例を示す。
次に、設計装置３０は、図１３（ｂ）に示すように、各パワーユニットＰＵを所定サイズ（例えば配線チャネル間隔の整数倍）の領域に分割し、個々の領域をモジュールＭＪとする。そして、設計装置３０は、パワーユニットＰＵに含まれるセルＳＣの接続点を、各セルＳＣの配置位置とセルＳＣのライブラリデータから求め、その接続点が含まれるモジュールＭＪを特定する。そして、設計装置３０は、記憶装置３３に格納されたネットリストのネット毎に、同一ネットのモジュールＭＪ間の結線経路を抽出する。図１３（ｂ）において、モジュールＭＪａとモジュールＭＪｂが同じネットである。従って、設計装置３０は、両モジュールＭＪａ，ＭＪｂを接続する結線経路ＳＰを抽出する。そして、設計装置３０は抽出した結線経路ＳＰ中の全てのモジュールＭＪの情報（モジュールを識別するための情報であって、例えばモジュールの座標）を記憶装置３３に記憶する。
次に、設計装置３０は、結線経路として抽出されたモジュールＭＪのうち、結線経路の通過頻度、結線経路として設定されたネット数が所定のしきい値以上のモジュールを抽出する。例えば、図１５においてハッチングを付したモジュールＭＪｃが、通過頻度の高いモジュールを示す。
通過頻度の高いモジュールは、多くの信号配線が形成されうるモジュールであり、信号配線が混雑するモジュールである。従って、通過頻度が高いモジュールが形成する領域Ａ１（一点鎖線で囲む領域）は、信号配線が混雑する領域である。このため、設計装置３０は、この領域Ａ１を非配置領域とし、このように信号配線が混雑する領域Ａ１内に仮配置したビア２１が存在するパワーユニットＰＵについて、ビア２１によるチャネルの欠損を防ぐように、ビア２１の配置位置を最適化する。
例えば、設計装置３０は、仮配置したビア２１の配置を取り消し、図１６に示すように、上記により求めた個数Ｘのビア２１を、信号配線が混雑しない領域、即ち通過頻度がしきい値未満のモジュールＭＪからなる領域Ａ２（図１５においてハッチングを付していない領域）を配置領域とし、この配置領域内にビア２１を均等に配置する。これにより、信号配線が混雑する領域にビア２１を形成しないため、信号配線のチャネルを確保することができる。そして、パワーユニットＰＵに必要な個数のビア２１を、そのパワーユニットＰＵ内に配置することにより、見積り通りの電源配線を形成する、つまりＩＲドロップ値がターゲットＩＲドロップ値を越えないように電源配線及び信号配線の設計を行うことができる。
１つのパワーユニットＰＵにおいて、通過頻度が高いモジュールの数が多い（例えばパワーユニットＰＵを構成する複数のモジュールのうちの半数以上が、通過頻度が高いモジュールである）場合、設計装置３０は、隣接するパワーユニットＰＵを含めてビア２１の配置位置の最適化を行う。即ち、隣接する複数のパワーユニットＰＵに必要な数のビア２１を、隣接する複数のパワーユニットＰＵにおいて通過頻度の低いモジュールによる形成される領域に均等配置する。これにより、上記の通過頻度が高いモジュールを多く含むパワーユニットＰＵについては、ビア２１の数が必要数よりも少なくなるが、その分のビア２１を隣接するパワーユニットＰＵに配置することにより、当該パワーユニットＰＵに必要な電流量を確保することが可能となる。
そして、設計装置３０は、上記のようにしてビア２１の配置位置を決定すると、その決定したビア２１の配置位置を、記憶装置３３のレイアウトデータに格納する。
次に、ステップ４６において、設計装置３０は、セルを接続する信号配線の配線処理を行い、配線層における信号配線の配置位置、ビアの配置位置を決定し、半導体装置のレイアウトデータを生成する。
次に、ステップ４７において、設計装置３０は、生成したレイアウトデータに基づき、電源網解析を実行し、ＩＲドロップ値がターゲットＩＲドロップ値を超えていないかどうかを検証する。そして、設計装置３０は、ＩＲドロップ値がターゲットＩＲドロップ値を超えていない場合、この配線設計処理を終了する。
一方、ＩＲドロップ値がターゲットＩＲドロップ値を超えている場合、設計装置３０は、ステップ４５に移行する。そして、このステップ４５において、設計装置３０は、ビア２１の配置位置の最適化処理を再実行する。この再実行に際して、設計装置３０は、上記した最適化の際の条件を変更する。
一例として、設計装置３０は、通過頻度が高いモジュールと判断するしきい値の値を大きくする。例えば、上記の処理において通過するネット数が３以上のモジュールを通過頻度が高いモジュールと判断した場合、再実行に際してネット数が５以上のモジュールを通過頻度が高いモジュールと判断するように、条件を変更する。これにより、パワーユニットＰＵにおいて、通過頻度が高いモジュールＭＪから構成される領域Ａ１の面積が小さくなる。言い換えれば、通過頻度が低いモジュールＭＪから構成される領域Ａ２の面積が大きくなる。その結果、隣接するパワーユニットＰＵにビア２１を配置しなければならなかったパワーユニットについて、そのパワーユニット内にビア２１を配置することができるようになる。このように、設計装置３０は、ビア２１の配置位置を最適化することにより、ＩＲドロップ値がターゲットＩＲドロップ値を超えないようにすることができる。
別の例として、設計装置３０は、ビア２１の形状を最適化する。つまり、設計装置３０は、ビア２１の断面積を大きくする。本実施形態において、ビア２１は、信号配線の通過頻度が低いモジュール、つまり信号配線を形成するチャネルに余裕があるモジュールにより構成される領域に配置されている。従って、ビア２１の断面積を大きくしても、信号配線のチャネルに対する影響（チャネルの欠損）は少ない。このように、設計装置３０は、ビア２１の形状を最適化することにより、ＩＲドロップ値がターゲットＩＲドロップ値を超えないようにすることができる。
以上説明したように、本実施形態は以下の効果を奏する。
（１）設計装置３０は、ステップ４１において、半導体装置１０のコア領域１５に対してパワーユニットＰＵを設定し、パワーユニットＰＵに含まれるセルＳＣの消費電流値に基づいて当該パワーユニットＰＵにおける消費電流値を算出する。そして、消費電流値、及び第１電源配線１６の抵抗モデルＲ１の抵抗値に基づいて、電源電圧ＶＤＤの供給元から第１電源配線１６のパワーユニットＰＵに対応するノードＮO （Ｎ１〜Ｎ５）までの第１電圧降下量を算出する。そして、消費電流値、第１電圧降下量、及び第１配線層とは異なる第２配線層に含まれる第２電源配線１８のパワーユニットＰＵに対応するノードＮOcに設定されるターゲットＩＲドロップに基づいて、ノードＮOcに対応するコンタクト抵抗値を算出し、第１電源配線１６と第２電源配線１８とを接続するビア２１の抵抗値、及びコンタクト抵抗値の比較に基づいて、パワーユニットＰＵにおけるビア数を算出する。従って、パワーユニットＰＵに必要な個数のビア２１を、そのパワーユニットＰＵ内に配置することにより、見積り通りの電源配線を形成する、つまりＩＲドロップ値がターゲットＩＲドロップ値を越えないように電源配線及び信号配線の設計を行うことができ、工程の後戻りを少なくすることができる。
（２）半導体装置１０は、最上層に形成された電源配線１６，１７と、この電源配線１６と直交する方向に沿って延び、且つ電源配線１６，１７と異なる配線層（第４層）に形成された電源配線１８，１９を有する。電源配線１６と電源配線１８はビア２１により電気的に接続され、電源配線１７と電源配線１９はビア２２により電気的に接続されている。電源電圧ＶＤＤは、電源配線１６，ビア２１，電源配線１８，ビア２５を介してセルＳＣの電源配線２３に接続されている。ビア２１の数は、当該ビア２１の抵抗値と、コンタクト抵抗値との比較に応じて設定されている。コンタクト抵抗値は、所定の単位領域において、ビア２１により接続される２つの配線群間の抵抗値であり、単位領域において、電源配線１６による電圧降下量と、単位領域の消費電流値と、単位領域における許容電圧降下量に基づいて算出される。このように、コンタクト抵抗値に応じてビア２１の個数を設定することにより、ＩＲドロップ量の仕様を満たすことができる。
（３）コンタクト抵抗値と、ビア２１の抵抗値との比較に応じて設定されたビア２１の数は、電源配線１６，１８の全ての交点にビア２１を形成する場合に比べて少なくなる。従って、ビア２１によるチャネルの欠損を少なくする、即ち信号配線を形成するチャネルを確保することができ、配線性を向上させることができる。
（４）最上層に形成された電源配線１６，１７は、その断面形状が配線層に沿って延びる長方形状であり、平面視帯状に形成されている。そして、電源配線１６，１７の幅は、コア領域１５に含まれる全てのセルＳＣに必要な電流を、最上層の電源配線１６，１７により供給可能に形成されている。これにより、電源配線１６，１７が形成された配線層より下位の配線層を信号配線領域として利用することができ、信号配線を形成しやすくなる、即ち配線効率が向上する。
（５）設計装置３０は、各パワーユニットＰＵにおいて信号配線の配線経路を見積り、信号配線が混雑する領域に仮配置したビア２１の配置を取り消し、各パワーユニットＰＵに対応して設定した個数Ｘのビア２１を、信号配線が混雑しない領域、即ち通過頻度がしきい値未満のモジュールＭＪからなる領域Ａ２に均等に配置する。これにより、信号配線が混雑する領域にビア２１を形成しないため、信号配線のチャネルを確保することができる。そして、パワーユニットＰＵに必要な個数のビア２１を、そのパワーユニットＰＵ内に配置することにより、見積り通りの電源配線を形成する、つまりＩＲドロップ値がターゲットＩＲドロップ値を越えないように電源配線及び信号配線の設計を行うことができる。
尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記実施の形態では、ビア２１，２２の抵抗値と、コンタクト抵抗値との比較に応じてビア２１，２２の数を設定したが、ビア２１，２２の形状を変更するようにしてもよい。ビア２１，２２の断面積（基板１１と並行な面における断面積）を変更することで、ビア２１，２２の数を低減し、信号配線のためのチャネルを確保することができる。
・上記実施形態では、最上層に電源配線１６，１７を形成するようにしたが、基幹となる電源配線を複数層に形成するようにしてもよい。この場合においても、ビア２１，２２の数を上記のように設定することにより、信号配線のチャネルを確保し、ＩＲドロップを満足する半導体装置の電源配線構造を設計することができる。
以上に述べた実施形態は、信号配線チャネルの領域を増加するためにビア数を削減しても、所定のセルにおいて所望の電源電圧が得られるので、所定のセルにおいて所望の電源電圧が得られなくなることにより発生する電源配線の構造の見直しが抑制される。即ち、設計処理の手戻りが減少し、設計期間が短縮する。
上記各実施形態に関し、以下の付記を開示する。
（付記１）
複数の配線層が設定され、コア領域に含まれるセルに電源電圧を供給する電源線とセル間を接続する信号配線が形成された半導体装置のデータを設計装置により生成する半導体装置の設計方法であって、
前記コア領域に対して所定領域を設定し、
前記所定領域に含まれるセルの消費電流値に基づいて当該所定領域における消費電流値を算出し、
前記消費電流値、及び第１配線層に含まれる第１電源線の抵抗モデルの抵抗値に基づいて、前記電源電圧の供給元から前記第１電源線の前記所定領域に対応する第１設定位置までの第１電圧降下量を算出し、
前記消費電流値、前記第１電圧降下量、及び前記第１配線層とは異なる第２配線層に含まれる第２電源線の前記所定領域に対応する第２設定位置に設定される許容電圧降下量に基づいて、前記第２設定位置に対応するコンタクト抵抗値を算出し、
前記第１電源線と前記第２電源線とを接続するビアの抵抗値、及び前記コンタクト抵抗値の比較に基づいて、前記所定領域におけるビア数を算出する、
ことを特徴とする半導体装置の設計方法。
（付記２）
前記所定領域内の電源配線構造に対応する合成抵抗モデルを生成し、前記合成抵抗モデルの２つのノードに前記第１設定位置と前記第２設定位置とを設定し、前記第１電圧降下量、前記コンタクト抵抗値、及び前記ビア数を算出する、
ことを特徴とする付記１に記載の半導体装置の設計方法。
（付記３）
前記合成抵抗モデルは、
前記所定領域内の前記第１電源線から２つの抵抗を直列接続した第１の抵抗モデルと、前記所定領域内の前記第２電源線から２つの抵抗を直列接続した第２の抵抗モデルと、
前記第１の抵抗モデルの中点と前記第２の抵抗モデルの中点との間に接続したコンタクト抵抗と、
前記第２の抵抗モデルと前記コンタクト抵抗の接続点に接続され所定領域における消費電流値が設定された電流源と
から構成され、
前記第１の抵抗モデルと前記コンタクト抵抗の接続点を前記第１設定位置とし、前記コンタクト抵抗と前記第２の抵抗モデルの接続点を前記第２設定位置とし、前記第１電圧降下量、前記コンタクト抵抗値、及び前記ビア数を算出する、
ことを特徴とする付記２に記載の半導体装置の設計方法。
（付記４）
前記第１電源線は、所定方向に沿って延びる複数の電源配線から構成され、
前記第２電源線は、前記第１の電源線を構成する複数の第１電源配線と直交する方向に沿って延びる複数の第２電源配線から構成され、
前記第１電源線の抵抗モデルは前記所定領域に含まれる複数の前記第１電源配線の合成抵抗モデルであり、
前記第２電源線の抵抗モデルは前記所定領域に含まれる複数の前記第２電源配線の合成抵抗モデルである、
ことを特徴とする付記３に記載の半導体装置の設計方法。
（付記５）
前記第１配線層は、前記半導体装置に設定された複数の配線層のうちの最上層であり、
第１電源線を構成する複数の電源配線は、前記コア領域に必要な電流を供給可能な形状に形成されてなる、
ことを特徴とする付記１〜４のうちの何れか一つに記載の半導体装置の設計方法。
（付記６）
前記ビア数の前記ビアを前記所定領域内に均等配置した後、前記半導体装置のネットリストに基づいて、前記信号配線の配線経路をネット毎に見積り、見積り結果に応じて前記ビアの配置位置及び形状の少なくとも一方を調整する、
ことを特徴とする付記１〜５のうちの何れか一つに記載の半導体装置の設計方法。
（付記７）
前記信号配線の配線経路の見積り処理において、
前記所定領域を複数のモジュールに領域分割し、
各モジュール間の結線経路をネット毎に抽出し、
前記抽出した結線経路に従って、結線経路の通過頻度が高いモジュールを抽出し、その抽出したモジュールにより形成される領域を信号配線が混雑する非配置領域とし、その非配置領域以外の信号配線が混雑しない領域に前記ビア数のビアを配置する、
ことを特徴とする付記６に記載の半導体装置の設計方法。
（付記８）
前記結線経路の通過頻度が高いとして抽出されたモジュールの数が所定数以上の場合には、当該所定領域内の信号配線が混雑しない領域と、当該所定領域に隣接する他の所定領域に含まれる信号配線が混雑しない領域とを含む領域に、当該所定領域のビアと隣接する他の所定領域のビアとを均等配置する、
ことを特徴とする付記７に記載の半導体装置の設計方法。
（付記９）
複数の配線層が設定され、コア領域に含まれるセルに電源電圧を供給する電源線とセル間を接続する信号配線が形成された半導体装置のデータを生成する設計装置が実行するプログラムであって、
前記プログラムは、
前記設計装置が、前記コア領域に対して所定領域を設定し、前記所定領域に含まれるセルの消費電流値に基づいて当該所定領域における消費電流値を算出し、前記消費電流値、及び第１配線層に含まれる第１電源線の抵抗モデルの抵抗値に基づいて、前記電源電圧の供給元から前記第１電源線の前記所定領域に対応する第１設定位置までの第１電圧降下量を算出し、前記消費電流値、前記第１電圧降下量、及び前記第１配線層とは異なる第２配線層に含まれる第２電源線の前記所定領域に対応する第２設定位置に設定される許容電圧降下量に基づいて、前記第２設定位置に対応するコンタクト抵抗値を算出し、前記第１電源線と前記第２電源線とを接続するビアの抵抗値、及び前記コンタクト抵抗値の比較に基づいて、前記所定領域におけるビア数を算出する第１のステップを含む、
ことを特徴とするプログラム。
（付記１０）
前記第１のステップにおいて、前記設計装置は、前記所定領域内の電源配線構造に対応する合成抵抗モデルを生成し、前記合成抵抗モデルの２つのノードに前記第１設定位置と前記第２設定位置とを設定し、前記第１電圧降下量、前記コンタクト抵抗値、及び前記ビア数を算出する、
ことを特徴とする付記９に記載のプログラム。
（付記１１）
前記合成抵抗モデルは、
前記所定領域内の前記第１電源線から２つの抵抗を直列接続した第１の抵抗モデルと、前記所定領域内の前記第２電源線から２つの抵抗を直列接続した第２の抵抗モデルと、
前記第１の抵抗モデルの中点と前記第２の抵抗モデルの中点との間に接続したコンタクト抵抗と、
前記第２の抵抗モデルと前記コンタクト抵抗の接続点に接続され所定領域における消費電流値が設定された電流源と
から構成され、
前記第１のステップにおいて、前記設計装置は、前記第１の抵抗モデルと前記コンタクト抵抗の接続点を前記第１設定位置とし、前記コンタクト抵抗と前記第２の抵抗モデルの接続点を前記第２設定位置とし、前記第１電圧降下量、前記コンタクト抵抗値、及び前記ビア数を算出する、
ことを特徴とする付記１０に記載のプログラム。
（付記１２）
前記プログラムは、
前記設計装置が、前記ビア数の前記ビアを前記所定領域内に均等配置し、前記半導体装置のネットリストに基づいて、前記信号配線の配線経路をネット毎に見積り、見積り結果に応じて前記ビアの配置位置及び形状の少なくとも一方を調整する第２のステップを含む、
ことを特徴とする付記９〜１１のうちの何れか一つに記載のプログラム。
（付記１３）
前記第２のステップにおいて、前記設計装置は、
前記所定領域を複数のモジュールに領域分割し、
各モジュール間の結線経路をネット毎に抽出し、
前記抽出した結線経路に従って、結線経路の通過頻度が高いモジュールを抽出し、その抽出したモジュールにより形成される領域を信号配線が混雑する非配置領域とし、その非配置領域以外の信号配線が混雑しない領域に前記ビア数のビアを配置する、
ことを特徴とする付記１２に記載のプログラム。
（付記１４）
前記第２のステップにおいて、前記設計装置は、
前記結線経路の通過頻度が高いとして抽出されたモジュールの数が所定数以上の場合には、当該所定領域内の信号配線が混雑しない領域と、当該所定領域に隣接する他の所定領域に含まれる信号配線が混雑しない領域とを含む領域に、当該所定領域のビアと隣接する他の所定領域のビアとを均等配置する、
ことを特徴とする付記１３に記載のプログラム。
（付記１５）
第１配線層に含まれる第１電源線と、
前記第１配線層とは異なる第２配線層に含まれる第２電源線と、
前記第１電源線と前記第２電源線とを電気的に接続する複数のビアと
を有し、
前記複数のビアのビア数は、
コア領域に対して所定領域を設定し、
前記所定領域に含まれるセルの消費電流値に基づいて当該所定領域における消費電流値を算出し、
前記消費電流値、及び前記第１電源線の抵抗値に基づいて、前記電源電圧の供給元から前記第１電源線の前記所定領域に対応する第１設定位置までの第１電圧降下量を算出し、
前記消費電流値、前記第１電圧降下量、及び前記第１配線層とは異なる第２配線層に含まれる第２電源線の前記所定領域に対応する第２設定位置に設定される許容電圧降下量に基づいて、前記第２設定位置に対応するコンタクト抵抗値を算出し、
前記第１電源線と前記第２電源線とを接続するビアの抵抗値、及び前記コンタクト抵抗値の比較に基づいて、前記所定領域に対応して算出される、
ことを特徴とする半導体装置。
（付記１６）
前記第１配線層は、前記半導体装置に設定された複数の配線層のうちの最上層であり、
第１電源線を構成する複数の電源配線は、前記コア領域に必要な電流を供給可能な形状に形成されてなる、
ことを特徴とする付記１５に記載の半導体装置。
（付記１７）
前記ビア数のビアは、前記所定領域において配線が混雑していない領域に均等配置された、
ことを特徴とする付記１５又は１６に記載の半導体装置。
半導体装置の概略平面図である。 半導体装置の概略断面図である。 コア領域の電源配線構造の概略図である。 電源配線構造を示す斜視図である。 電源配線構造を示す拡大図である。 設計装置の概略構成図である。 配線設計処理のフローチャートである。 （ａ）〜（ｃ）パワーユニットの説明図である。 コア領域の電源抵抗モデルを示す説明図である。 （ａ）（ｂ）パワーユニットの電源抵抗モデルを示す説明図である。 ビアの配置例を示す説明図である。 ビアの配置位置を示す説明図である。 （ａ）（ｂ）モジュール間の結線経路の説明図である。 コア領域の電源抵抗モデルを示す説明図である。 ビアの最適化処理の説明図である。 ビアの最適化処理の説明図である。
符号の説明
１０ 半導体装置
１１ 基板
１６〜１９ 電源配線
２１，２２ ビア
３０ 設計装置
ＭＪ モジュール（領域）
ＰＵ パワーユニット（領域）
ＳＣ セル

Claims (10)

  1. 複数の配線層が設定され、コア領域に含まれるセルに電源電圧を供給する電源線とセル間を接続する信号配線が形成された半導体装置のデータを設計装置により生成する半導体装置の設計方法であって、
    前記コア領域に対して所定領域を設定し、
    前記所定領域に含まれるセルの消費電流値に基づいて当該所定領域における消費電流値を算出し、
    前記消費電流値、及び第１配線層に含まれる第１電源線の抵抗モデルの抵抗値に基づいて、前記電源電圧の供給元から前記第１電源線の前記所定領域に対応する第１設定位置までの第１電圧降下量を算出し、
    前記消費電流値、前記第１電圧降下量、及び前記第１配線層とは異なる第２配線層に含まれる第２電源線の前記所定領域に対応する第２設定位置に設定される許容電圧降下量に基づいて、前記第２設定位置に対応するコンタクト抵抗値を算出し、
    前記第１電源線と前記第２電源線とを接続するビアの抵抗値、及び前記コンタクト抵抗値の比較に基づいて、前記所定領域におけるビア数を算出する、
    ことを特徴とする半導体装置の設計方法。
  2. 前記所定領域内の電源配線構造に対応する合成抵抗モデルを生成し、前記合成抵抗モデルの２つのノードに前記第１設定位置と前記第２設定位置とを設定し、前記第１電圧降下量、前記コンタクト抵抗値、及び前記ビア数を算出する、
    ことを特徴とする請求項１に記載の半導体装置の設計方法。
  3. 前記合成抵抗モデルは、
    前記所定領域内の前記第１電源線から２つの抵抗を直列接続した第１の抵抗モデルと、前記所定領域内の前記第２電源線から２つの抵抗を直列接続した第２の抵抗モデルと、
    前記第１の抵抗モデルの中点と前記第２の抵抗モデルの中点との間に接続したコンタクト抵抗と、
    前記第２の抵抗モデルと前記コンタクト抵抗の接続点に接続され所定領域における消費電流値が設定された電流源と
    から構成され、
    前記第１の抵抗モデルと前記コンタクト抵抗の接続点を前記第１設定位置とし、前記コンタクト抵抗と前記第２の抵抗モデルの接続点を前記第２設定位置とし、前記第１電圧降下量、前記コンタクト抵抗値、及び前記ビア数を算出する、
    ことを特徴とする請求項２に記載の半導体装置の設計方法。
  4. 前記第１電源線は、所定方向に沿って延びる複数の電源配線から構成され、
    前記第２電源線は、前記第１の電源線を構成する複数の第１電源配線と直交する方向に沿って延びる複数の第２電源配線から構成され、
    前記第１電源線の抵抗モデルは前記所定領域に含まれる複数の前記第１電源配線の合成抵抗モデルであり、
    前記第２電源線の抵抗モデルは前記所定領域に含まれる複数の前記第２電源配線の合成抵抗モデルである、
    ことを特徴とする請求項３に記載の半導体装置の設計方法。
  5. 前記第１配線層は、前記半導体装置に設定された複数の配線層のうちの最上層であり、
    第１電源線を構成する複数の電源配線は、前記コア領域に必要な電流を供給可能な形状に形成されてなる、
    ことを特徴とする請求項１〜４のうちの何れか一つに記載の半導体装置の設計方法。
  6. 前記ビア数の前記ビアを前記所定領域内に均等配置した後、前記半導体装置のネットリストに基づいて、前記信号配線の配線経路をネット毎に見積り、見積り結果に応じて前記ビアの配置位置及び形状の少なくとも一方を調整する、
    ことを特徴とする請求項１〜５のうちの何れか一つに記載の半導体装置の設計方法。
  7. 前記信号配線の配線経路の見積り処理において、
    前記所定領域を複数のモジュールに領域分割し、
    各モジュール間の結線経路をネット毎に抽出し、
    前記抽出した結線経路に従って、結線経路の通過頻度が高いモジュールを抽出し、その抽出したモジュールにより形成される領域を信号配線が混雑する非配置領域とし、その非配置領域以外の信号配線が混雑しない領域に前記ビア数のビアを配置する、
    ことを特徴とする請求項６に記載の半導体装置の設計方法。
  8. 前記結線経路の通過頻度が高いとして抽出されたモジュールの数が所定数以上の場合には、当該所定領域内の信号配線が混雑しない領域と、当該所定領域に隣接する他の所定領域に含まれる信号配線が混雑しない領域とを含む領域に、当該所定領域のビアと隣接する他の所定領域のビアとを均等配置する、
    ことを特徴とする請求項７に記載の半導体装置の設計方法。
  9. 複数の配線層が設定され、コア領域に含まれるセルに電源電圧を供給する電源線とセル間を接続する信号配線が形成された半導体装置のデータを生成する設計装置が実行するプログラムであって、
    前記プログラムは、
    前記設計装置が、前記コア領域に対して所定領域を設定し、前記所定領域に含まれるセルの消費電流値に基づいて当該所定領域における消費電流値を算出し、前記消費電流値、及び第１の配線層に含まれる第１電源線の抵抗モデルの抵抗値に基づいて、前記電源電圧の供給元から前記第１電源線の前記所定領域に対応する第１設定位置までの第１電圧降下量を算出し、前記消費電流値、前記第１電圧降下量、及び前記第１配線層とは異なる第２配線層に含まれる第２電源線の前記所定領域に対応する第２設定位置に設定される許容電圧降下量に基づいて、前記第２設定位置に対応するコンタクト抵抗値を算出し、前記第１電源線と前記第２電源線とを接続するビアの抵抗値、及び前記コンタクト抵抗値の比較に基づいて、前記所定領域におけるビア数を算出する第１のステップを含む、
    ことを特徴とするプログラム。
  10. 第１配線層に含まれる第１電源線と、
    前記第１配線層とは異なる第２配線層に含まれる第２電源線と、
    前記第１電源線と前記第２電源線とを電気的に接続する複数のビアと
    を有し、
    前記複数のビアのビア数は、
    コア領域に対して所定領域を設定し、
    前記所定領域に含まれるセルの消費電流値に基づいて当該所定領域における消費電流値を算出し、
    前記消費電流値、及び前記第１電源線の抵抗値に基づいて、前記電源電圧の供給元から前記第１電源線の前記所定領域に対応する第１設定位置までの第１電圧降下量を算出し、
    前記消費電流値、前記第１電圧降下量、及び前記第１配線層とは異なる第２配線層に含まれる第２電源線の前記所定領域に対応する第２設定位置に設定される許容電圧降下量に基づいて、前記第２設定位置に対応するコンタクト抵抗値を算出し、
    前記第１電源線と前記第２電源線とを接続するビアの抵抗値、及び前記コンタクト抵抗値の比較に基づいて、前記所定領域に対応して算出される、
    ことを特徴とする半導体装置。
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