JP6293248B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に再配線構造を有する半導体装置および半導体装置の製造方法に関する。

半導体パッケージにおいては、動作速度の向上等を図る観点から、半導体チップに対して十分な電源供給を行うことが求められる。例えば特許文献１に開示される技術は、ボンディングパッドと内部配線部分とを連結する再配線を形成するというものである。

特開２００９−４７２１号公報

特許文献１において、再配線はボンディングパッドを覆うように形成される。この場合、ボンディングワイヤとの接続性を考慮して、再配線の最上部層はＡｕにより構成する必要があった。しかしながら、再配線を構成する材料としてＡｕを使用する場合、半導体装置の製造コストが増大してしまう。
その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、パッド部を有するＡｌ配線層上に、Ａｌよりも電気抵抗率が低い金属材料により構成される再配線層を備える半導体装置において、上記再配線層が上記パッド部上に設けられていない。

前記一実施の形態によれば、製造コストの増大を抑えつつ、十分な電源供給を行うことが可能な半導体装置が提供される。

本実施形態に係る半導体装置を示す断面図である。 本実施形態に係る半導体パッケージを示す断面図である。 図２に示す半導体パッケージを示す平面図である。 図１に示す半導体装置を示す平面図である。 図１に示す半導体装置を構成する配線構造を示す平面図である。 図１に示す半導体装置を構成する配線構造を示す平面図である。 図１に示す半導体装置を構成する配線構造を示す平面図である。 図１に示す半導体装置を構成する配線構造を示す断面図である。 図１に示す半導体装置を構成する配線構造を示す平面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置の製造方法を示す断面図である。 図１に示す半導体装置を構成する配線構造を示す平面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、本実施形態に係る半導体装置ＳＥ１を示す断面図である。図１は、半導体装置ＳＥ１の一部を示す模式図であって、半導体装置ＳＥ１の構造は図１に示すものに限られない。
本実施形態に係る半導体装置ＳＥ１は、半導体基板ＳＳ１と、多層配線層ＭＬ１と、Ａｌ配線層ＰＭ１と、再配線層ＥＧ１と、を備えている。多層配線層ＭＬ１は、半導体基板ＳＳ１上に設けられている。Ａｌ配線層ＰＭ１は、多層配線層ＭＬ１上に設けられ、かつパッド部ＰＤ１を有する。再配線層ＥＧ１は、Ａｌ配線層ＰＭ１上に設けられ、かつＡｌ配線層ＰＭ１と接続する。また、再配線層ＥＧ１は、Ａｌ（アルミニウム）よりも電気抵抗率が低い金属材料により構成されている。さらに、再配線層ＥＧ１は、パッド部ＰＤ１上には形成されていない。なお、本実施形態において、半導体装置ＳＥ１は半導体チップである。以下、本実施形態に係る半導体装置ＳＥ１の構成について、詳細に説明する。

図２は、本実施形態に係る半導体パッケージＳＰ１を示す断面図である。図３は、図２に示す半導体パッケージＳＰ１を示す平面図である。
本実施形態に係る半導体パッケージＳＰ１は、例えばＰＢＧＡ（Ｐｌａｓｔｉｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）またはＦＰＢＧＡ（Ｆｉｎｅ−Ｐｉｔｃｈ Ｐｌａｓｉｔｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等である。本実施形態において、半導体パッケージＳＰ１としては、例えば消費電力が５Ｗ相当のパッケージ製品が用いられる。
図２に示すように、本実施形態に係る半導体パッケージＳＰ１は、配線基板ＣＢ１上に搭載された半導体装置ＳＥ１を、封止樹脂ＥＲ１により封止することにより形成される。半導体装置ＳＥ１は、例えば配線基板ＣＢ１上に設けられたマウント材ＭＭ１により、配線基板ＣＢ１上に固定される。

図２に示すように、本実施形態に係る配線基板ＣＢ１は、基板ＳＵ１と、基板ＳＵ１の両面上に設けられた配線層ＣＩ１と、基板ＳＵ１および配線層ＣＩ１を覆うソルダーレジストＳＲ１と、半田ボールＳＢ１と、を備えている。
配線層ＣＩ１は、基板ＳＵ１の両面上に設けられている。基板ＳＵ１の各面上に設けられた各配線層ＣＩ１は、基板ＳＵ１に設けられたスルーホールを介して互いに接続されている。また、配線層ＣＩ１は、例えば基板ＳＵ１上に複数層が積層された構造を有していてもよい。
ソルダーレジストＳＲ１は、配線層ＣＩ１を露出させる複数の開口を有している。配線基板ＣＢ１のうち半導体装置ＳＥ１を搭載する面に設けられた複数の開口は、パッド部ＰＤ２を構成する。また、配線基板ＣＢ１のうち半導体装置ＳＥ１を搭載する面とは反対の面に設けられた複数の開口には、半田ボールＳＢ１が形成される。配線基板ＣＢ１は、この半田ボールＳＢ１を介して外部と接続する。

図１に示すように、半導体装置ＳＥ１に設けられたパッド部ＰＤ１には、ボンディングワイヤＢＷ１が接続される。また、図２および図３に示すように、半導体装置ＳＥ１は、ボンディングワイヤＢＷ１を介して配線基板ＣＢ１のパッド部ＰＤ２と接続する。これにより、半導体装置ＳＥ１と配線基板ＣＢ１が、互いに接続されることとなる。ボンディングワイヤＢＷ１は、例えばＡｕ（金）またはＣｕ（銅）等により構成されている。
図３に示すように、半導体装置ＳＥ１は、複数のパッド部ＰＤ１を有する。複数のパッド部ＰＤ１は、半導体装置ＳＥ１の外縁に沿って配列されている。本実施形態では、矩形である半導体装置ＳＥ１の四辺に沿って、複数のパッド部ＰＤ１が配置されている。

図１に示すように、半導体装置ＳＥ１は、半導体基板ＳＳ１を備えている。半導体基板ＳＳ１は、例えばシリコン基板である。半導体基板ＳＳ１上には、多層配線層ＭＬ１が形成されている。多層配線層ＭＬ１は、複数の配線層を互いに積層してなる。これら複数の配線層は、配線層間に設けられるビアを介して互いに接続されている。各配線層および各ビアは、例えばＣｕ等により構成される。なお、図１において、多層配線層ＭＬ１内部における詳細な構造は、省略されている。
半導体基板ＳＳ１上には、例えば素子分離領域ＥＩ１により互いに分離されている複数のトランジスタＴＲ１が設けられている。トランジスタＴＲ１は、例えば半導体基板ＳＳ１上に設けられたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に設けられたゲート電極ＧＥ１と、半導体基板ＳＳ１内であってゲート電極ＧＥ１の両側に設けられた一対のソース・ドレイン領域ＳＤ１と、を含む。各トランジスタＴＲ１のソース・ドレイン領域ＳＤ１およびゲート電極ＧＥ１は、多層配線層ＭＬ１を構成する配線により、互いに電気的に接続されている。また、多層配線層ＭＬ１を構成する配線は、パッド部ＰＤ１と電気的に接続する。

図１に示すように、多層配線層ＭＬ１を構成する複数の配線層のうち最上層に位置する配線層ＩＣ１上には、絶縁膜ＩＬ３を介してＡｌ配線層ＰＭ１が設けられている。Ａｌ配線層ＰＭ１は、パッド部ＰＤ１を有している。また、Ａｌ配線層ＰＭ１は、例えば主要成分としてＡｌを含む膜を主な構成膜として含む。
Ａｌ配線層ＰＭ１は、例えば絶縁膜ＩＬ３に形成された開口に設けられるビアＰＶ１（図６参照）を介して配線層ＩＣ１と接続している。また、Ａｌ配線層ＰＭ１は、配線層ＩＣ１上に設けられた絶縁膜ＩＬ３上に設けられている。絶縁膜ＩＬ３は、例えばＳｉＯ_２、またはＳｉＣＮ等の絶縁材料からなる。
Ａｌ配線層ＰＭ１のシート抵抗は、例えば１０ｍΩ／□以上４０ｍΩ／□以下である。

図４は、図１に示す半導体装置ＳＥ１を示す平面図である。なお、図４は、再配線層ＥＧ１およびＡｌ配線層ＰＭ１の配線構造、ならびにパッド部ＰＤ１とＡｌ配線層ＰＭ１との位置関係を示すための模式図である。
図４に示すように、例えばパッド部ＰＤ１は、複数設けられている。複数のパッド部ＰＤ１は、Ａｌ配線層ＰＭ１を構成する他の部分が形成される領域の外周に位置しており、当該領域を囲むように配置される。これにより、複数のパッド部ＰＤ１は、半導体装置ＳＥ１の外縁に沿って配置されることとなる。また、図４に示すように、複数のパッド部ＰＤ１は、例えば半導体装置ＳＥ１の外縁に沿って、２列または３列等、複数列を構成するよう配列されていてもよい。
また、複数のパッド部ＰＤ１は、平面視で再配線層ＥＧ１を構成する配線が形成されている領域（以下、再配線層ＥＧ１形成領域とも呼ぶ）の外側に位置しており、この領域を囲むように配置される。
後述するように、Ａｌ配線層ＰＭ１は、例えば第２方向（図４中の左右方向）に延在する複数の配線により構成されるストライプ状部を有するにように設けられる。また、再配線層ＥＧ１は、例えば第２方向と交差する第１方向（図４の上下方向）に延在する複数の配線により構成されるストライプ状部を有するにように設けられる。Ａｌ配線層ＰＭ１のストライプ状部と、再配線層ＥＧ１のストライプ状部とは、平面視で、メッシュ状のレイアウトを構成するように配置される。また、Ａｌ配線層ＰＭ１のストライプ状部と、再配線層ＥＧ１のストライプ状部とは、その重なる部分で互いに電気的に接続される。
再配線層ＥＧ１形成領域を覆うように設けられる絶縁層ＩＬ２は、平面視で、再配線層ＥＧ１形成領域と、パッド部ＰＤ１が形成される領域との間の領域に、絶縁層ＩＬ２の端部が位置するように構成される。

図１に示すように、半導体装置ＳＥ１は、パッド部ＰＤ１に接続されるボンディングワイヤＢＷ１を介して配線基板ＣＢ１と接続する。パッド部ＰＤ１上には、Ａｕからなる金属層等、他の金属層が設けられていない。このため、ボンディングワイヤＢＷ１は、Ａｌにより構成されるパッド部ＰＤ１の表面に直接接触し、パッド部ＰＤ１に接続されることとなる。これにより、ボンディングワイヤＢＷ１とパッド部ＰＤ１との接続性を良好なものとすることができる。
なお、本実施形態では、図１に示すように、パッド部ＰＤ１は、例えば絶縁膜ＩＬ３に形成された開口内に埋め込まれている。これにより、パッド部ＰＤ１は、下層に位置する配線層ＩＣ１の一部と接触することとなる。

図１に示すように、Ａｌ配線層ＰＭ１上には、例えばパッシベーション膜として絶縁膜からなるカバー膜ＣＦ１が設けられている。カバー膜ＣＦ１は、例えばＳｉＯＮ、またはＳｉＯ_２により構成される。また、図１に示すように、カバー膜ＣＦ１上には、絶縁層ＩＬ１が形成されている。絶縁層ＩＬ１は、例えばポリイミド等により構成される。
絶縁層ＩＬ１およびカバー膜ＣＦ１は、Ａｌ配線層ＰＭ１および絶縁膜ＩＬ３を覆うよう、半導体装置ＳＥ１の全面上に形成される。このため、絶縁層ＩＬ１およびカバー膜ＣＦ１は、パッド部ＰＤ１と半導体装置ＳＥ１の外周端との間に位置する領域上、すなわちパッド部ＰＤ１とスクライブラインとの間に位置する領域上にも形成されることとなる。
カバー膜ＣＦ１および絶縁層ＩＬ１のうち、パッド部ＰＤ１上に位置する部分には開口が形成されている。すなわち、Ａｌ配線層ＰＭ１のうち、パッド部ＰＤ１の当該開口から露出した部分により、パッド部ＰＤ１とボンディングワイヤＢＷ１とが接続するワイヤボンディング接続領域が構成されることとなる。

図１に示すように、Ａｌ配線層ＰＭ１上には、絶縁膜ＩＬ１およびカバー膜ＣＦ１を介してＡｌ配線層ＰＭ１と接続する再配線層ＥＧ１が設けられている。再配線層ＥＧ１は、絶縁層ＩＬ１上に設けられており、絶縁層ＩＬ１およびカバー膜ＣＦ１を貫通するビアＥＶ１により、Ａｌ配線層ＰＭ１と接続する。再配線層ＥＧ１は、絶縁層ＩＬ１およびカバー膜ＣＦ１に形成された開口に設けられるビアＥＶ１を介してＡｌ配線層ＰＭ１と電気的に接続される。パッド部ＰＤ１と一体に構成されたＡｌ配線層ＰＭ１は、平面視で再配線層ＥＧ１を構成する配線が形成されている領域側に引き出され、ビアＥＶ１を介して再配線層ＥＧ１に電気的に接続される。なお、例えば、信号を伝達するボンディングワイヤＢＷ１が電気的に接続するパッド部ＰＤ１は、再配線層ＥＧ１を介さずに、配線層ＩＣ１を介して多層配線層ＭＬ１に電気的に接続される。
再配線層ＥＧ１は、Ａｌよりも電気抵抗率が低い金属材料により構成される。本実施形態において、再配線層ＥＧ１は、例えばＣｕ（銅）等により構成される。再配線層ＥＧ１は、主要成分としてＣｕを含む膜を主な構成膜として含む。再配線層ＥＧ１を構成する配線の配線幅は、例えば５０μｍ以上１００μｍ以下である。また、再配線層ＥＧ１を構成する配線の膜厚は、例えば３μｍ以上７μｍ以下である。
再配線層ＥＧ１のシート抵抗は、例えば２ｍΩ／□以上５ｍΩ／□以下である。また、再配線層ＥＧ１の電気抵抗率は、Ａｌ配線層ＰＭ１の電気抵抗率の１／４以下である。再配線層ＥＧ１の電気抵抗率は、再配線層ＥＧ１の材料等により適宜選択することができる。

本実施形態では、外部からボンディングワイヤＢＷ１を介してパッド部ＰＤ１に供給された電源は、Ａｌ配線層ＰＭ１と再配線層ＥＧ１との接続部ＪＮ１（図５参照）を構成する複数のビアＥＶ１を介して再配線層ＥＧ１へ供給される。供給された電源は、再配線層ＥＧ１を介して半導体装置ＳＥ１の内部に設けられた内部配線へ供給されることとなる。Ａｌ配線層ＰＭ１と、再配線層ＥＧ１とは、平面視で、メッシュ状のレイアウトを構成するように配置され、その重なる部分において互いに電気的に接続される。ここで、再配線層ＥＧ１の電気抵抗率は、Ａｌ配線層ＰＭ１の電気抵抗率よりも低い。このため、再配線層ＥＧ１を介して内部配線へ電源供給を行うことで、Ａｌ配線層ＰＭ１を介して内部配線へ電源を供給するよりもＩＲ−Ｄｒｏｐによる電流損失を抑制することができる。従って、半導体装置ＳＥ１への十分な電源供給が可能となる。
また、本実施形態では、電源供給用のボンディングパッドを増やすことなく、上述のように半導体装置ＳＥ１へ供給される電源電圧が低下してしまうことを抑制することが可能となる。このため、半導体装置ＳＥ１の小型化を図りつつ、動作速度を向上させることができる。

図１に示すように、再配線層ＥＧ１は、パッド部ＰＤ１上には形成されていない。このため、パッド部ＰＤ１は、再配線層ＥＧ１により覆われずに露出することとなる。
本実施形態において、パッド部ＰＤ１は、Ａｌ配線層ＰＭ１により構成されており、Ａｌからなる。パッド部ＰＤ１がＡｌにより構成されているため、パッド部ＰＤ１とボンディングワイヤとの接続性は良好となる。このため、再配線層ＥＧ１を形成する場合においても、再配線層ＥＧ１をＡｕにより構成することなく、ボンディングワイヤとの接続性を確保することができる。従って、半導体装置ＳＥ１の製造において、コストの低減を図ることが可能となる。

図１に示すように、再配線層ＥＧ１下には、例えばバリアメタルＶＦ１が設けられている。再配線層ＥＧ１は、例えば絶縁層ＩＬ１上に設けられたバリアメタルＶＦ１上に配線をめっきすることで形成される。この際、バリアメタルＶＦ１は、例えば電極として機能する。
バリアメタルＶＦ１は、例えばＣｕ、Ｔｉ（チタン）の積層膜等により構成される。バリアメタルＶＦ１がＣｕ、Ｔｉの積層膜である場合、例えば膜厚はそれぞれＣｕ＝３００ｎｍ、Ｔｉ＝１００ｎｍである。また、バリアメタルＶＦ１は、例えばＲＦ＝２５０Åの条件下でスパッタリングを行うことにより形成される。

図５〜７は、図１に示す半導体装置を構成する配線構造を示す平面図である。
図５は、Ａｌ配線層ＰＭ１、ビアＥＶ１および再配線層ＥＧ１の構造を模式的に示している。図５において、再配線層ＥＧ１は、破線により示されている。破線により示された再配線層ＥＧ１は、Ａｌ配線層ＰＭ１上に設けられたビアＥＶ１を介してＡｌ配線層ＰＭ１と接続する。
図５に示すように、再配線層ＥＧ１を構成する一の配線は、Ａｌ配線層ＰＭ１を構成する複数の配線に接続している。これにより、電気抵抗率が低い再配線層ＥＧ１を介して、Ａｌ配線層ＰＭ１のうち半導体装置ＳＥ１の内部に位置する複数の配線に電源が供給される。従って、ＩＲ−Ｄｒｏｐによる電流損失を抑え、内部配線への十分な電源供給が可能となる。

図５に示すように、Ａｌ配線層ＰＭ１は、第１方向（図５中の左右方向）に延伸する複数の配線（以下、第１配線とも呼ぶ）を有している。複数の第１配線は、半導体基板ＳＳ１平面において第１方向と垂直な方向である第２方向（図５中の上下方向）に、互いに離間するよう配列されている。
Ａｌ配線層ＰＭ１は、例えば電源と接続する第１配線ＰＭ１ｖと、グランドに接続する第１配線ＰＭ１ｇが、第２方向において交互に配列されてなる。電源と接続する複数の第１配線ＰＭ１ｖは、例えば平面視で第１配線ＰＭ１ｖが形成されている領域の外周に設けられる他の配線により、互いに接続されている。また、グランドと接続する複数の第１配線ＰＭ１ｇは、例えば平面視で第１配線ＰＭ１ｇが形成されている領域の外周に設けられる他の配線により、互いに接続されている。

図５に示すように、再配線層ＥＧ１は、上記第２方向に延伸し、かつそれぞれが平面視で複数の第１配線と直交する複数の配線（以下、第２配線とも呼ぶ）を有している。複数の第２配線は、第１方向に、互いに離間するように配列されている。
再配線層ＥＧ１は、例えば電源と接続する第２配線ＥＧ１ｖと、グランドと接続する第２配線ＥＧ１ｇが、第１方向において交互に配列されてなる。電源と接続する複数の第２配線ＥＧ１ｖは、例えば平面視で第２配線ＥＧ１ｖが形成されている領域の外周に設けられる他の配線により、互いに接続されている。また、グランドと接続する複数の第２配線ＥＧ１ｇは、例えば平面視で第２配線ＥＧ１ｇが形成されている領域の外周に設けられる他の配線により、互いに接続されている。

図５に示すように、一の第２配線は、複数の第１配線のうち一つおきに選択された第１配線と接続している。一方で、上記一の第２配線と隣接する他の第２配線は、複数の第１配線のうち上記一の第２配線が接続しない第１配線と接続する。
また、上述のように、電源と接続する第２配線ＥＧ１ｖとグランドと接続する第２配線ＥＧ１ｇは、第１方向において互いに交互に配列されている。さらに、電源と接続する第１配線ＰＭ１ｖとグランドに接続する第１配線ＰＭ１ｇは、第２方向において互いに交互に配列されている。
このため、電源と接続する第２配線ＥＧ１ｖは、電源と接続する複数の第１配線ＰＭ１ｖと接続することとなる。また、グランドと接続する第２配線ＥＧ１ｇは、グランドと接続する複数の第１配線ＰＭ１ｇと接続することとなる。

図５に示すように、Ａｌ配線層ＰＭ１を構成する第１配線と再配線層ＥＧ１を構成する第２配線は、接続部ＪＮ１を介して互いに接続されている。すなわち、再配線層ＥＧ１とＡｌ配線層ＰＭ１は、複数の接続部ＪＮ１を介して互いに接続されることとなる。
本実施形態において、電源と接続する第２配線ＥＧ１ｖは、電源と接続する複数の第１配線ＰＭ１ｖと接続する。また、グランドと接続する第２配線ＥＧ１ｇは、グランドと接続する複数の第１配線ＰＭ１ｇと接続する。このため、複数の接続部ＪＮ１は、平面視で千鳥状に配列されることとなる。
接続部ＪＮ１は、ビアＥＶ１により構成される。図５に示すように、接続部ＪＮ１は、複数のビアＥＶ１により構成されることができる。これにより、再配線層ＥＧ１とＡｌ配線層ＰＭ１との間の電気抵抗を低減することが可能となる。
ビアＥＶ１は、例えば再配線層ＥＧ１と同一工程により形成することができる。このため、ビアＥＶ１は、例えば再配線層ＥＧ１と同様にＣｕ等により構成される。

図６は、配線層ＩＣ１、ビアＰＶ１およびＡｌ配線層ＰＭ１の構造を模式的に示している。図６において、Ａｌ配線層ＰＭ１は、破線により示されている。破線により示されたＡｌ配線層ＰＭ１は、配線層ＩＣ１上に設けられたビアＰＶ１を介して配線層ＩＣ１と接続する。
図６に示すように、配線層ＩＣ１は、第１方向（図６中の上下方向）に延伸する複数の配線（以下、第３配線とも呼ぶ）を有している。複数の第３配線は、第２方向（図６中左右方向）に、互いに離間するように配列されている。

図６に示すように、複数の第３配線は、例えば互いに近接する二つの第３配線を一組として、複数組が第２方向に離間するように配列されている。このとき、互いに近接する上記二つの第３配線は、いずれか一方が電源に接続し、他方がグランドに接続する。また、隣接する二組において、他方の一組に近い側に位置するそれぞれの第３配線は、いずれか一方が電源に接続し、他方がグランドに接続する。

図６に示すように、配線層ＩＣ１とＡｌ配線層ＰＭ１との間には、これらを接続する複数の接続部ＪＮ２が設けられている。
本実施形態において、接続部ＪＮ２は、電源に接続する第３配線ＩＣ１ｖと、電源に接続する第１配線ＰＭ１ｖと、を接続する。また、接続部ＪＮ２は、グランドに接続する第３配線ＩＣ１ｇと、グランドに接続する第１配線ＰＭ１ｇと、を接続する。
接続部ＪＮ２は、ビアＰＶ１により構成される。図６に示すように、接続部ＪＮ２は、複数のビアＰＶ１により構成されることができる。これにより、Ａｌ配線層ＰＭ１と配線層ＩＣ１との間における電気抵抗を低減することが可能となる。
ビアＰＶ１は、例えばＡｌ配線層ＰＭ１と同一工程により形成することができる。このため、ビアＰＶ１は、例えばＡｌ配線層ＰＭ１と同様にＡｌにより構成される。

図７は、Ａｌ配線層ＰＭ１、ビアＰＶ１およびビアＥＶ１の構造を模式的に示している。図８は、図１に示す半導体装置ＳＥ１を構成する配線構造を示す断面図である。
図７および図８に示すように、ビアＥＶ１は、例えば平面視でビアＰＶ１とは重ならない位置に配置されている。ビアＥＶ１は、例えば平面視で一定の距離以上、ビアＰＶ１から離間するように設けられる。
ビアＰＶ１上にビアＥＶ１を形成する際、Ａｌにより構成されるビアＰＶ１のカバレッジの悪さに起因して、ビアＥＶ１をめっきにより形成する際の電極となる導電膜がビアＰＶ１上に十分に成膜されない場合がある。この場合、ビアＥＶ１の形成が困難となり、半導体装置ＳＥ１の製造における歩留まりが低下するおそれがある。
本実施形態によれば、ビアＥＶ１は平面視でビアＰＶ１とは重ならない位置に配置される。このため、ビアＥＶ１の形成を容易として、半導体装置ＳＥ１の製造における歩留まりを向上させることができる。なお、ビアＥＶ１をめっきにより形成する際の電極となる導電膜は、例えばスパッタリングにより形成されるＣｕ／Ｔｉ膜である。

図８に示すように、本実施形態における多層配線層ＭＬ１は、例えば配線層ＩＣ７、配線層ＩＣ６、配線層ＩＣ５、配線層ＩＣ４、配線層ＩＣ３、配線層ＩＣ２、配線層ＩＣ１を順に積層した積層構造を有する。この場合において、配線層ＩＣ７と配線層ＩＣ６はビアＶＩ６により、配線層ＩＣ５と配線層ＩＣ６はビアＶＩ５により、配線層ＩＣ４と配線層ＩＣ５はビアＶＩ４により、配線層ＩＣ３と配線層ＩＣ４はビアＶＩ３により、配線層ＩＣ２と配線層ＩＣ３はビアＶＩ２により、配線層ＩＣ１と配線層ＩＣ２はビアＶＩ１により、それぞれ互いに接続される。ビアＰＶ１、ビアＶＩ１、ビアＶＩ２、ビアＶＩ３、ビアＶＩ４、ビアＶＩ５、ビアＶＩ６は、平面視で互いに重なりあっていてもよい。
なお、図８に示すように、上層に位置する配線層ＩＣ１および配線層ＩＣ２は、例えばその下層に位置する配線層よりも配線幅が大きくなるように形成される。また、上層に位置するビアＶＩ１およびビアＶＩ２は、例えばその下層に位置するビアよりも径が大きくなるように形成される。各配線層ＩＣ１〜ＩＣ７と、各ビアＶＩ１〜ＶＩ６は、例えば層間絶縁膜中に、シングルダマシン法、あるいはデュアルダマシン法、またはこれらの両方を組み合わせて積形成される。

図９は、図１に示す半導体装置を構成する配線構造を示す平面図である。図９は、Ａｌ配線層ＰＭ１、ビアＥＶ１および再配線層ＥＧ１の構造を模式的に示している。また、図９は、半導体装置ＳＥ１を構成する配線構造のうち、外周部の構造を示す平面図である。
図９に示すように、再配線層ＥＧ１は、例えば枠状に設けられ、かつ再配線層ＥＧ１を構成する他の部分を囲む外周配線ＣＥ１を有する。本実施形態において、外周配線ＣＥ１は、例えば矩形の枠状となるように連続的に設けられる。
外周配線ＣＥ１は、再配線層ＥＧ１を構成する第２配線と接続している。本実施形態において、外周配線ＣＥ１は、電源に接続する複数の第２配線、またはグランドに接続する複数の第２配線のいずれかと接続する。

図９に示すように、Ａｌ配線層ＰＭ１は、Ａｌ配線層ＰＭ１を構成する他の部分を囲む外周配線ＣＰ１を有する。外周配線ＣＰ１は、例えば外周配線ＣＥ１と同様に枠状に設けられる。本実施形態において、外周配線ＣＰ１は、例えば矩形の枠状となるよう連続的に設けられる。
外周配線ＣＰ１は、Ａｌ配線層ＰＭ１を構成する第１配線と接続している。本実施形態においては、外周配線ＣＰ１は、電源に接続する複数の第１配線、またはグランドに接続する複数の第１配線のいずれかと接続する。本実施形態において、外周配線ＣＰ１は、外周配線ＣＥ１が接続する第２配線が電源に接続する場合、電源に接続する第１配線と接続する。また、外周配線ＣＰ１は、外周配線ＣＥ１が接続する第２配線グランドに接続する場合、グランドに接続する第１配線と接続する。

図９に示すように、外周配線ＣＰ１上には、複数のビアＰＶ１が設けられている。外周配線ＣＰ１上に設けられた複数のビアＰＶ１は、外周配線ＣＰ１と外周配線ＣＥ１を接続する。本実施形態において、外周配線ＣＰ１上には、設計上可能な限り多くのビアＰＶ１が設けられることが好ましい。これにより、外周配線ＣＰ１と外周配線ＣＥ１との間の電気抵抗を低減することができる。

図１５は、図１に示す半導体装置を構成する配線構造を示す平面図であり、図９とは異なる例を示している。図１５は、Ａｌ配線層ＰＭ１、ビアＥＶ１および再配線層ＥＧ１の構造を模式的に示している。また、図１５は、半導体装置ＳＥ１を構成する配線構造のうち、外周部の構造を示す平面図である。
図１５に示すように、本実施形態では、外周配線ＣＰ１および外周配線ＣＥ１は設けられなくともよい。

図１に示すように、再配線層ＥＧ１上には絶縁層ＩＬ２が設けられている。絶縁層ＩＬ２は、再配線層ＥＧ１を覆うように設けられる。また、絶縁層ＩＬ２は、パッド部ＰＤ１上には設けられない。このため、パッド部ＰＤ１は、絶縁層ＩＬ２により覆われず、露出することとなる。図４に示すように、絶縁膜ＩＬ２は、平面視で、再配線層ＥＧ１形成領域と、パッド部ＰＤ１が形成される領域との間の領域に、絶縁膜ＩＬ２の端部が位置するように構成される。絶縁層ＩＬ２は、例えばポリイミド等により構成される。

本実施形態において、絶縁層ＩＬ２は、パッド部ＰＤ１よりも外側には設けられていない。すなわち、絶縁層ＩＬ２は、例えばパッド部ＰＤ１よりも内側の領域（以下、内部領域とも呼ぶ）のみに設けられ、パッド部ＰＤ１と半導体装置ＳＥ１の外周端との間に位置する領域（以下、外周領域とも呼ぶ）上には設けられない。この場合、絶縁層ＩＬ２が設けられない当該外周領域の高さは、絶縁層ＩＬ２が設けられる上記内部領域の高さよりも、低くなる。これにより、ボンディングワイヤＢＷ１をパッド部ＰＤ１へボンディングする際に、ボンディングに使用するキャピラリが絶縁層に衝突してしまうことを抑制することが可能となる。従って、半導体装置ＳＥ１の製造安定性を向上させることができる。
また、ボンディングワイヤＢＷ１をパッド部ＰＤ１へワイヤボンディングする際に、ボンディングワイヤＢＷ１の高さを低くすることができる。このため、再配線層ＥＧ１上に位置する封止樹脂ＥＲ１の膜厚を薄くして、半導体パッケージＳＰ１の厚さを薄くすることができる。
なお、パッド部ＰＤ１は、再配線層ＥＧ１を構成する配線が形成されている領域の外側に位置している。このため、絶縁層ＩＬ２が上記外周領域に設けられずとも、絶縁層ＩＬ２によって再配線層ＥＧ１を覆うことができる。従って、絶縁層ＩＬ２の機能を保持しつつ、上述のように半導体装置ＳＥ１の製造安定性を向上させることが可能となる。

図１に示すように、絶縁層ＩＬ２の外周端は、例えば平面視でパッド部ＰＤ１と離間するよう、パッド部ＰＤ１よりも内側に位置している。パッド部ＰＤ１は、絶縁層ＩＬ１に設けられた開口から露出するＡｌ配線層ＰＭ１により構成される。絶縁層ＩＬ２の外周端をパッド部ＰＤ１から離間させることで、絶縁層ＩＬ２を形成する際に、パッド部ＰＤ１を構成する開口内に絶縁層ＩＬ２が入り込み、当該開口が絶縁層ＩＬ２により覆われてしまうことを抑制できる。また、絶縁膜ＩＬ２の外周端は、絶縁膜ＩＬ１上に位置する。

図１０〜１４は、図１に示す半導体装置ＳＥ１の製造方法を示す断面図である。本実施形態に係る半導体装置ＳＥ１の製造方法は、多層配線層ＭＬ１上に、パッド部ＰＤ１を有するＡｌ配線層ＰＭ１を形成する工程と、Ａｌ配線層ＰＭ１上に、パッド部ＰＤ１を覆い、かつＡｌ配線層ＰＭ１のうちパッド部ＰＤ１と離間した部分を露出させる開口ＲＯ３を有するレジスト膜ＲＦ２を形成する工程と、レジスト膜ＲＦ２の開口ＲＯ３内に、Ａｌよりも電気抵抗率が低い金属材料により構成される再配線層ＥＧ１を形成する工程と、レジスト膜ＲＦ２を除去する工程と、を備える。
以下、本実施形態に係る半導体装置ＳＥ１の製造方法について、詳細に説明する。

まず、図１０（ａ）に示すように、配線層ＩＣ１上に絶縁膜ＩＬ３を形成する。次いで、絶縁膜ＩＬ３に開口を形成する。当該開口は、パッド部ＰＤ１を埋め込むための開口、およびビアＰＶ１を埋め込むための開口を含む。次いで、絶縁膜ＩＬ３上、および絶縁膜ＩＬ３に形成された開口内に、Ａｌ層を形成する。次いで、Ａｌ層をエッチング等によりパターニングし、Ａｌ配線層ＰＭ１を形成する。次いで、Ａｌ配線層ＰＭ１を覆うように、Ａｌ配線層ＰＭ１上および絶縁膜ＩＬ３上にカバー膜ＣＦ１を形成する。このようにして、多層配線層ＭＬ１上にパッド部ＰＤ１を有するＡｌ配線層ＰＭ１が形成される。

次に、図１０（ｂ）に示すように、カバー膜ＣＦ１上にレジスト膜ＲＦ１を形成する。次いで、レジスト膜ＲＦ１を露光および現像して、所望の形状にパターニングする。このとき、レジスト膜ＲＦ１には、パッド部ＰＤ１を露出させる複数の開口ＣＯ１を形成するための開口ＲＯ１と、ビアＥＶ１を埋め込むための複数の開口ＣＯ２を形成するための開口ＲＯ２が設けられる。次いで、レジスト膜ＲＦ１をマスクとしたドライエッチング等により、カバー膜ＣＦ１を選択的に除去する。これにより、カバー膜ＣＦ１に、パッド部ＰＤ１を露出させる複数の開口ＣＯ１、およびビアＥＶ１を埋め込むための複数の開口ＣＯ２が形成される。
次に、図１１（ａ）に示すように、レジスト膜ＲＦ１を除去する。

次に、図１１（ｂ）に示すように、カバー膜ＣＦ１上に絶縁層ＩＬ１を形成する。絶縁層ＩＬ１は、例えばネガ型ポリイミドにより構成される。この場合、残存させる部分を露光した後、現像することにより、絶縁層ＩＬ１をパターニングすることができる。絶縁層ＩＬ１をパターニングすることで、パッド部ＰＤ１を露出させるための開口ＩＯ１、およびビアＥＶ１を埋め込むための開口ＩＯ２が形成される。

次に、図１２（ａ）に示すように、絶縁層ＩＬ１上、および絶縁層ＩＬ１に形成された開口ＩＯ１内および開口ＩＯ２内に、バリアメタルＶＦ１を形成する。バリアメタルＶＦ１は、例えばスパッタリングにより形成される。また、バリアメタルＶＦ１は、例えばＣｕ、Ｔｉを順に積層してなる。
次に、図１２（ｂ）に示すように、バリアメタルＶＦ１上にレジスト膜ＲＦ２を形成する。次いで、レジスト膜ＲＦ２を露光、現像することによりパターニングする。これにより、レジスト膜ＲＦ２に、Ａｌ配線層ＰＭ１を形成するための開口ＲＯ３を形成する。このようにして、Ａｌ配線層ＰＭ１上に、パッド部ＰＤ１を覆い、かつＡｌ配線層ＰＭ１のうちパッド部ＰＤ１と離間した部分を露出させる開口ＲＯ３を有するレジスト膜ＲＦ２が形成される。

次に、図１３（ａ）に示すように、開口ＲＯ３内に再配線層ＥＧ１を形成する。再配線層ＥＧ１は、例えばめっき法により開口ＲＯ３内にＣｕ等のＡｌよりも電気抵抗率が低い材料からなる導電膜を埋め込むことで形成される。当該めっき法は、例えばバリアメタルＶＦ１を電極として行われる。これにより、レジスト膜ＲＦ２の開口ＲＯ３内に、Ａｌよりも電気抵抗率が低い金属材料により構成される再配線層ＥＧ１が形成されることとなる。
次に、図１３（ｂ）に示すように、レジスト膜ＲＦ２を除去する。

次に、図１４（ａ）に示すように、バリアメタルＶＦ１のうち再配線層ＥＧ１により覆われていない部分を選択的に除去する。バリアメタルＶＦ１の除去は、例えば再配線層ＥＧ１をマスクとしたウェットエッチングにより行われる。バリアメタルＶＦ１がＣｕとＴｉの積層膜からなる場合、Ｃｕ層の除去にはＳＰＭ（Ｓｕｌｆｕｒｉｃ ａｃｉｄ Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）が、Ｔｉ層の除去にはＡＰＭ（Ａｍｍｏｎｉａ−ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）が用いられる。また、Ｔｉ層を、ＡＰＭを用いたウェットエッチングにより除去した後、Ｃｕの酸化物を除去するためにＳＰＭを用いたウェットエッチングを行ってもよい。

次に、図１４（ｂ）に示すように、再配線層ＥＧ１を覆うよう、絶縁層ＩＬ１上および再配線層ＥＧ１上に絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、例えばネガ型ポリイミドにより構成される。この場合、残存させる部分を露光した後、現像することにより、絶縁層ＩＬ２をパターニングすることができる。絶縁層ＩＬ１をパターニングすることで、パッド部ＰＤ１よりも内側に位置する絶縁層ＩＬ２を残存させ、パッド部ＰＤ１を露出させることができる。
このようにして、図１に示す半導体装置ＳＥ１が得られる。

次に、本実施形態の効果を説明する。
本実施形態によれば、パッド部ＰＤ１を有するＡｌ配線層ＰＭ１上に、Ａｌよりも電気抵抗率が低い金属材料により構成される再配線層ＥＧ１を備える半導体装置ＳＥ１において、再配線層ＥＧ１がパッド部ＰＤ１上に設けられていない。このため、再配線を構成する材料としてＡｕを使用せずとも、パッド部ＰＤ１とボンディングワイヤＢＷ１との接続性を確保することができる。従って、製造コストの増大を抑えつつ、十分な電源供給を行うことが可能な半導体装置を提供することができる。

また、本実施形態によれば、半導体装置ＳＥ１と配線基板ＣＢ１とをボンディングワイヤＢＷ１により接続するボンディング製品において、半導体装置ＳＥ１への電源供給を十分なものとすることができる。ボンディング製品は、フリップチップ製品と比較して安価に製造することが可能である。本実施形態によれば、このような観点からも、製造コストの増大を抑えつつ、十分な電源供給を行うことが可能な半導体装置を提供することができる。

さらに、本実施形態によれば、上述のように供給される電源の強化が可能となる。すなわち、半導体パッケージＳＰ１が消費電力の小さいパッケージ製品であれば、本実施形態に係る半導体装置ＳＥ１を用いることで、ボンディングパッドの数を減らすことができる。従って、半導体装置の小型化を図ることが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＥＧ１、ＥＧ１ｇ、ＥＧ１ｖ 再配線層
ＰＭ１、ＰＭ１ｇ、ＰＭ１ｖ Ａｌ配線層
ＣＥ１ 外周配線
ＰＤ１、ＰＤ２ パッド部
ＩＣ１、ＩＣ１ｇ、ＩＣ１ｖ、ＩＣ２、ＩＣ３、ＩＣ４、ＩＣ５、ＩＣ６、ＩＣ７、ＣＩ１ 配線層
ＥＶ１、ＰＶ１、ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４，ＶＩ５、ＶＩ６ ビア
ＪＮ１ 接続部
ＶＦ１ バリアメタル膜
ＩＬ１、ＩＬ２、ＩＬ３ 絶縁層
ＣＦ１ カバー膜
ＭＬ１ 多層配線層
ＳＳ１ 半導体基板
ＥＩ１ 素子分離領域
ＧＥ１ ゲート電極
ＧＩ１ ゲート絶縁膜
ＳＤ１ ソース・ドレイン領域
ＴＲ１ トランジスタ
ＢＷ１ ボンディングワイヤ
ＲＦ１、ＲＦ２ レジスト膜
ＩＯ１、ＩＯ２、ＲＯ１、ＲＯ２、ＣＯ１、ＣＯ２ 開口
ＳＵ１ 基板
ＭＭ１ マウント材
ＳＲ１ ソルダーレジスト
ＳＢ１ 半田ボール
ＥＲ１ 封止樹脂
ＳＥ１ 半導体装置
ＣＢ１ 配線基板
ＳＰ１ 半導体パッケージ

Claims (19)

1. 半導体基板と
   前記半導体基板上に形成された多層配線層と、
   前記多層配線層上に形成され、前記多層配線層と接続するＡｌ配線層と、
   前記Ａｌ配線層と同層で形成されたパッド部と
   前記Ａｌ配線層を覆うように、かつ前記パッド部を開口するように形成された第１絶縁層と、
   前記第１絶縁層上に形成され、かつ前記Ａｌ配線層と接続する再配線層と、
   を備え、
   前記再配線層は、前記パッド部上には形成されておらず、かつＡｌよりも電気抵抗率が低い金属材料により構成され、
   前記パッド部は、前記再配線層を介して前記多層配線層と電気的に接続される半導体装置。
2. 請求項１に記載の半導体装置において、
   前記再配線層は、Ｃｕにより構成される半導体装置。
3. 請求項１に記載の半導体装置において、
   前記再配線層を構成する配線の配線幅は、５０μｍ以上１００μｍ以下である半導体装置。
4. 請求項１に記載の半導体装置において、
   前記パッド部上には、Ａｕからなる金属層が形成されていない半導体装置。
5. 請求項１に記載の半導体装置において、
   前記再配線層を覆うように形成された第２絶縁層をさらに備え、
   前記パッド部は、平面視で前記再配線層を構成する配線が形成されている領域の外側を囲うように複数形成され、
   前記第２絶縁層は、前記複数のパッド部が形成される領域よりも外側には設けられていない、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記複数のパッド部が形成される領域よりも外側の領域の最上層は、前記第１絶縁層である半導体装置。
7. 請求項５に記載の半導体装置において、
   前記第２絶縁層の外周端は、平面視で前記複数のパッド部が形成される領域と離間している半導体装置。
8. 請求項５に記載の半導体装置において、
   前記第２絶縁層は、平面視で前記再配線層を構成する配線が形成されている領域と、前記複数のパッド部が形成される領域との間に前記第２絶縁層の端部が位置するように形成される、半導体装置。
9. 請求項１に記載の半導体装置において、
   前記再配線層を構成する一の配線は、前記Ａｌ配線層を構成する複数の配線に接続している半導体装置。
10. 請求項１に記載の半導体装置において、
    前記Ａｌ配線層は、第１方向に延伸する複数の第１配線を含み、
    前記再配線層は、前記第１方向と垂直な第２方向に延伸し、かつそれぞれが平面視で前記複数の第１配線と直交する複数の第２配線を含む半導体装置。
11. 請求項１０に記載の半導体装置において、
    一の前記第２配線は、前記複数の第１配線のうち一つおきに選択された前記第１配線と接続しており、
    前記一の第２配線と隣接する他の前記第２配線は、前記複数の第１配線のうち前記一の第２配線が接続しない前記第１配線と接続する半導体装置。
12. 請求項１０に記載の半導体装置において、
    前記再配線層は、電源と接続する前記第２配線と、グランドと接続する前記第２配線が、前記第１方向において交互に配列されてなる半導体装置。
13. 請求項１０に記載の半導体装置において、
    前記Ａｌ配線層と前記再配線層は、複数の接続部を介して互いに接続しており、
    前記複数の接続部は、千鳥状に配列されている半導体装置。
14. 請求項１に記載の半導体装置において、
    前記Ａｌ配線層と、前記Ａｌ配線層下に位置する配線層と、を接続する第１ビアと、
    平面視で前記第１ビアとは重ならない位置に設けられ、かつ前記再配線層と前記Ａｌ配線層とを接続する第２ビアと、
    を備える半導体装置。
15. 請求項１に記載の半導体装置において、
    前記パッド部は、平面視で再配線層を構成する配線が形成されている領域側に引き出される引き出し部を有し、
    前記引き出し部と前記再配線層が接続される半導体装置。
16. 請求項１に記載の半導体装置において、
    前記再配線層は、枠状に設けられ、かつ前記再配線層を構成する他の部分を囲む外周配線を有する半導体装置。
17. 配線基板と、
    前記配線基板上に搭載された半導体チップと、
    前記半導体チップと前記配線基板を接続する複数のボンディングワイヤと、
    を備え、
    前記半導体チップは、
    半導体基板と、
    前記半導体基板上に形成された多層配線層と、
    前記多層配線層上に形成され、前記多層配線層と接続するＡｌ配線層と、
    前記Ａｌ配線層と同層で形成され、かつ前記複数のボンディングワイヤとそれぞれ接続する複数のパッド部と
    前記Ａｌ配線層上に形成され、かつ前記Ａｌ配線層と接続する再配線層と、
    を有し、
    前記複数のボンディングワイヤは、電源を供給するボンディングワイヤと、信号を伝達するボンディングワイヤとを有し、
    前記電源を供給するボンディングワイヤが接続する第１パッド部は、前記再配線層を介して前記多層配線層と電気的に接続し、
    前記信号を伝達するボンディングワイヤが接続する第２パッド部は、前記再配線層を介さずに、前記多層配線層と電気的に接続し、
    前記再配線層は、前記複数のパッド部上には形成されておらず、Ａｌよりも電気抵抗率が低い金属材料により構成される半導体パッケージ。
18. 請求項１７に記載の半導体装置において、
    前記再配線層は、Ｃｕにより構成されている半導体パッケージ。
19. 請求項１７に記載の半導体パッケージにおいて、
    前記複数のボンディングワイヤは、ＡｕまたはＣｕにより構成されている半導体パッケージ。

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