JP6326858B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明に係る半導体装置の一態様は、
半導体基板と、
前記半導体基板上にエピタキシャル成長された、第1導電型のエピタキシャル層と、
前記エピタキシャル層に設けられ、第1電位が与えられる第2導電型の第1ウェルと、
前記エピタキシャル層に設けられ、前記第1電位と異なる第2電位が与えられる前記第2導電型の第2ウェルと、
前記第1ウェルと前記第2ウェルとの間の前記エピタキシャル層に設けられた、前記第1導電型の第3ウェルと、
前記第1ウェルの下の前記エピタキシャル層に設けられた、前記第1導電型の第1不純物領域と、
前記第1ウェルに設けられた第1MOSトランジスターと、
前記第2ウェルに設けられた第2MOSトランジスターと、
前記第3ウェルに設けられた第3MOSトランジスターと、
を含み、
前記第1不純物領域の不純物濃度は、前記エピタキシャル層の不純物濃度よりも高い。
適用例1において、
前記第1不純物領域は、前記第2ウェルの下および前記第3ウェルの下に設けられていてもよい。
適用例1または2において、
前記エピタキシャル層に設けられた、前記第2導電型の第2不純物領域を含み、
前記第2不純物領域は、
前記第1不純物領域の下に設けられた第1部分と、
前記第1部分に接続され、平面視において、前記第1ウェル、前記第2ウェル、および前記第3ウェルを囲んで設けられた第2部分と、
を有してもよい。
適用例3において、
前記第2部分と前記第1ウェルとの間の前記エピタキシャル層に設けられた、前記第1導電型の第4ウェルと、
前記第2部分と前記第2ウェルとの間の前記エピタキシャル層に設けられた、前記第1導電型の第5ウェルと、
前記第4ウェルに設けられた第4MOSトランジスターと、
前記第5ウェルに設けられた第5MOSトランジスターと、
を含んでいてもよい。
適用例3または4において、
平面視において前記第2部分の外側の前記エピタキシャル層に設けられた、前記第2導電型の第6ウェルと、
平面視において前記第6ウェルを囲んで設けられた、前記第2導電型の第3不純物領域と、
前記第6ウェルに設けられたLDMOSトランジスターと、
を含んでいてもよい。
適用例1ないし5のいずれか1例において、
前記第1ウェルは、平面視において、前記第1不純物領域の外縁の内側に設けられていてもよい。
適用例1ないし6のいずれか1例において、
前記第1MOSトランジスターのゲート絶縁膜の厚さは、前記第2MOSトランジスターのゲート絶縁膜の厚さと異なってもよい。
本発明に係る半導体装置の製造方法の一態様は、
半導体基板上にエピタキシャル成長された第1導電型のエピタキシャル層に、前記第1導電型の第1不純物領域を形成する工程と、
前記第1不純物領域上の前記エピタキシャル層に第2導電型の第1ウェルを形成し、前記エピタキシャル層に前記第2導電型の第2ウェルを形成し、前記第1ウェルと前記第2ウェルとの間の前記エピタキシャル層に前記第1導電型の第3ウェルを形成する工程と、
前記第1ウェルに第1MOSトランジスターを形成し、前記第2ウェルに第2MOSトランジスターを形成し、前記第3ウェルに第3MOSトランジスターを形成する工程と、を含み、
前記第1ウェルには、第1電位が与えられ、
前記第2ウェルには、前記第1電位と異なる第2電位が与えられ、
前記第1不純物領域を形成する工程において、
前記第1不純物領域は、不純物濃度が前記エピタキシャル層よりも高くなるように形成される。
本明細書では、「上(下)」という文言について、例えば、「特定のもの(以下、「A」という)の「上(下)」に他の特定のもの(以下、「B」という)を設ける」などと用いる場合に、Aの上(下)に直接Bを設ける場合と、Aの上(下)に本発明の作用効果を阻害しない範囲で、他のものを介してBを設ける場合とが含まれるものとして「上(下)」という文言を用いる。
まず、本実施形態に係る半導体装置について、図面を参照しながら説明する。図1は、本実施形態に係る半導体装置100を模式的に示す断面図である。図2は、本実施形態に係る半導体装置100を模式的に示す平面図である。なお、図1は、図2のI−I線断面図である。また、図1および図2では、互いに直交する3つの軸として、X軸、Y軸、およびZ軸を図示している。
は、半導体基板10上にエピタキシャル成長されている。エピタキシャル層20は、例えば、半導体基板10の結晶に倣って同じ結晶構造を有している。エピタキシャル層20は、第1導電型(例えばP型)のシリコン層である。エピタキシャル層20の不純物濃度は、半導体基板10の不純物濃度と同じであってもよい。
MOS形成領域110には、第1不純物領域30と、第1ウェル51と、第2ウェル52と、第3ウェル53と、第4ウェル54と、第5ウェル55と、第1MOSトランジスター111と、第2MOSトランジスター112と、第3MOSトランジスター113と、第4MOSトランジスター114と、第5MOSトランジスター115とが設けられている。MOS形成領域110は、平面視において(例えば半導体基板10の厚さ方向から見て)、第2不純物領域40の第2部分42で囲まれた領域である。
厚さは、第1MOSトランジスター111のゲート絶縁膜80の厚さよりも、大きくてもよい。すなわち、第1MOSトランジスター111のゲート絶縁膜80の厚さは、第2MOSトランジスター112のゲート絶縁膜80の厚さと異なっていてもよい。例えば、第1MOSトランジスター111のゲート絶縁膜80の厚さは、5nm以上10nm以下であり、第2MOSトランジスター112のゲート絶縁膜80の厚さは、10nm以上25nm以下である。
LDMOS形成領域120は、平面視において、第3不純物領域44の第4部分46で囲まれた領域である。LDMOS形成領域120には、第4不純物領域32と、第6ウェル56と、第1LDMOSトランジスター121と、第2LDMOSトランジスター122と、が設けられている。
物領域44の第4部分46は、第3部分45に接続されている。第4部分46は、平面視において、第6ウェル56を囲んで設けられている。第3不純物領域44は、第6ウェル56を、エピタキシャル層20と電気的に分離することができる。
けられている。不純物領域6の不純物濃度は、例えば第5不純物領域36の不純物濃度よりも高く、不純物領域6を介して、第5不純物領域36に電位を与えることができる。第5不純物領域36には、例えば、基準電位(グランド電位)が与えられる。第5不純物領域36は、例えば、接地されている。
次に、本実施形態に係る半導体装置100の製造方法について、図面を参照しながら説明する。図4は、本実施形態に係る半導体装置100の製造方法を説明するためのフローチャートである。図5〜図13は、本実施形態に係る半導体装置100の製造工程を模式的に示す断面図である。
度が大きい。
3.1. 第1変形例
次に、本実施形態の第1変形例に係る半導体装置について、図面を参照しながら説明する。図14は、本実施形態の第1変形例に係る半導体装置200を模式的に示す断面図である。
次に、本実施形態の第2変形例に係る半導体装置について、図面を参照しながら説明する。図15は、本実施形態の第2変形例に係る半導体装置300を模式的に示す平面図である。なお、図15では、互いに直交する3つの軸として、X軸、Y軸、およびZ軸を図示している。
次に、本実施形態の第3変形例に係る半導体装置について、図面を参照しながら説明する。図16は、本実施形態の第3変形例に係る半導体装置400を模式的に示す平面図である。
Claims (15)
- 半導体基板と、
前記半導体基板上にエピタキシャル成長された、第1導電型のエピタキシャル層と、
前記エピタキシャル層に設けられ、第1電位が与えられる第2導電型の第1ウェルと、
前記エピタキシャル層に設けられ、前記第1電位と異なる第2電位が与えられる前記第2導電型の第2ウェルと、
前記第1ウェルと前記第2ウェルとの間の前記エピタキシャル層に設けられた、前記第1導電型の第3ウェルと、
前記第1ウェルの下の前記エピタキシャル層に設けられた、前記第1導電型の第1不純物領域と、
前記第1ウェルに設けられた第1MOSトランジスターと、
前記第2ウェルに設けられた第2MOSトランジスターと、
前記第3ウェルに設けられた第3MOSトランジスターと、
前記エピタキシャル層に設けられた、前記第2導電型の第2不純物領域と、
を含み、
前記第1不純物領域の不純物濃度は、前記エピタキシャル層の不純物濃度よりも高く、
前記第2不純物領域は、
前記第1不純物領域の下に設けられた第1部分と、
前記第1部分に接続され、平面視において、前記第1ウェル、前記第2ウェル、および前記第3ウェルを囲んで設けられた第2部分と、
を有し、
前記第1ウェル、前記第2ウェル、および前記第3ウェルは、第1方向に配列され、
平面視において、前記第1方向と直交する第2方向における、前記第1ウェルと前記第2部分との間の距離は、前記第3ウェルと前記第2部分との間の距離よりも大きく、
平面視において、前記第2方向における、前記第2ウェルと前記第2部分との間の距離は、前記第3ウェルと前記第2部分との間の距離よりも大きい、半導体装置。 - 請求項1項において、
前記第1不純物領域は、前記第2ウェルの下および前記第3ウェルの下に設けられてい
る、半導体装置。 - 請求項1または2において、
前記第2部分と前記第1ウェルとの間の前記エピタキシャル層に設けられた、前記第1導電型の第4ウェルと、
前記第2部分と前記第2ウェルとの間の前記エピタキシャル層に設けられた、前記第1導電型の第5ウェルと、
前記第4ウェルに設けられた第4MOSトランジスターと、
前記第5ウェルに設けられた第5MOSトランジスターと、
を含む、半導体装置。 - 請求項3において、
平面視において前記第2部分の外側の前記エピタキシャル層に設けられた、前記第2導電型の第6ウェルと、
平面視において前記第6ウェルを囲んで設けられた、前記第2導電型の第3不純物領域と、
前記第6ウェルに設けられたLDMOSトランジスターと、
を含む、半導体装置。 - 請求項1ないし4のいずれか1項において、
前記第1ウェルは、平面視において、前記第1不純物領域の外縁の内側に設けられている、半導体装置。 - 請求項1ないし5のいずれか1項において、
前記第1MOSトランジスターのゲート絶縁膜の厚さは、前記第2MOSトランジスターのゲート絶縁膜の厚さと異なる、半導体装置。 - 請求項1ないし6のいずれか1項において、
前記第1部分の下に設けられた第4不純物領域を含む、半導体装置。 - 請求項4において、
平面視において、前記第1ウェル、前記第2ウェル、前記第3ウェル、前記第4ウェルおよび前記第5ウェルを囲んで設けられた、前記第1導電型の第5不純物領域を含む、半導体装置。 - 請求項8において、
前記第5不純物領域は、
前記半導体基板と前記エピタキシャル層とに設けられた第5部分と、
前記第5部分から前記エピタキシャル層の上面にまで設けられた第6部分と、
を含む、半導体装置。 - 請求項9において、
前記第6部分に設けられた前記第1導電型の第6不純物領域を含み、
前記第6不純物領域の不純物濃度は、前記第5不純物領域の不純物濃度よりも高い、半導体装置。 - 請求項9において、
前記第3ウェル、前記第4ウェルおよび前記第5ウェルの中に設けられた前記第1導電型の第6不純物領域を含み、
前記第6不純物領域の不純物濃度は、前記第3ウェル、前記第4ウェルおよび前記第5
ウェルの不純物濃度よりも高い、半導体装置。 - 請求項8ないし11のいずれか1項において、
前記第5不純物領域は、前記第6ウェルを囲うように設けられている、半導体装置。 - 請求項8ないし12のいずれか1項において、
前記第5不純物領域は、前記第2不純物領域と前記第3不純物領域との間に設けられている、半導体装置。 - 請求項1ないし13のいずれか1項において、
前記第1ウェルと前記第2ウェルの中に設けられた前記第2導電型の第7不純物領域を含み、
前記第7不純物領域の不純物濃度は、前記第1ウェルおよび前記第2ウェルの不純物濃度よりも高い、半導体装置。 - 半導体基板上にエピタキシャル成長された第1導電型のエピタキシャル層に、前記第1導電型の第1不純物領域、および第2導電型の第2不純物領域を形成する工程と、
前記第1不純物領域上の前記エピタキシャル層に前記第2導電型の第1ウェルを形成し、前記エピタキシャル層に前記第2導電型の第2ウェルを形成し、前記第1ウェルと前記第2ウェルとの間の前記エピタキシャル層に前記第1導電型の第3ウェルを形成する工程と、
前記第1ウェルに第1MOSトランジスターを形成し、前記第2ウェルに第2MOSトランジスターを形成し、前記第3ウェルに第3MOSトランジスターを形成する工程と、を含み、
前記第1ウェルには、第1電位が与えられ、
前記第2ウェルには、前記第1電位と異なる第2電位が与えられ、
前記第1不純物領域を形成する工程において、
前記第1不純物領域は、不純物濃度が前記エピタキシャル層よりも高くなるように形成され、
前記第2不純物領域を形成する工程では、
前記第2不純物領域は、前記第1不純物領域の下に設けられた第1部分と、前記第1部分に接続された第2部分と、を有するように形成され、
前記第1ウェル、前記第2ウェル、および前記第3ウェルを形成する工程において、
前記第1ウェル、前記第2ウェル、および前記第3ウェルは、平面において、前記第2部分に囲まれるように形成され、
前記第1ウェル、前記第2ウェル、および前記第3ウェルは、第1方向に配列されるように形成され、
平面視において、前記第1方向と直交する第2方向における、前記第1ウェルと前記第2部分との間の距離は、前記第3ウェルと前記第2部分との間の距離よりも大きくなるように形成され、
平面視において、前記第2方向における、前記第2ウェルと前記第2部分との間の距離は、前記第3ウェルと前記第2部分との間の距離よりも大きくなるように形成される、半導体装置の製造方法。
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