CN102971855B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。由LOCOS构成供nLDMOS器件的栅电极(G)搭上的平台绝缘膜(SL)，由STI构成元件分离部(SS)。另外，在形成有多个nLDMOS器件的激活区域的最外周设置与漏极区域(D)电位相同的护环。而且，隔着该护环在激活区域的周边形成元件分离部(SS)，并且使平台绝缘膜(SL)和元件分离部(SS)不相连，使两者分离。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及半导体器件的制造技术。本发明尤其涉及适用于具有场效应晶体管(横型构造(横向扩散构造、横型双扩散构造)的场效应晶体管(LaterallyDiffusedMetalOxideSemiconductorTransistor，横向扩散金属氧化物半导体晶体管：以下称为LDMOS器件))、电容元件或二极管等的半导体器件及其制造的有效的技术。
背景技术
在需要20V以上的耐压的LDMOS器件中，作为确保源极和漏极之间的耐压的方法，采用栅场板构造。栅场板构造是LDMOS器件的栅电极的端部搭于场绝缘膜上的构造，通过采用该构造，能够使栅极断开时的电场分散从而确保耐压。
例如，在日本特开2009-302548号公报(专利文献1)中公开了如下半导体器件：用于元件分离的场氧化膜和供LDMOS器件的栅电极搭上的场氧化膜由LOCOS(LocalOxidationofSilicon，硅的局部氧化)构成，且供LDMOS器件的栅电极搭上的场氧化膜的厚度形成得比用于元件分离的场氧化膜的厚度薄。
此外，在日本特开2008-182118号公报(专利文献2)中公开了如下半导体器件：在逻辑电路中，相邻的元件之间的绝缘采用凹槽LOCOS氧化膜，在电源电路中，横型MOS晶体管元件的栅电极与漏极区域的绝缘采用LOCOS氧化膜。
专利文献1：日本特开2009-302548号公报
专利文献2：日本特开2008-182118号公报
发明内容
在0.18μm以下的设计规则中，在元件分离部采用能够得到与衬底的主面大致相同高度的面、并且能够实现比LOCOS更细微的加工的STI(ShallowTrenchIsolation，浅沟道隔离)。STI是通过在衬底的主面上形成了槽之后，在该槽的内部埋入绝缘膜而形成。
因此，本发明人等研究了为了半导体器件的高集成化，也由STI构成供LDMOS器件的栅电极搭上的场绝缘膜(以下称为平台(terrace)绝缘膜)的情况。但是，在按照0.18μm以下的设计规则制造、并在元件分离部及平台绝缘膜两者中适用了STI的半导体器件中，存在以下说明的各种技术上的课题。
<课题1：导通电阻的增加>
图48表示在本申请发明之前，本发明人等进行了研究的将STI应用于平台绝缘膜的LDMOS器件的线性工作区域中的电子电流分布的模拟结果的一个例子。图中，符号100为硅(Si)衬底、符号101为由STI构成的平台绝缘膜、符号102为栅电极、符号103为栅极绝缘膜、符号104为漏极区域、符号105为源极区域。单元间距(cellpitch，源极区域的中央部与漏极区域的中央部的距离)为3.1μm。
在平台绝缘膜中使用了LOCOS的LDMOS器件中得到了14mΩ·mm2的导通电阻。与此相对地，在平台绝缘膜中使用了STI的LDMOS器件中，导通电阻变为18mΩ·mm2，与平台绝缘膜中使用了LOCOS的LDMOS器件相比导通电阻增加了大约三成。如图48所示，认为这是由于由STI构成的平台绝缘膜101破坏了电流流经的区域，从而电流路径变窄引起的。即，虽然电流路径变窄，但由于电子选择低电阻的路径，因此电流集中在衬底100和由STI构成的平台绝缘膜101的界面而流动。因此，导通电阻增加。
<课题2：导通耐压的降低>
图49表示在本申请发明之前，本发明人等进行了研究的将STI应用于平台绝缘膜的LDMOS器件的静态特性波形(漏极电流(Ids)-漏极电压(Vds)特性)的模拟结果的一个例子。实线是单元间距(源极区域的中央部与漏极区域的中央部的距离)为3.1μm的LDMOS器件的静态特性波形，虚线是单元间距(源极区域的中央部与漏极区域的中央部的距离)为5μm的LDMOS器件的静态特性波形。此外，图50表示在本申请发明之前，本发明人等进行了研究的将STI应用于平台绝缘膜的LDMOS器件的饱和工作区域(漏极区域的最大额定电压为20V，且栅电极的实际工作电压为5V)中的电流分布的模拟结果的另一个例子。单元间距(源极区域的中央部与漏极区域的中央部的距离)为3.1μm。
如图49中实线所示，在单元间距为3.1μm的LDMOS器件中，形成线性区域的斜率较小、且从线性区域向饱和区域的过度不明显的所谓虚拟饱和特性。线性区域的斜率相当于沟道电导(g)，其倒数(1/g)相当于LDMOS器件的导通电阻。即，在这种沟道电导(g)(高导通电阻)小的LDMOS器件中，开关性能劣化，因此在电源电路中导通损耗增加。此外，表示上述虚拟饱和特性的LDMOS器件易产生由于通电导致的偏压劣化。认为这些现象全部都是由于上述电流向衬底100和由STI构成的平台绝缘膜101的界面集中而引起的。
此外，在漏极电压高的区域产生漏极电流上升的现象。如图50所示，认为这是由于随着漏极电压增加，在电流集中的区域(图50的由椭圆包围的区域)发生的碰撞离子(impaction)化(雪崩现象)逐渐增加而引起的。即，在漏极电流中追加由碰撞离子化产生的电子，由此漏极电流上升。另一方面，通过碰撞离子化也产生空穴，该空穴通过源极区域105正下方的p型扩散区域(收缩电阻(pinchresistor)区域)并最终被背栅电极吸收。但是，随着基于该空穴的电流增加，在收缩电阻区域产生电压降，直到源极区域105和p型扩散区域的pn结被施加顺向偏压。最终存在于LDMOS器件内部的寄生npn晶体管工作，漏极电流急剧增加，由于此时的发热导致LDMOS器件被破坏。
像这样的导通耐压的降低能够通过扩大单元间距，缓和电流向衬底100和由STI构成的平台绝缘膜101的界面集中而抑制。如上述图49的虚线所示，在单元间距为5μm的LDMOS器件中，与单元间距为3.1μm的LDMOS器件相比，由于电流集中和碰撞离子化缓和，因此漏极电流的上升被消除从而导通耐压上升。但是，在单元间距为5μm的LDMOS器件中，与单元间距为3.1μm的LDMOS器件相比，单元尺寸增加，且由于源极区域与漏极区域的距离远离，因此线性区域的斜率(沟道电导(g))进一步变小。即，LDMOS器件的主要性能即导通电阻增加至对于制品不能容许的程度。
<课题3：nLDMOS器件的可靠性的降低>
图51～图54表示在本申请发明之前，本发明人等进行了研究的nLDMOS(n沟道型LDMOS)器件的构造。图51(a)及(b)分别是说明第一及第二nLDMOS器件的基本构造的主要部分平面的概略图，图52是第一nLDMOS器件的主要部分俯视图，图53是沿图52的A-A线的主要部分剖视图，图54是沿图52的B-B线的主要部分剖视图。
图51(a)所示的第一nLDMOS器件包括：沿第一方向(图中的Y方向：沟道宽度方向)形成的源极区域S；与源极区域S隔开规定距离(沟道长)，并沿第一方向形成的平台绝缘膜SL；隔着平台绝缘膜SL在与源极区域S相反一侧(与第一方向垂直的第二方向(图中的X方向：沟道长度方向))沿第一方向形成的漏极区域D；以及一部分搭于平台绝缘膜SL上，且形成在源极区域S和漏极区域D之间的栅电极G(在图51(a)中用虚线表示)。
此外，在形成有多个第一nLDMOS器件的激活区域的周边形成有元件分离部SS。平台绝缘膜SL由STI构成，元件分离部SS也由STI构成，平台绝缘膜SL和元件分离部SS相连。
此外，图51(b)所示的第二nLDMOS器件虽然与所述图51(a)所示的第一nLDMOS器件相同，但在沿第一方向延伸的源极区域S及漏极区域D的多个部位沿第二方向分开。在该分开的多个部位形成有由STI构成的平台绝缘膜SL及栅电极G，平台绝缘膜SL和元件分离部SS相连。
图52～图54表示图51(a)所示的第一nLDMOS器件的详细构造。
第一nLDMOS器件在隔着n型埋入层NBL而形成于衬底SUB的主面上的n型外延层NEpi上形成。此外，第一nLDMOS器件形成在被由STI构成的元件分离部SS包围的激活区域内，在该激活区域的n型外延层NEpi上形成有n型阱NV。
在n型外延层NEpi的主面上隔着栅极绝缘膜(图示省略)形成有栅电极G。在栅电极G的漏极区域D侧形成有由STI构成的平台绝缘膜SL，栅电极G的漏极区域D侧的端部搭于平台绝缘膜SL上。在栅电极G的源极区域S侧未形成上述平台绝缘膜SL。
由形成在n型外延层NEpi上的n型半导体区域构成的源极区域S被p型阱HPW包围。该p型阱HPW也扩散至栅电极G下方，也形成在栅电极G下方的一部分n型外延层NEpi上。另外，在源极区域S的中央部形成有p型背栅极(backgate)层BG。此外，由形成在n型外延层NEpi上的n型半导体区域构成的漏极区域D被n型阱NW包围。
另外，第一nLDMOS器件被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有多个连接孔CT，经由被埋入多个连接孔CT中的栓塞PL，布线层ML与栅电极G、源极区域S、漏极区域D、及p型背栅层BG等电连接。
但是，在使用图51～图54进行了说明的将STI应用于平台绝缘膜SL的第一及第二nLDMOS器件中，在形成有第一及第二nLDMOS器件的激活区域的内部也形成有由STI构成的平台绝缘膜SL。因此，除所述课题1(导通电阻的增加)及课题2(导通耐压的降低)之外，还可能产生由于STI的构造产生的晶体缺陷导致的第一及第二nLDMOS器件的可靠性降低。
本发明的目的在于提供一种能够不使半导体器件的工作特性劣化的情况下使半导体器件的可靠性提高的技术。
此外，本发明的另一目的在于提供一种能够实现半导体器件的高集成化的技术。
本发明的上述及其他目的和新的特征从本说明书的记述及附图可知。
简单说明本申请中公开的发明的代表性内容的概要，如下所述。
本发明是在形成在衬底上的半导体层的主面上的、被由STI构成的元件分离部包围的激活区域内具有LDMOS器件的半导体器件，其中该LDMOS器件包括：沿第一方向形成的源极区域；与源极区域隔开规定距离地形成在源极区域的周边的由LOCOS构成的平台绝缘膜；在与第一方向垂直的第二方向的源极区域的两侧隔着平台绝缘膜而沿第一方向形成的漏极区域；以及一部分搭于平台绝缘膜上、且形成在源极区域和漏极区域之间的半导体层上的栅电极，在激活区域的最外周，在第一方向上的平台绝缘膜和元件分离部之间及第二方向上的平台绝缘膜和元件分离部之间的半导体层上形成有半导体区域，且元件分离部和平台绝缘膜分离。
简单说明由本申请中公开的发明中的代表性内容得到的效果，如下所述。
能够在不使半导体器件的工作特性劣化的情况下，提高半导体器件的可靠性。
此外，能够实现半导体器件的高集成化。
附图说明
图1是本发明实施方式1的半导体器件的功能框图。
图2是本发明实施方式1的半导体器件(nLDMOS器件、高耐压pMIS、低压工作CMOS器件、及高压工作CMOS器件)的主要部分剖视图。
图3(a)是本发明实施方式1的nLDMOS器件的主要部分俯视图，(b)是沿该图(a)的I-I线的主要部分剖视图。
图4是本发明实施方式1的将LOCOS应用于平台绝缘膜的LDMOS器件的线性工作区域中的电子电流分布的模拟结果的一个例子。
图5是本发明实施方式1的将LOCOS应用于于平台绝缘膜的LDMOS器件的静态特性波形(漏极电流(Ids)-漏极电压(Vds)特性)的模拟结果的一个例子。实线为由LOCOS构成平台绝缘膜的LDMOS器件的静态特性波形，虚线为由STI构成平台绝缘膜的LDMOS器件的静态特性波形。
图6是本发明实施方式1的平台绝缘膜的主要部分截面的放大图。(a)为不是凹槽形状的平台绝缘膜的主要部分剖视图，(b)为凹槽形状的平台绝缘膜的主要部分剖视图。
图7是说明本发明实施方式1的nLDMOS器件的基本构造的主要部分平面的概略图。
图8是本发明实施方式1的nLDMOS器件的主要部分俯视图。
图9是沿图8的Ia-Ia线的主要部分剖视图。
图10(a)、(b)、及(c)是沿图8的Ib-Ib线的主要部分剖视图。
图11是说明本实施方式1的nLDMOS器件的第一变形例的基本构造的主要部分平面的概略图。
图12是说明本实施方式1的nLDMOS器件的第二变形例的基本构造的主要部分平面的概略图。
图13是说明本实施方式1的nLDMOS器件的第三变形例的基本构造的主要部分平面的概略图。
图14(a)、(b)、及(c)是说明本实施方式1的nLDMOS器件的第四变形例的平台绝缘膜的主要部分俯视图。
图15是表示本发明实施方式1的半导体器件的制造工序的半导体器件的主要部分剖视图。
图16是继图15之后的半导体器件的制造工序中的与图15同一部位的主要部分剖视图。
图17是继图16之后的半导体器件的制造工序中的与图15同一部位的主要部分剖视图。
图18是继图17之后的半导体器件的制造工序中的与图15同一部位的主要部分剖视图。
图19是继图18之后的半导体器件的制造工序中的与图15同一部位的主要部分剖视图。
图20是继图19之后的半导体器件的制造工序中的与图15同一部位的主要部分剖视图。
图21是继图20之后的半导体器件的制造工序中的与图15同一部位的主要部分剖视图。
图22是继图21之后的半导体器件的制造工序中的与图15同一部位的主要部分剖视图。
图23是继图22之后的半导体器件的制造工序中的与图15同一部位的主要部分剖视图。
图24是继图23之后的半导体器件的制造工序中的与图15同一部位的主要部分剖视图。
图25是继图24之后的半导体器件的制造工序中的与图15同一部位的主要部分剖视图。
图26是说明本发明实施方式2的nLDMOS器件的基本构造的主要部分平面的概略图。
图27是本发明实施方式2的nLDMOS器件的主要部分俯视图。
图28是沿图27的IIa-IIa线的主要部分剖视图。
图29(a)及(b)是沿图27的IIb-IIb线的主要部分剖视图。
图30是说明本发明实施方式2的nLDMOS器件的第一变形例的基本构造的主要部分平面的概略图。
图31是本发明实施方式3的完全分离型nLDMOS器件的主要部分俯视图。
图32是沿图31的IIIa-IIIa线的主要部分剖视图。
图33是沿图31的IIIb-IIIb线的主要部分剖视图。
图34是说明本发明实施方式4的高耐压pMIS的基本构造的主要部分平面的概略图。
图35是本发明实施方式4的高耐压pMIS的主要部分俯视图。
图36是沿图35的IVa-IVa线的主要部分剖视图。
图37是沿图35的IVb-IVb线的主要部分剖视图。
图38是本发明实施方式5的高耐压肖特基势垒二极管的主要部分俯视图。
图39是沿图38的V-V线的主要部分剖视图。
图40本发明实施方式6的高耐压电容的主要部分俯视图。
图41是沿图40的VI-VI线的主要部分剖视图。
图42是本发明实施方式7的电容器掺杂(capacitordope)电容的主要部分俯视图。
图43是沿图42的VIIa-VIIa线的主要部分剖视图。
图44是沿图42的VIIb-VIIb线的主要部分剖视图。
图45是本发明实施方式8的npn双极型高耐压ESD(静电破坏)保护元件的主要部分俯视图。
图46是沿图45的VIIIa-VIIIa线的主要部分剖视图。
图47是沿图45的VIIIb-VIIIb线的主要部分剖视图。
图48是在本申请发明之前，本发明人等进行了研究的将STI应用于平台绝缘膜的LDMOS器件的线性工作区域中的电子电流分布的模拟结果的一个例子。
图49是在本申请发明之前，本发明人等进行了研究的将STI应用于平台绝缘膜的LDMOS器件的静态特性波形(漏极电流(Ids)-漏极电压(Vds)特性)的模拟结果的一个例子。实线是单元间距为3.1μm的LDMOS器件的静态特性波形，虚线是单元间距为5μm的LDMOS器件的静态特性波形。
图50是在本申请发明之前，本发明人等进行了研究的将STI应用于平台绝缘膜的LDMOS器件的饱和工作区域(漏极区域的最大额定电压为20V，且栅电极的实际工作电压为5V)中的电流分布的模拟结果的另一个例子。
图51(a)及(b)分别是说明在本申请发明之前，本发明人等进行了研究的第一及第二nLDMOS器件的基本构造的主要部分平面的概略图。
图52是在本申请发明之前，本发明人等进行了研究的第一nLDMOS器件是主要部分俯视图。
图53是沿图52的A-A线的主要部分剖视图。
图54是沿图52的B-B线的主要部分剖视图。
具体实施方式
在以下的实施方式中，为了方便起见，在必要时分割为多个部分或实施方式进行说明，但是，除特别明示的情况以外，它们并不是互相没有关系的，存在一个实施方式是另一个实施方式的一部分或全部的变形例、详细情况、补充说明等的关系。
此外，在以下的实施方式中，在言及要素的数量等(包含个数、数值、量、范围等)的情况下，除特别明示的情况及原理上明确限定为特定的数量的情况等以外，不限于该特定的数量，可以是特定的数量以上也可以是特定的数量以下。另外，在以下的实施方式中，其构成要素(也包含要素步骤等)除特别明示的情况及原理上明确是必须的情况等以外，并不能说一定是必须的。同样，在以下的实施方式中，在言及构成要素等的形状、位置关系等时，除特别明示的情况及原理上明确地不成立的情况等以外，还包括实质上与其形状等近似或类似的要素等。关于这一点，上述数值及范围也是一样的。
此外，在以下的实施方式中使用的附图中，也存在为了易于理解附图而在俯视图中也标注剖面线的情况。此外，在以下的实施方式中，将以场效应晶体管为代表的MISFET(MetalInsulatorSemiconductorFieldEffectTransistor，金属绝缘体半导体场效应晶体管)简记为MIS，将p沟道型的MISFET简记为pMIS，将n沟道型的MISFET简记为nMIS。此外，将n沟道型的LDMOS器件简记为nLDMOS器件。
此外，在以下用于说明实施方式的全部附图中，对具有相同功能的部件原则上标注相同的附图标记，并省略其重复说明。以下，基于附图来详细说明本发明的实施方式。
(实施方式1)
图1表示本实施方式1的半导体器件的功能框图。
半导体器件是在硬盘驱动器(HardDiskDrive)中使用的电源IC(IntegratedCircuit，集成电路)，例如由逻辑(Logic)控制电路块、电源(Power)电路块、模拟(analog)电路块、逻辑用内部电源C5、及模拟用内部电源C6等构成。另外，在逻辑控制电路块上有例如逻辑控制电路部C1及I/O缓存(Input/OutputBuffer)电路部C2等。此外，在电源电路块上有例如主轴用驱动器(SpindleDriver)C3a、音圈马达用驱动器(VoiceCoilMotorDriver)C3b、电源开关(PowerSwitch)C3c、前置放大器(Preamplifier)用负电位电源C3d、及微执行器用驱动器(MicroActuatorDriver)C3e等。此外，在模拟电路块上有例如升压器升压电路C4a、电流传感器C4b、及电压监视器C4c等。
在逻辑控制电路部C1形成有以例如1.5V工作的CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)器件等。
在I/O缓存电路部C2形成有以例如6V工作的CMOS器件等。
在搭载于电源电路块的主轴用驱动器C3a、音圈马达用驱动器C3b、及电源开关C3c上形成有例如nLDMOS器件或肖特基势垒二极管(SchottkyBarrierDiode)等，在前置放大器用负电位电源C3d及微执行器用驱动器C3e上形成有例如完全分离型(Full-Isolation型)nLDMOS器件等。
在模拟电路块上形成有例如以6V工作的CMOS器件、高耐压pMIS、电容元件(以平台绝缘膜为电容绝缘膜的电容元件(以下称为高耐压电容)及以与CMOS器件的栅极绝缘膜同一层的绝缘膜为电容绝缘膜的电容元件(以下称为电容器掺杂电容))、电阻元件、双极晶体管等。
<构成半导体器件的各种电路元件的截面构造>
图2表示本实施方式1的半导体器件的主要部分剖视图，图3(a)及(b)分别表示本实施方式1的形成在电源电路块上的nLDMOS器件的主要部分俯视图及沿该图(a)的I-I线的主要部分剖视图。在图2中只示出了：形成于逻辑控制电路部C1等、并以例如1.5V工作的CMOS器件(以下称为低压工作CMOS器件)；形成于I/O缓存电路部C2及模拟电路块等、并以例如6V工作的CMOS器件(以下称为高压工作CMOS器件)；形成在电源电路块上的nLDMOS器件；及形成在模拟电路块上的高耐压pMIS，省略其他元件。此外，在图2中示出了低压工作CMOS器件、高压工作CMOS器件、nLDMOS器件、及高耐压pMIS的沿沟道方向的主要部分剖视图。
低压工作CMOS器件、高压工作CMOS器件、nLDMOS器件、及高耐压pMIS等多个电路元件形成在同一衬底SUB的主面上。衬底SUB包括：由p型单晶硅构成的半导体衬底Psub、及形成在半导体衬底Psub上的p型外延层(p型半导体层)PEpi。另外，在p型外延层PEpi上隔着n型埋入层NBL形成有n型外延层(n型半导体层)NEpi。
各电路元件形成在n型外延层NEpi上。在形成各电路元件的区域的n型外延层NEpi的周围(侧面及底面)形成有：形成在n型外延层NEpi的主面上的由STI构成的元件分离部SS、形成在元件分离部SS下方的n型外延层NEpi上的p型接合分离部Piso、形成在p型接合分离部Piso下方的p型外延层PEpi上的p型埋入层PBL、以及n型埋入层NBL。即，形成各电路元件的区域被元件分离部SS、p型接合分离部Piso、p型埋入层PBL、及n型埋入层NBL包围，与相邻的形成其他电路元件的区域电分离。元件分离部SS具有防止形成在n型外延层NEpi上的各电路元件之间的干涉的功能，例如通过在n型外延层NEpi上形成槽、并在该槽的内部埋入绝缘膜的STI法而形成。此外，元件分离部SS(STI)的深度为250～350nm左右。
首先，详细说明nLDMOS器件的结构。
nLDMOS器件为例如20V用的高耐压器件。如图2及图3所示，在nLDMOS器件形成区域的n型外延层NEpi的主面上形成有n型阱NV。在n型阱NV中导入磷(P)或砷(As)等n型杂质。
在形成有n型阱NV的n型外延层NEpi的主面上形成有栅极绝缘膜13。该栅极绝缘膜13例如由氧化硅构成，其厚度为例如13.5nm左右。此外，在栅极绝缘膜13的漏极区域D侧形成有由LOCOS构成的平台绝缘膜SL。该平台绝缘膜SL形成得比由STI构成的元件分离部SS薄，平台绝缘膜SL的厚度形成为例如70～200nm，优选为70～100nm左右。在栅极绝缘膜13的源极区域S侧未形成上述平台绝缘膜SL。
在栅极绝缘膜13上方形成有栅电极15d。该栅电极15d例如由多晶硅构成，其厚度为例如250nm左右。此外，栅电极15d的漏极区域D侧的端部搭于平台绝缘膜SL上。这样，形成使用平台绝缘膜SL而使漏极区域D侧的栅电极15d上升的构造，由此能够缓和栅电极15d和nLDMOS器件的漏极区域D之间的电场。另外，在栅电极15d上方形成有硅化物膜16。该硅化物膜16为例如硅化钴膜、硅化镍膜、或硅化铂膜。
在栅电极15d及栅极绝缘膜13的层叠膜的两侧的侧壁形成有侧墙(sidewall)17。
nLDMOS器件具有由n型扩张(extension)区域及n型扩散区域构成的LDD(LightlyDopedDrain，轻掺杂漏极)构造的源极区域S。在源极区域S侧的侧墙17的正下方形成有n型扩张区域，在该n型扩张区域的外侧形成有n型扩散区域。在n型扩张区域及n型扩散区域中导入了P或As等n型杂质，但在n型扩散区域中导入的n型杂质的浓度高于n型扩张区域。通过设置n型扩张区域，能够抑制高温工作、或高温及高压工作中的nLDMOS器件的阈值电压的变动。
此外，源极区域S被p型阱HPW包围。该p型阱HPW扩散至栅电极15d下方，也形成在栅电极15d下方的一部分区域。在20V用的nLDMOS器件中，在n型阱NV和p型阱HPW的接合部处耐压确定，因此n型阱NV的杂质浓度设定为低于构成源极区域S的n型扩张区域及n型扩散区域的杂质浓度。
另外，在源极区域S的中央部形成有p型背栅层BG。该p型背栅层BG与构成源极区域S一部分的n型扩散区域接触。通过设置p型背栅层BG，能够使p型阱HPW的电位固定牢固，能够防止由于寄生npn(n型阱NV-p型阱HPW-源极区域S(n型扩散区域))工作导致的导通耐压降低。
在源极区域S及p型背栅层BG的表面形成有在与形成于栅电极15d上方的硅化物膜16相同的工序中形成的硅化物膜16。
nLDMOS器件具有由n型扩散区域构成的漏极区域D。在n型扩散区域中导入P或As等n型杂质，能够在与构成源极区域S一部分的n型扩散区域相同的工序中形成。
此外，漏极区域D被n型阱NW包围。在供漏极区域D侧的栅电极15d的端部搭上的平台绝缘膜SL的正下方形成有n型阱NV。若n型阱NV与漏极区域D直接接合，则在高电流及高压工作时，电流及电场集中在n型阱NV与漏极区域D的接合部而形成热点从而易破坏nLDMOS器件。因此，作为防止该情况的缓和层，在n型阱NV和漏极区域D(n型扩散区域)之间形成n型阱NW。
在漏极区域D的表面形成有在与形成于栅电极15d上方的硅化物膜16相同的工序中形成的硅化物膜16。
此外，nLDMOS器件被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有到达例如源极区域S、p型背栅层BG、及漏极区域D等的多个连接孔CT。另外，形成有经由被埋入多个连接孔CT内部的由导电材料构成的栓塞PL而与例如源极区域S、p型背栅层BG、及漏极区域D等电连接的布线层ML。
接着，详细说明高耐压pMIS的结构。
高耐压pMIS为例如20V用的高耐压器件。如图2所示，在高耐压pMIS形成区域的n型外延层NEpi的主面上形成有栅极绝缘膜28。该栅极绝缘膜28例如由氧化硅构成，其厚度为例如13.5nm左右。此外，在栅极绝缘膜28的漏极区域D2侧形成有由STI构成的平台绝缘膜SL。在栅极绝缘膜28的源极区域S2侧未形成上述平台绝缘膜SL。
在栅极绝缘膜28上方形成有栅电极15h。该栅电极15h例如由多晶硅构成，其厚度为例如250nm左右。此外，栅电极15h的漏极区域D2侧的端部搭于平台绝缘膜SL上。这样，形成使用平台绝缘膜SL而使漏极区域D2侧的栅电极15h上升的构造，由此能够缓和栅电极15h和高耐压pMIS的漏极区域D2之间的电场。另外，在栅电极15h上方形成有硅化物膜16。该硅化物膜16为例如硅化钴膜、硅化镍膜、或硅化铂膜。
在栅电极15h及栅极绝缘膜28的层叠膜的两侧的侧壁形成有侧墙17。
高耐压pMIS具有由p型扩张(extension)区域及p型扩散区域构成的源极区域S2。在源极区域S2侧的侧墙17的正下方形成有p型扩张区域，在该p型扩张区域的外侧形成有p型扩散区域。在p型扩张区域及p型扩散区域中导入了硼(B)等p型杂质。此外，构成源极区域S2的p型扩张区域及p型扩散区域被n型阱HNW包围。该n型阱HNW扩散至栅电极15h下方，也形成在栅电极15h下方的一部分区域。n型阱HNW的杂质浓度设定为低于构成源极区域S2的p型扩散区域的杂质浓度。
在源极区域S2的表面形成有在与形成于栅电极15h上方的硅化物膜16相同的工序中形成的硅化物膜16。
此外，高耐压pMIS具有由p型扩散区域PV及p型扩散区域33构成的漏极区域D2。p型扩散区域PV以包围平台绝缘膜SL的周围(侧面及底面)的方式形成。此外，隔着平台绝缘膜SL在与栅电极15h相反一侧形成有p型扩散区域33，该p型扩散区域33的周围(侧面及底面)被p型扩散区域PV包围。在p型扩散区域PV及p型扩散区域33中导入B等p型杂质，p型扩散区域33的杂质浓度与构成源极区域S2一部分的p型扩散区域的杂质浓度相同，但p型扩散区域PV的杂质浓度设定为低于构成源极区域S2的p型扩散区域的杂质浓度。
在构成漏极区域D2一部分的p型扩散区域33的表面形成有在与形成于栅电极15h上方的硅化物膜16相同的工序中形成的硅化物膜16。
高耐压pMIS被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有到达例如源极区域S2及构成漏极区域D2一部分的p型扩散区域33等的多个连接孔CT。另外，形成有经由被埋入多个连接孔CT内部的由导电材料构成的栓塞PL而与例如源极区域S2及构成漏极区域D2一部分的p型扩散区域33等电连接的布线层ML。
接着，详细说明低压工作CMOS器件的结构。
如图2所示，低压工作CMOS器件由形成在n型外延层NEpi上的低压用nMIS和低压用pMIS构成。在低压用nMIS形成区域的n型外延层NEpi的主面上形成有p型阱PW，在低压用pMIS形成区域的n型外延层NEpi的主面上形成有n型阱NW。在p型阱PW中导入B等p型杂质，在n型阱NW中导入P或As等n型杂质。
接着，说明低压用nMIS的结构。
在形成于低压用nMIS形成区域的n型外延层NEpi的主面上的p型阱PW上方形成有栅极绝缘膜36。该栅极绝缘膜36例如由氧化硅构成，其厚度为例如3.7nm左右。在栅极绝缘膜36上方形成有栅电极15n。该栅电极15n例如由多晶硅构成，其厚度为例如250nm左右。另外，在栅电极15n上方形成有硅化物膜16。该硅化物膜16为例如硅化钴膜、硅化镍膜、或硅化铂膜。
在栅电极15n及栅极绝缘膜36的层叠膜的两侧的侧壁形成有侧墙17。在该侧墙17正下方的p型阱PW上形成有n型扩张(extension)区域，在该n型扩张区域的外侧形成有n型扩散区域。在n型扩张区域及n型扩散区域中导入了P或As等n型杂质，在n型扩散区域中导入的n型杂质的浓度高于n型扩张区域。由n型扩张区域及n型扩散区域形成具有LDD构造的低压用nMIS的源极·漏极区域SD。虽未图示，但在栅电极15n正下方的p型阱PW上形成有导入用于调整低压用nMIS的阈值的杂质的沟道区域。
在源极·漏极区域SD的表面形成有在与形成于栅电极15n上方的硅化物膜16相同的工序中形成的硅化物膜16。
接着，说明低压用pMIS的结构。
在形成于低压用pMIS形成区域的n型外延层NEpi的主面上的n型阱NW上形成有栅极绝缘膜36。该栅极绝缘膜36例如由氧化硅构成，其厚度为例如3.7nm左右。在栅极绝缘膜36上方形成有栅电极15p。该栅电极15p例如由多晶硅构成，其厚度为例如250nm左右。另外，在栅电极15p上方形成有硅化物膜16。该硅化物膜16为与所述低压用nMIS的硅化物膜16相同的结构。
在栅电极15p及栅极绝缘膜36的层叠膜的两侧的侧壁形成有侧墙17。在该侧墙17正下方的n型阱NW上形成有半导体区域即p型扩张(extension)区域，在该p型扩张区域的外侧形成有p型扩散区域。在p型扩张区域及p型扩散区域中导入了B等p型杂质，在p型扩散区域中导入的p型杂质的浓度高于p型扩张区域。由p型扩张区域及p型扩散区域形成具有LDD构造的低压用pMIS的源极·漏极区域SD。虽未图示，但在栅电极15p正下方的n型阱NW上形成有导入用于调整低压用pMIS的阈值的杂质的沟道区域。
在源极·漏极区域SD的表面形成有在与形成于栅电极15p上方的硅化物膜16相同的工序中形成的硅化物膜16。
低压工作CMOS器件被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有到达低压用nMIS的源极·漏极区域SD或低压用pMIS的源极·漏极区域SD等的多个连接孔CT。另外，形成有经由被埋入多个连接孔CT内部的由导电材料构成的栓塞PL而与例如低压用nMIS的源极·漏极区域SD及低压用pMIS的源极·漏极区域SD等电连接的布线层ML。
接着，详细说明高压工作CMOS器件的结构。
如图2所示，高压工作CMOS器件由形成在n型外延层NEpi上的高压用nMIS和高压用pMIS构成。在高压用nMIS形成区域的n型外延层NEpi的主面上形成有p型阱HPW，在高压用pMIS形成区域的n型外延层NEpi的主面上形成有n型阱HNW。在p型阱HPW中导入B等p型杂质，在n型阱HNW中导入P或As等n型杂质。
高压用nMIS的结构与所述低压用nMIS的结构相同，但高压用nMIS的栅极绝缘膜43的厚度形成得比低压用nMIS的栅极绝缘膜36的厚度厚。栅极绝缘膜43的厚度为例如13.5nm左右。此外，高压用nMIS的n型扩张区域的杂质浓度形成得比低压用nMIS的n型扩张区域的杂质浓度低。
此外，高压用pMIS的结构也与上述低压用pMIS的结构相同，但高压用pMIS的栅极绝缘膜43的厚度形成得比低压用pMIS的栅极绝缘膜36的厚度厚。栅极绝缘膜43的厚度为例如13.5nm左右。此外，高压用pMIS的p型扩张区域的杂质浓度形成得比低压用pMIS的p型扩张区域的杂质浓度低。
此外，高压工作CMOS器件被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有到达高压用nMIS的源极·漏极区域SD及高压用pMIS的源极·漏极区域SD等的多个连接孔CT。另外，形成有经由被埋入多个连接孔CT内部的由导电材料构成的栓塞PL而与例如高压用nMIS的源极·漏极区域SD或高压用pMIS的源极·漏极区域SD等电连接的布线层ML。
在形成于nLDMOS器件、高耐压pMIS、低压工作CMOS器件、及高压工作CMOS器件上的布线层ML的上层隔着层间绝缘膜还形成有布线层ML2、ML3。
<nLDMOS器件的基本构造>
接着，以下详细说明本实施方式1的在平台绝缘膜中应用了LOCOS的nLDMOS器件的构造及特性。
1.关于nLDMOS器件的导通电阻
在图4中表示本实施方式1的将LOCOS应用于平台绝缘膜的nLDMOS器件的线性工作区域中的电子电流分布的模拟结果的一个例子。图中，符号100是硅(Si)衬底，符号101是平台绝缘膜，符号102是栅电极，符号103是栅极绝缘膜，符号104是漏极区域，符号105是源极区域。单元间距(源极区域的中央部与漏极区域的中央部的距离)为3.1μm。
如图4所示，可知在平台绝缘膜中使用了LOCOS的情况下，与在平台绝缘膜中使用了STI的情况(参照上述图48)相比，电流流动的区域变宽，电流路径变宽。由于电流路径变宽，因此能够减小导通电阻。从图4所示的模拟结果得到12mΩ·mm2的导通电阻。
通过像这样由LOCOS构成平台绝缘膜，能够解决上述课题1(导通电阻的增加)。
此外，平台绝缘膜SL(LOCOS)的厚度是比形成有元件分离部SS(STI)的槽的深度小的厚度。
2.关于nLDMOS器件的导通耐压
在图5中表示本实施方式1的将LOCOS应用于平台绝缘膜的nLDMOS器件的静态特性波形(漏极电流(Ids)-漏极电压(Vds)特性)的模拟结果的一个例子。单元间距(源极区域的中央部与漏极区域的中央部的距离)为3.1μm。
如图5所示，在平台绝缘膜中使用了LOCOS的nLDMOS器件中，与在平台绝缘膜中使用了STI的nLDMOS器件相比，线性区域的斜率即沟道电导(g)较大，如上述所说明导通电阻减小。此外，虚拟饱和特性被消除，从线性区域向饱和区域的过度变明显。另外在平台绝缘膜中使用了LOCOS的nLDMOS器件的漏极高压区域的漏极电流的上升小于在平台绝缘膜中使用了STI的nLDMOS器件。认为这都是由于通过由LOCOS构成平台绝缘膜而缓和了电流集中从而抑制了碰撞离子化，而且其结果是雪崩电流减小而实现的。因此，通过在平台绝缘膜中使用LOCOS，在单元间距小于5μm的nLDMOS器件中也能够得到所希望的导通耐压，能够防止开关性能的劣化。
通过像这样由LOCOS构成平台绝缘膜，能够解决所述课题2(导通耐压的降低)。
3.关于nLDMOS器件的截止耐压(平台绝缘膜的截面断面构造)
在图6中表示本实施方式1的平台绝缘膜的主要部分截面的放大图。图6(a)为不是凹槽形状的平台绝缘膜的主要部分剖视图，图6(b)为凹槽形状的平台绝缘膜的主要部分剖视图。
可知nLDMOS器件的导通电阻及导通耐压可如前所述通过由LOCOS构成平台绝缘膜而改善。但是，若将平台绝缘膜的厚度设定得过薄，则nLDMOS器件的漏极区域与源极区域之间的截止耐压(栅电极和源极区域短路)降低。因此，平台绝缘膜的厚度需要根据所需的耐压而确定。本发明人等进行了研究，结果当平台绝缘膜的厚度超过70nm时得到了25V以上的截止耐压。由此可知，在例如20V用的nLDMOS器件中，平台绝缘膜的厚度只要是100nm左右即可。即，使本实施方式1的平台绝缘膜SL(LOCOS)的厚度为70～200nm左右，优选为70～100nm左右。
但是，如图6(b)所示，若平台绝缘膜SL的一部分成为平台绝缘膜SL的主面相对于n型外延层NEpi的主面凹陷的凹槽形状，则在平台绝缘膜SL端部附近的n型外延层NEpi中电场显著增强，碰撞离子增加。由此，nLDMOS器件的截止耐压降低。
因此，如图6(a)所示，在本实施方式1的nLDMOS器件中，使用由不是凹槽形状的LOCOS构成平台绝缘膜SL。由此，能够防止截止耐压的降低。
4.关于整个nLDMOS器件的平面布局
使用图7～图10来说明本实施方式1的LDMOS器件的构造。图7是说明nLDMOS器件的基本构造的主要部分平面的概略图，图8是nLDMOS器件的主要部分俯视图，图9是沿图8的Ia-Ia线的主要部分剖视图，图10(a)、(b)、及(c)是沿图8的Ib-Ib线的主要部分剖视图。
如图7所示，多个nLDMOS器件形成在被元件分离部SS包围的激活区域内。nLDMOS器件包括：沿第一方向(图中的Y方向：沟道宽度方向)形成的源极区域S；距源极区域S空出规定距离(沟道长)、并形成在源极区域S的周边的平台绝缘膜SL；隔着平台绝缘膜SL而形成在源极区域S的两侧、且在平台绝缘膜SL的周边的漏极区域D；以及一部分搭于平台绝缘膜SL上，且形成在源极区域S和漏极区域D之间的栅电极G(在图7中用虚线表示)。
另外，形成在nLDMOS器件上的平台绝缘膜SL成为包围源极区域S周边的闭环构造，并且在形成有多个nLDMOS器件的激活区域内未形成STI，平台绝缘膜SL和元件分离部SS分离。此外，平台绝缘膜SL由LOCOS构成，元件分离部由STI构成，两者的构造不同。
另外，在形成有多个nLDMOS器件的激活区域的最外周形成有漏极区域D，该漏极区域D作为护环发挥作用。形成在相邻的源极区域S之间的多个漏极区域D与形成在激活区域最外周且作为护环发挥作用的漏极区域D相连。因此，在俯视观察时，形成在激活区域内的全部漏极区域D相连。此外，在形成在激活区域最外周且作为护环发挥作用的漏极区域D的周边形成有元件分离部SS。即，在第一方向及与第一方向垂直的第二方向(图中的X方向：沟道长度方向)、在激活区域的周边隔着护环均形成有由STI构成的元件分离部SS。
此外，在图7中例示了共有漏极区域D的三个nLDMOS器件，但并不限定于此。
在图8、图9、及图10(a)中表示图7所示的nLDMOS器件的详细构造。
nLDMOS器件形成在隔着n型埋入层NBL而形成在衬底SUB的主面上的n型外延层NEpi上。此外，nLDMOS器件形成在被由STI构成的元件分离部SS所包围的激活区域内，且在该激活区域的n型外延层NEpi上形成有n型阱NV。
在n型外延层NEpi的主面上隔着栅极绝缘膜(图示省略)形成有栅电极G。栅电极G例如由多晶硅构成。在栅电极G的漏极区域D侧形成有由LOCOS构成的平台绝缘膜SL，该栅电极G的漏极区域D侧的端部搭于平台绝缘膜SL上。在栅电极G的源极区域S侧未形成上述平台绝缘膜SL。
由形成在n型外延层NEpi上的n型半导体区域构成的源极区域S被p型阱HPW包围。该p型阱HPW也扩散至栅电极G下方，也形成在栅电极G下方的一部分n型外延层NEpi上。n型阱NV的杂质浓度设定为低于构成源极区域S的半导体区域的杂质浓度。另外，在源极区域S的中央部形成有p型背栅层BG。
由形成在n型外延层NEpi上的n型半导体区域构成的漏极区域D被n型阱NW包围。
在形成有多个nLDMOS器件的激活区域的最外周形成有作为护环发挥作用的漏极区域D。在俯视观察时，形成在相邻的源极区域S之间的多个漏极区域D和形成在激活区域最外周且作为护环发挥作用的漏极区域D相连。另外，在形成在激活区域最外周的作为护环发挥作用的漏极区域D的周边形成有由STI构成的元件分离部SS，但在激活区域未形成STI。
多个nLDMOS器件被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有多个连接孔CT，并且经由被埋入多个连接孔CT内的栓塞PL，布线层ML与栅电极G、源极区域S、漏极区域D、及p型背栅层BG等电连接。
此外，在图8、图9、及图10(a)中例示了共有漏极区域D的四个nLDMOS器件，但并不限定于此。
此外，在图10(a)中，在第一方向的端部，p型阱HPW的端部蔓延到了平台绝缘膜SL之下，但无需使p型阱HPW必须形成这样的结构。例如可以如图10(b)所示，以使p型阱HPW的端部位于栅电极G下方的激活区域的方式形成p型阱HPW。或者也可以如图10(c)所示，以使p型阱HPW的端部位于栅电极G下方的激活区域的方式形成p型阱HPW，并在p型阱HPW的端部和平台绝缘膜SL之间的n型外延层NEpi上形成p型扩散区域PV。
如所述图51所示，以往的平台绝缘膜SL由STI构成，且与由STI构成的元件分离部SS相连。因此，除上述课题1(导通电阻的增加)及课题2(导通耐压的降低)之外，还可能产生由于STI的构造产生的晶体缺陷导致的nLDMOS器件的可靠性降低。
但是，在本实施方式1中，由LOCOS构成平台绝缘膜SL，由STI构成元件分离部SS，因此能够防止上述课题即导通电阻的增加及导通耐压的降低。
另外，平台绝缘膜SL与元件分离部SS不相连，使两者完全分离。特别是如图8及图10所示，在nLDMOS器件的栅极宽度方向(Y方向)，使平台绝缘膜SL和元件分离部SS分离。因此，在激活区域未形成STI，因此能够降低由于STI的构造产生的晶体缺陷对nLDMOS器件的可靠性的影响。此外，在形成有多个nLDMOS器件的激活区域的最外周设有与漏极区域D电位相同的护环，并隔着该护环在激活区域的周边形成元件分离部SS。由此，能够防止在多个nLDMOS器件和元件分离部SS之间产生的寄生MOS工作。
即，若不分离地形成平台绝缘膜SL和元件分离部SS，则可能由于平台绝缘膜SL形成时的热氧化工序，从元件分离部SS的端部开始产生晶体缺陷。因此，如本实施方式1那样，使平台绝缘膜SL和元件分离部SS分离。此外，在nLDMOS器件的栅极长度方向(X方向)及栅极宽度方向(Y方向)，nLDMOS器件的沟道区域被平台绝缘膜SL包围，因此即使从元件分离部SS开始产生晶体缺陷，缺陷也不会到达沟道区域。因此，能够提高nLDMOS器件的可靠性。
通过像这样在形成有多个nLDMOS器件的激活区域的最外周隔着与漏极区域D电位相同的护环而形成由STI构成的元件分离部SS，能够解决上述课题3(由于STI的构造产生的晶体缺陷导致的nLDMOS器件的可靠性降低)，另外，能够防止在多个nLDMOS器件和元件分离部SS之间产生的寄生MOS工作。
此外，如图8所示，在俯视观察时，与nLDMOS器件的栅电极G相对的栓塞PL形成在平台绝缘膜SL之上。其效果是，即使在栓塞PL由于掩模错位等而形成在了偏离栅电极G的部位的情况下，只要在平台绝缘膜SL上，就能够防止栓塞PL与漏极区域D或源极区域S短路的情况。
<nLDMOS器件的构造的变形例>
在图11中表示本实施方式1的nLDMOS器件的第一变形例。图11是说明nLDMOS器件的第一变形例的基本构造的主要部分平面的概略图。
在第一变形例的nLDMOS器件中，在俯视观察时，形成在激活区域内的全部栅电极G相连，此外，在俯视观察时，形成在激活区域内的全部平台绝缘膜SL全部相连。由此，所述图7所示的nLDMOS器件中在俯视观察时相连的、形成在相邻的源极区域S之间的漏极区域D和形成在激活区域最外周的作为护环发挥作用的漏极区域D在第一变形例的nLDMOS器件中不相连。
即，如图11所示，第一变形例的nLDMOS器件包括：沿第一方向形成的源极区域S；距源极区域S空出规定距离(沟道长)、并形成在源极区域S的周边的平台绝缘膜SL；隔着平台绝缘膜SL而与源极区域S在第二方向的两侧沿第一方向形成的漏极区域D；以及一部分搭于平台绝缘膜SL上、且形成在源极区域S和漏极区域D之间的栅电极G(在图11中用虚线表示)。
另外，在第一变形例的nLDMOS器件中，在第一方向的端部，在俯视观察时，沿第一方向形成的平台绝缘膜SL和沿第二方向形成的平台绝缘膜SL全部相连，并且在形成有多个nLDMOS器件的激活区域内未形成STI，由LOCOS构成的平台绝缘膜SL和由STI构成的元件分离部SS被分离。
此外，在第一变形例的nLDMOS器件中，在第一方向的端部，沿第二方向形成有栅电极G，且在俯视观察时，沿第一方向形成的栅电极G和沿第二方向形成的栅电极G全部相连。
此外，在形成有多个nLDMOS器件的激活区域的最外周形成有漏极区域D，该漏极区域D作为护环发挥作用。在形成在激活区域最外周的漏极区域D的周边形成有元件分离部SS。即，在第一方向及第二方向、在激活区域的周边隔着护环均形成有由STI构成的元件分离部SS。
此外，在图11中例示了共有漏极区域D的三个nLDMOS器件，但并不限定于此。
在图12中表示本实施方式1的nLDMOS器件的第二变形例。图12是说明nLDMOS器件的第二变形例的基本构造的主要部分平面的概略图。
在第二变形例的nLDMOS器件中，在沿第一方向延伸的源极区域S及漏极区域D的多个部位沿第二方向分开。在该分开后的多个部位形成有由LOCOS构成的平台绝缘膜SL及栅电极G。
即，如图12所示，第二变形例的nLDMOS器件包括：沿第一方向、且被分开多个而形成的源极区域S；在第二方向距源极区域S空出规定距离(沟道长)、并沿第一方向形成的平台绝缘膜SL；隔着平台绝缘膜SL而与源极区域S在第二方向的两侧沿第一方向、且被分开多个而形成的漏极区域D；在分别使沿第一方向形成的源极区域S及漏极区域D分开的区域内沿第二方向形成的平台绝缘膜SL；以及一部分搭于平台绝缘膜SL上、且形成在源极区域S和漏极区域D之间、相邻的源极区域S之间、及相邻的漏极区域D之间的栅电极G(在图12中用虚线表示)。
另外，在第二变形例的nLDMOS器件中，在第一方向的端部也形成有沿第二方向延伸的平台绝缘膜SL，在俯视观察时，沿第一方向形成的平台绝缘膜SL和沿第二方向形成的平台绝缘膜SL全部相连，并且在形成有多个nLDMOS器件的激活区域内未形成STI，由LOCOS构成的平台绝缘膜SL和由STI构成的元件分离部SS分离。
此外，在第二变形例的nLDMOS器件中，在第一方向的端部也形成有沿第二方向延伸的栅电极G，且在俯视观察时，沿第一方向形成的栅电极和沿第二方向形成的栅电极G全部相连。
此外，在形成有多个nLDMOS器件的激活区域的最外周形成有漏极区域D，该漏极区域D作为护环发挥作用。在形成于激活区域最外周的漏极区域D的周边形成有元件分离部SS。即，在第一方向及第二方向、在激活区域的周边隔着护环均形成有由STI构成的元件分离部SS。
此外，在图12中例示了共有漏极区域D的nLDMOS器件，且分别在第一方向例示了三个、在第二方向例示了四个nLDMOS器件，但并不限定于此。
在图13中表示本实施方式1的nLDMOS器件的第三变形例。图13是说明nLDMOS器件的第三变形例的基本构造的主要部分平面的概略图。
在第三变形例的nLDMOS器件中，沿第一方向及第二方向形成有多个源极区域S，在各源极区域S的周边形成有栅电极G、平台绝缘膜SL、及漏极区域D。由此，能够在第一方向及第二方向这两个方向使MOS工作。
即，如图13所示，第三变形例的nLDMOS器件包括：沿第一方向及第二方向形成为网眼状的源极区域S；在第一方向及第二方向都距源极区域S空出规定距离(沟道长)，且形成在源极区域S的周边的平台绝缘膜SL；一部分搭于平台绝缘膜SL上、且形成在源极区域S的周边的栅电极G(在图13中用虚线表示)；以及隔着平台绝缘膜SL形成在源极区域S的周边的漏极区域D。
另外，形成在nLDMOS器件上的平台绝缘膜SL成为包围源极区域S周边的闭环构造，并且在形成有多个nLDMOS器件的激活区域内未形成STI，由LOCOS构成的平台绝缘膜SL和由STI构成的元件分离部SS被分离。
此外，在形成有多个nLDMOS器件的激活区域的最外周形成有漏极区域D，该漏极区域D作为护环发挥作用。在形成于激活区域最外周的漏极区域D的周边形成有元件分离部SS。即，在第一方向及第二方向、在激活区域的周边隔着护环均形成有由STI构成的元件分离部SS。
此外，在图13中例示了共有漏极区域D的nLDMOS器件，且分别在第一方向或第二方向例示了三个nLDMOS器件，但并不限定于此。
在图14中表示本实施方式1的nLDMOS器件的第四变形例。图14(a)、(b)、及(c)是说明平台绝缘膜的平面形状的主要部分俯视图。
在例如所述图7、图11～图13中，使形成于源极区域S周边的平台绝缘膜SL的平面形状为如图14(a)所示的长方形的框状。
但是，如图14(b)所示，也可以使形成于源极区域S周边的平台绝缘膜SL的平面形状为使长方形的四个角倾斜45度的框状。即，可以是八边形。此外，角度并不限于45度，也可以是其他角度。此外，也可以是长方形或八边形以外的多边形。
或者如图14(c)所示，使形成于源极区域S周边的平台绝缘膜SL的平面形状为将长方形的四个角弄圆而成的框状。即，可以是椭圆形。
<构成半导体器件的各种电路元件的制造方法>
接着，使用图15～图25来按工序顺序说明本实施方式1的半导体器件的制造方法。这里，说明形成在半导体器件中的电路元件中的、所述图2所示的nLDMOS器件、高耐压pMIS、低压工作CMOS器件(低压用nMIS及低压用pMIS)、及高压工作CMOS器件(高压用nMIS及高压用pMIS)的制造方法。在图15～图25中，将形成有nLDMOS器件的区域称为nLDMOS形成区域，将形成有高耐压pMIS的区域称为高耐压pMIS形成区域，将形成有低压工作CMOS器件的低压用nMIS及低压用pMIS的区域分别称为低压用nMIS形成区域及低压用pMIS形成区域，将形成有高压工作CMOS器件的高压用nMIS及高压用pMIS的区域分别称为高压用nMIS形成区域及高压用pMIS形成区域。
首先，如图15所示，准备在例如单晶硅中导入了例如B等p型杂质的半导体衬底(在该阶段是称为半导体晶片的平面大致呈圆形的半导体的薄板)Psub。然后，在半导体衬底Psub的主面上形成p型外延层(p型半导体层)PEpi，进而在p型外延层PEpi的规定区域形成n型埋入层NBL及p型埋入层PBL。然后，在p型外延层PEpi的主面上形成了n型外延层(n型半导体层)NEpi之后，以到达p型埋入层PBL的方式在n型外延层NEpi上形成用于使形成有nLDMOS器件、高耐压pMIS、低压工作CMOS器件(低压用nMIS及低压用pMIS)、及高压工作CMOS器件(高压用nMIS及高压用pMIS)的区域相互电分离的p型接合分离部Piso。
接着，在n型外延层NEpi的主面上依次形成了氧化硅膜46及氮化硅膜47之后，使用光刻法形成将作为激活区域的区域覆盖的抗蚀图形。然后，在使用例如干法刻蚀依次除去了从该抗蚀图形露出的氮化硅膜47及氧化硅膜46之后，除去抗蚀图形。
接着，如图16所示，以氮化硅膜47及氧化硅膜46为掩模，使用例如干法刻蚀法除去n型外延层NEpi，在n型外延层NEpi的规定区域形成槽48。槽48的深度为例如250～350nm左右。
接着，如图17所示，在对槽48的内壁进行了氧化处理之后，在n型外延层NEpi的主面上以埋入槽48的方式形成绝缘膜。该绝缘膜是利用将例如TEOS和臭氧用于源气体的等离子体CVD法而形成的TEOS膜或利用高密度等离子体CVD法而形成的氧化硅膜等。然后，使用例如CMP(ChemicalMechanicalPlanarization，化学机械研磨)法来研磨氧化膜的表面，在槽48中埋入氧化膜。借助埋入有氧化膜的槽(STI)48，形成使多个激活区域相互分离的元件分离部SS，并形成高耐压pMIS形成区域的平台绝缘膜SL。
接着，使用例如热氧化法在n型外延层NEpi的主面上形成氧化膜49，并在氧化膜49上形成氮化硅膜50。然后，使用光刻法形成将未形成nLDMOS器件的平台绝缘膜SL的区域覆盖的抗蚀图形。然后，在使用例如干法刻蚀法除去了从该抗蚀图形露出的氮化硅膜50之后，除去抗蚀图形。
接着，如图18所示，使用例如热氧化法形成nLDMOS器件的平台绝缘膜SL，之后，除去氮化硅膜50及氧化膜49。平台绝缘膜SL的厚度为例如70～200nm，优选为70～100nm左右。然后，使用例如热氧化法在n型外延层NEpi的主面上形成氧化膜51。
接着，如图19所示，使用离子注入法在nLDMOS形成区域及高耐压pMIS形成区域的n型外延层NEpi中选择性地导入n型杂质，由此在nLDMOS形成区域形成n型阱NV，在形成于高耐压pMIS形成区域的元件分离部SS正下方形成n型阱NV。
接着，使用离子注入法在高耐压pMIS形成区域的n型外延层NEpi中选择性地导入p型杂质，由此在高耐压pMIS形成区域形成p型扩散区域PV。
接着，使用离子注入法在高耐压pMIS形成区域及高压用pMIS形成区域的n型外延层NEpi中选择性地导入n型杂质，由此在高耐压pMIS形成区域及高压用pMIS形成区域形成n型阱HNW。同样，使用离子注入法在nLDMOS形成区域及高压用nMIS形成区域的n型外延层NEpi中选择性地导入p型杂质，由此在nLDMOS形成区域及高压用nMIS形成区域形成p型阱HPW。
接着，使用离子注入法在nLDMOS形成区域及低压用pMIS形成区域的n型外延层NEpi中选择性地导入n型杂质，由此在nLDMOS形成区域及低压用pMIS形成区域形成n型阱NW。同样，使用离子注入法在低压用nMIS形成区域的n型外延层NEpi中选择性地导入p型杂质，由此在低压用nMIS形成区域形成p型阱PW。
接着，如图20所示，在除去了氧化膜51之后，在nLDMOS形成区域的n型外延层NEpi的主面上形成栅极绝缘膜13，在高耐压pMIS形成区域的n型外延层NEpi的主面上形成栅极绝缘膜28，在高压用nMIS形成区域及高压用pMIS形成区域的n型外延层NEpi的主面上形成栅极绝缘膜43。这些栅极绝缘膜13、28、43的厚度为例如13.5nm左右。此外，在低压用nMIS形成区域及低压用pMIS形成区域的n型外延层NEpi的主面上形成栅极绝缘膜36。栅极绝缘膜36的厚度为例如3.7nm左右。
接着，在栅极绝缘膜13、28、36、43上依次形成多晶硅膜52及氧化膜53。
接着，如图21所示，使用光刻法及干法刻蚀法依次加工氧化膜53及多晶硅膜52。由此，形成由多晶硅膜52构成的各电路元件的栅电极。即，在nLDMOS形成区域形成有nLDMOS器件的栅电极15d，在高耐压pMIS形成区域形成有高耐压pMIS的栅电极15h，在低压用nMIS形成区域及高压用nMIS形成区域形成有栅电极15n，在低压用pMIS形成区域及高压用pMIS形成区域形成有栅电极15p。
接着，如图22所示，使用离子注入法在高耐压pMIS形成区域及高压用pMIS形成区域的n型外延层NEpi中选择性地导入p型杂质(例如B)，由此在高耐压pMIS形成区域相对于栅电极15h自调整地形成p型扩张(extension)区域29，在高压用pMIS形成区域相对于栅电极15p自调整地形成p型扩张区域45。同样，使用离子注入法在高压用nMIS形成区域的n型外延层NEpi中选择性地导入n型杂质(例如P或As)，由此在高压用nMIS形成区域相对于栅电极15n自调整地形成n型扩张区域44。
接着，使用离子注入法在低压用pMIS形成区域的n型外延层NEpi中选择性地导入p型杂质(例如B)，由此在低压用pMIS形成区域相对于栅电极15p自调整地形成p型扩张区域39。同样，使用离子注入法在nLDMOS形成区域的n型外延层NEpi中选择性地导入n型杂质(例如P或As)，由此在nLDMOS形成区域相对于栅电极15d自调整地形成n型扩张区域18。同样，使用离子注入法在低压用nMIS形成区域的n型外延层NEpi中选择性地导入n型杂质(例如P或As)，由此在低压用nMIS形成区域相对于栅电极15n自调整地形成n型扩张区域37。
接着，如图23所示，在n型外延层NEpi的主面上堆积了氧化膜之后，使用干法刻蚀法对该氧化膜进行各向异性蚀刻。由此，在nLDMOS器件的栅电极15d的侧壁、高耐压pMIS的栅电极15h的侧壁、低压用nMIS及高压用nMIS的栅电极15n的侧壁、以及低压用pMIS及高压用pMIS的栅电极15p的侧壁形成侧墙17。栅电极15d、15h、15n、15p上的氧化膜53通过该工序被除去。
接着，使用离子注入法在nLDMOS形成区域、高耐压pMIS形成区域、低压用pMIS形成区域、及高压用pMIS形成区域的n型外延层NEpi中选择性地导入p型杂质(例如B)，由此在nLDMOS形成区域形成p型背栅层BG，在高耐压pMIS形成区域自调整地形成p型扩散区域30、33，在低压用pMIS形成区域及高压用pMIS形成区域自调整地形成p型扩散区域40。同样，使用离子注入法在nLDMOS形成区域、低压用nMIS形成区域、及高压用nMIS形成区域的n型外延层NEpi中选择性地导入n型杂质(例如P或As)，由此在nLDMOS形成区域自调整地形成n型扩散区域19、22，在低压用nMIS形成区域及高压用nMIS形成区域自调整地形成n型扩散区域38。
然后，进行热处理。通过该热处理，使所述通过离子注入而被导入n型外延层NEpi中的n型杂质及p型杂质激活化。
通过图22及图23所示的工序，形成nLDMOS器件的源极区域S(n型扩张区域18及n型扩散区域19)及漏极区域D(n型扩散区域22)，形成高耐压pMIS的源极区域S2(p型扩张区域29及p型扩散区域30)及漏极区域D2(p型扩散区域PV、33)，形成低压用nMIS的源极·漏极区域SD(n型扩张区域37及n型扩散区域38)，形成低压用pMIS的源极·漏极区域SD(p型扩张区域39及p型扩散区域40)，形成高压用nMIS的源极·漏极区域SD(n型扩张区域44及n型扩散区域38)，形成高压用pMIS的源极·漏极区域SD(p型扩张区域45及p型扩散区域40)。
接着，如图24所示，在n型外延层NEpi的主面上形成了钴(Co)膜之后，在例如470℃的温度下进行热处理。通过该热处理，使构成n型外延层NEpi的Si和Co、及构成栅电极15d、15h、15n、15p的多晶硅(Si)和Co发生固相反应而形成CoSi2，依次使用NH4OH、H2O2和H2O的混合溶液及HCl、H2O2和H2O的混合溶液除去未反应的Co。由此，在nLDMOS器件的栅电极15d、p型背栅层BG、源极区域S、及漏极区域D的各自的上表面、高耐压pMIS的栅电极15h、源极区域S2、及漏极区域D2的各自的上表面、低压用nMIS的栅电极15n及源极·漏极区域SD的各自的上表面、低压用pMIS的栅电极15p及源极·漏极区域SD的各自的上表面、高压用nMIS的栅电极15n及源极·漏极区域SD的各自的上表面、以及高压用pMIS的栅电极15p及源极·漏极区域SD的各自的上表面形成由硅化钴(CoSi2)构成的硅化物膜16。此外，也能够代替硅化钴膜而使用例如硅化镍膜或硅化铂膜等。
接着，如图25所示，在n型外延层NEpi的主面上形成层间绝缘膜Liso。层间绝缘膜Liso是使用例如等离子体CVD法而形成的TEOS膜。然后，在使用例如CMP法使层间绝缘膜Liso的表面平坦化之后，使用光刻法及干法刻蚀法在层间绝缘膜Liso上形成连接孔CT。然后，在连接孔CT的内部形成了栓塞PL之后，形成与栓塞PL连接的布线层ML。之后，形成更上层的布线，在这里省略其说明。
通过以上的制造工序，本实施方式1的半导体器件(nLDMOS器件、高耐压pMIS、低压工作CMOS器件、及高耐压工作CMOS器件)大致完成。
这样，根据本实施方式1，由LOCOS构成了平台绝缘膜SL，由此在单元间距(源极区域的中央部与漏极区域的中央部的距离)小于5μm的nLDMOS器件中，也能够防止导通电阻的增加及导通耐压的降低。
另外，在形成有多个nLDMOS器件的激活区域的最外周设置与漏极区域D电位相同的护环，且隔着该护环在激活区域的周边形成由STI构成的元件分离部SS。这样，平台绝缘膜SL和元件分离部SS不相连，使两者完全分离，在激活区域未形成STI，因此能够降低由于STI的构造产生的晶体缺陷对nLDMOS器件的可靠性降低的影响。此外，能够防止在形成于激活区域内的多个nLDMOS器件和形成于激活区域周边的元件分离部SS之间产生的寄生MOS工作。
(实施方式2)
本实施方式2的nLDMOS器件与所述实施方式1的nLDMOS器件的不同点为，源极区域的布局与漏极区域的布局反转。
使用图26～图29来说明本实施方式2的nLDMOS器件的构造。图26是说明nLDMOS器件的基本构造的主要部分平面的概略图，图27是nLDMOS器件的主要部分俯视图，图28是沿图27的IIa-IIa线的主要部分剖视图，图29(a)及(b)是沿图27的IIb-IIb线的主要部分剖视图。
如图26所示，nLDMOS器件包括：沿第一方向(沟道宽度方向)形成的漏极区域D；形成在漏极区域D周边的平台绝缘膜SL；距平台绝缘膜SL空出规定距离(沟道长)地形成在漏极区域D的两侧的源极区域S；以及一部分搭于平台绝缘膜SL上，且形成在漏极区域D和源极区域S之间的栅电极G(在图26中用虚线表示)。
另外，形成在nLDMOS器件上的平台绝缘膜SL成为包围漏极区域D周边的闭环构造，并且在形成有多个nLDMOS器件的激活区域内未形成元件分离部SS，平台绝缘膜SL和元件分离部SS分离。此外，平台绝缘膜SL由LOCOS构成，元件分离部由STI构成，两者的构造不同。
另外，在形成有多个nLDMOS器件的激活区域的最外周形成有源极区域S，该源极区域S作为护环发挥作用。形成在激活区域内的多个源极区域S和形成在激活区域最外周并作为护环发挥作用的源极区域S相连。因此，在俯视观察时，形成在激活区域内的全部源极区域S相连。此外，在形成于激活区域最外周并作为护环发挥作用的源极区域S的周边形成有元件分离部SS。即，在第一方向及第二方向、在激活区域的周边隔着护环均形成有由STI构成的元件分离部SS。
此外，在图26中例示了共有源极区域S的三个nLDMOS器件，但并不限定于此。
在图27、图28、及图29(a)中表示图26所示的nLDMOS器件的详细构造。
nLDMOS器件形成在隔着n型埋入层NBL而在衬底SUB的主面上形成的n型外延层NEpi上。此外，nLDMOS器件形成在被由STI构成的元件分离部SS包围的激活区域内，在该激活区域的n型外延层NEpi上形成有n型阱NV。
在n型外延层NEpi的主面上隔着栅极绝缘膜(图示省略)形成有栅电极G。栅电极G例如由多晶硅构成。在栅电极G的漏极区域D侧形成有由LOCOS构成的平台绝缘膜SL，该栅电极G的漏极区域D侧的端部搭于平台绝缘膜SL上。在栅电极G的源极区域S侧未形成上述平台绝缘膜SL。
由形成在n型外延层NEpi上的n型半导体区域构成的源极区域S被p型阱HPW包围。该p型阱HPW也扩散至栅电极G下方，也形成在栅电极G下方的一部分n型外延层NEpi上。n型阱NV的杂质浓度设定为低于构成源极区域S的半导体区域的杂质浓度。另外，在源极区域S中央部及形成于激活区域最外周的源极区域S的一部分上形成有p型背栅层BG。
由形成在n型外延层NEpi上的n型半导体区域构成的漏极区域D被n型阱NW包围。
在形成有多个nLDMOS器件的激活区域的最外周形成有作为护环发挥作用的源极区域S。在俯视观察时，形成在激活区域内的多个源极区域S和形成在激活区域的最外周并作为护环发挥作用的源极区域S相连。另外，在形成于激活区域最外周的作为护环发挥作用的源极区域S的周边形成有由STI构成的元件分离部SS，但在激活区域内未形成STI。即，元件分离部SS(STI)和平台绝缘膜SL(LOCOS)分离。其理由与所述实施方式1相同。
多个nLDMOS器件被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有多个连接孔CT，经由被埋入多个连接孔CT内的栓塞PL，布线层ML与栅电极G、源极区域S、漏极区域D、及p型背栅层BG等电连接。
此外，在图27、图28、及图29(a)中例示了共有源极区域S的四个nLDMOS器件，但并不限定于此。
此外，在图29(a)中，在第一方向的端部，p型阱HPW的端部蔓延到了平台绝缘膜SL之下，但无需使p型阱HPW必须形成这样的结构。例如可以如图29(b)所示，以使p型阱HPW的端部位于栅电极G之下的激活区域的方式形成p型阱HPW。
在图30中表示本实施方式2的nLDMOS器件的变形例。图30是说明nLDMOS器件的变形例的基本构造的主要部分平面的概略图。
在变形例的nLDMOS器件中，沿第一方向及第二方向形成有多个漏极区域D，且在各漏极区域D的周边形成有栅电极G、平台绝缘膜SL、及源极区域S。由此，能够在第一方向及第二方向这两个方向使MOS工作。
即，如图30所示，变形例的nLDMOS器件包括：沿第一方向及第二方向形成为网眼状的漏极区域D；形成在漏极区域D周边的平台绝缘膜SL；一部分搭于平台绝缘膜SL上、且形成在漏极区域D的周边的栅电极G(在图30中用虚线表示)；以及在第一方向及第二方向都距平台绝缘膜SL空出规定距离(沟道长)、并形成在漏极区域D的周边的源极区域S。
另外，形成在nLDMOS器件上的平台绝缘膜SL成为包围漏极区域D周边的闭环构造，并且在形成有多个nLDMOS器件的激活区域内未形成STI，由LOCOS构成的平台绝缘膜SL和由STI构成的元件分离部SS分离。
此外，在形成有多个nLDMOS器件的激活区域的最外周形成有源极区域S，该源极区域S作为护环发挥作用。在形成于激活区域最外周的源极区域S的周边形成有元件分离部SS。即，在第一方向及第二方向、在激活区域的周边隔着护环均形成有由STI构成的元件分离部SS。
此外，在图30中例示了共有源极区域S的nLDMOS器件，且在第一方向或第二方向分别例示了三个nLDMOS器件，但并不限定于此。
这样，根据本实施方式2，在形成有多个nLDMOS器件的激活区域内形成由LOCOS构成的平台绝缘膜SL，并在该激活区域的周边隔着与源极区域S电位相同的护环形成由STI构成的元件分离部SS，由此能够得到与上述实施方式1相同的效果。例如，能够防止导通电阻的增加(驱动能力的降低)及导通耐压的降低。另外，能够防止由于STI的构造产生的晶体缺陷导致的nLDMOS器件的可靠性降低，能够防止在多个nLDMOS器件和元件分离部SS之间产生的寄生MOS工作。
此外，如图27所示，在俯视观察时，与nLDMOS器件的栅电极G相对的栓塞PL形成在平台绝缘膜SL之上。其效果是，在即使栓塞PL由于掩模错位等从栅电极G偏离的情况下，只要在平台绝缘膜SL上，就能够防止栓塞PL与漏极区域D短路。
(实施方式3)
使用图31～图33来说明本实施方式3的完全分离型nLDMOS器件的构造。图31是完全分离型nLDMOS器件的主要部分俯视图，图32是沿图31的IIIa-IIIa线的主要部分剖视图，图33是沿图31的IIIb-IIIb线的主要部分剖视图。
完全分离型nLDMOS器件是将漏极区域从衬底完全分离的构造，例如在上述图1所示的半导体器件的电源电路块的前置放大器用负电位电源C3d及微执行器用驱动器C3e中使用。
如图31～图33所示，完全分离型nLDMOS器件形成在隔着n型埋入层NBL而在衬底SUB的主面上形成的n型外延层NEpi上。此外，完全分离型nLDMOS器件形成在被由STI构成的元件分离部SS1包围的激活区域内，在该激活区域的n型外延层NEpi上形成有n型阱NV。
但是，形成有完全分离型nLDMOS器件的激活区域(n型阱NV)被由形成在n型外延层NEpi上的p型埋入层PBL及p型接合分离部Piso构成的源极电位的p型环、以及由形成在该源极电位的p型环周边的n型埋入层NBL及n型阱NV构成的高电位的n型环双重地屏蔽。由此，将形成有完全分离型nLDMOS器件的n型阱NV和衬底SUB完全分离。
在n型外延层NEpi的主面上形成有栅电极G。栅电极G例如由多晶硅构成。在栅电极G的漏极区域D侧形成有由LOCOS构成的平台绝缘膜SL，该栅电极G的漏极区域D侧的端部搭于平台绝缘膜SL上。在栅电极G的源极区域S侧未形成上述平台绝缘膜SL。
由n型半导体区域构成的源极区域S被p型阱HPW包围。该p型阱HPW扩散至栅电极G下方，也形成在栅电极G下方的一部分区域。n型阱NV的杂质浓度设定为低于构成源极区域S的半导体区域的杂质浓度。此外，在源极区域S的中央部形成有p型背栅层BG。另外，以包围该p型背栅层BG的方式形成有到达p型埋入层PBL的p型接合分离部Piso。
由n型半导体区域构成的漏极区域D被n型阱NW包围。在形成有多个完全分离型nLDMOS器件的激活区域的最外周形成有作为护环发挥作用的漏极区域D。在俯视观察时，形成在激活区域内的漏极区域D和形成在激活区域最外周且作为护环发挥作用的漏极区域D相连。另外，在形成于激活区域最外周的作为护环发挥作用的漏极区域D的周边形成有由STI构成的元件分离部SS1，但在激活区域内未形成STI。
此外，元件分离部SS(STI)和平台绝缘膜SL(LOCOS)分离。其理由与上述实施方式1相同。
另外，在元件分离部SS1的周边形成有构成上述p型环的p型接合分离部Piso，该p型接合分离部Piso与p型埋入层PBL相连。另外，在p型接合分离部Piso的周围(侧面)隔着元件分离部SS2形成有n型阱NV，该n型阱NV与形成在比p型接合分离部Piso更深的区域的n型埋入层NBL相连。另外，在n型阱NV的周围形成有元件分离部SS3。
多个nLDMOS器件被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有多个连接孔CT，经由被埋入多个连接孔CT内的栓塞PL，布线层ML与栅电极G、源极区域S、漏极区域D、及p型背栅层BG等电连接。
这样，在本实施方式3的完全分离型nLDMOS器件中，也由LOCOS构成平台绝缘膜SL，另外，在形成有完全分离型nLDMOS器件的激活区域的周边设置与漏极区域D电位相同的护环，并隔着该护环在激活区域的周边形成由STI构成的元件分离部SS1，由此能够得到与上述实施方式1相同的效果。例如，能够防止导通电阻的增加(驱动能力的降低)及导通耐压的降低。另外，能够防止由于STI的构造产生的晶体缺陷导致的完全分离型nLDMOS器件的可靠性降低，能够防止在多个分离型nLDMOS器件和元件分离部SS之间产生的寄生MOS工作。
此外，如图31所示，在俯视观察时，与nLDMOS器件的栅电极G相对的栓塞PL形成在平台绝缘膜SL上。其效果是，在即使栓塞PL由于掩模错位等从栅电极G偏离的情况下，只要在平台绝缘膜SL上，就能够防止栓塞PL与源极区域S短路。
(实施方式4)
使用图34～图37来说明本实施方式4的具有20～40V左右耐压的高耐压pMIS的构造。图34是说明高耐压pMIS的基本构造的主要部分平面的概略图，图35是高耐压pMIS的主要部分俯视图，图36是沿图35的IVa-IVa线的主要部分剖视图，图37是沿图35的IVb-IVb线的主要部分剖视图。
高耐压pMIS具有低浓度(例如3×1016cm-3)且接合深度较深的p型扩散区域，在例如上述图1所示的半导体器件的模拟电路块的升压器升压电路C4a及其他模拟电路块中使用。
如图34所示，高耐压pMIS包括：沿第一方向(沟道宽度方向)形成的漏极区域D；与漏极区域D邻接并沿第一方向形成的由LOCOS构成的平台绝缘膜(第一平台绝缘膜)SL；在第二方向(沟道长度方向)距平台绝缘膜SL空出规定距离(沟道长)、并沿第一方向形成的源极区域S；一部分搭于平台绝缘膜SL上、并形成在漏极区域D和源极区域S之间的栅电极G(在图34中用虚线表示)；形成在漏极区域D和源极区域S的周边的由LOCOS构成的平台绝缘膜(第二平台绝缘膜)SL；以及形成在平台绝缘膜(第二平台绝缘膜)SL周边的、作为n型井HNW供电部的n型背栅层NBG。在俯视观察时，在形成有高耐压pMIS的激活区域内形成的平台绝缘膜(第一及第二平台绝缘膜)SL全部相邻，且具有缓和栅电极G和漏极区域D之间的电场的功能。
另外，在n型背栅层NBG的周边形成有由STI构成的元件分离部SS。在形成有高耐压pMIS的激活区域内未形成STI，平台绝缘膜SL和元件分离部SS分离。其理由与上述实施方式1相同。
图35～图37表示图34所示的高耐压pMIS的详细构造。
高耐压pMIS在形成于衬底SUB主面上的n型外延层NEpi上形成。在n型外延层NEpi上方隔着栅极绝缘膜(图示省略)形成有栅电极G。栅电极G例如由多晶硅构成。在栅电极G的漏极区域D侧形成有沿第一方向延伸的由LOCOS构成的平台绝缘膜SL，该栅电极G的漏极区域D侧的端部搭于平台绝缘膜SL上，且沿第一方向延伸。另外，在第一方向的端部，栅电极G相连。在栅电极G的源极区域S侧未形成上述平台绝缘膜SL。
由p型半导体区域构成的源极区域S沿第一方向延伸而形成，该源极区域S的周围(侧面及底面)被n型阱HNW包围。该n型阱HNW扩散至栅电极G下方，也形成在栅电极G下方的一部分区域。n型阱HNW的杂质浓度设定为低于构成源极区域S的半导体区域的杂质浓度。另外，在源极区域S的与栅电极G相反一侧、以及在源极区域S及漏极区域D的第一方向的端部形成有平台绝缘膜SL，平台绝缘膜SL呈闭环构造。另外，在该闭环构造的平台绝缘膜SL的周边形成有n型背栅层NBG。在俯视观察时，该闭环构造的平台绝缘膜SL与形成在源极区域S和漏极区域D之间的平台绝缘膜SL相连。
由p型半导体区域构成的漏极区域D的周围(侧面及底面)被p型扩散区域PV包围。该p型扩散区域PV也形成在漏极区域D侧的平台绝缘膜SL下方及栅电极G下方的n型外延层NEpi上，并在栅电极G下方与n型阱HNW接合。
在形成有高耐压pMIS的激活区域的最外周形成的n型背栅层NBG是n型阱HNW的供电部。另外，在形成于激活区域最外周的作为护环发挥作用的n型背栅层NBG的周边形成有由STI构成的元件分离部SS。
高耐压pMIS被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有多个连接孔CT，经由被埋入多个连接孔CT内的栓塞PL，布线层ML与栅电极G、源极区域S、漏极区域D、及n型背栅层NBG等电连接。
这样，在本实施方式4的高耐压pMIS中，由LOCOS构成平台绝缘膜SL，并且在形成有高耐压pMIS的激活区域的周边设置作为供电部的n型背栅层NBG，并隔着该n型背栅层NBG在激活区域的周边形成由STI构成的元件分离部SS，由此能够得到与上述实施方式1相同的效果。例如，能够防止导通电阻的增加(驱动能力的降低)及导通耐压的降低。另外，能够防止由于STI的构造产生的晶体缺陷导致的高耐压pMIS的可靠性降低，能够防止在高耐压pMIS和元件分离部SS之间产生的寄生MOS工作。
此外，如图35所示，在俯视观察时，与高耐压PMIS的栅电极G相对的栓塞PL形成在平台绝缘膜SL之上。其效果是，在即使栓塞PL由于掩模错位等从栅电极G偏离的情况下，只要在平台绝缘膜SL上，就能够防止栓塞PL与漏极区域D或源极区域S短路。
(实施方式5)
使用图38及图39来说明本实施方式5的具有40V左右耐压的高耐压肖特基势垒二极管的构造。图38是高耐压肖特基势垒二极管的主要部分俯视图，图39是沿图38的V-V线的主要部分剖视图。
高耐压肖特基势垒二极管是通过硅化物膜(例如CoSi(硅化钴))和低浓度(例如2×1015cm-3左右)的n型硅层的接触而构成的肖特基二极管。高耐压肖特基势垒二极管在例如上述图1所示的半导体器件的电源电路块的主轴用驱动器C3a、音圈马达用驱动器C3b、及电源开关C3c等中被用作整流二极管。
如图38及图39所示，高耐压肖特基势垒二极管在形成于衬底SUB主面上的n型外延层NEpi上形成。在中央部配置阳极区域A1，在阳极区域A1的周边部配置阴极区域A2。在中央部的阳极区域A1的n型外延层NEpi的主面上形成有硅化物膜16，在阳极区域A1的最外周形成有p型阱HPW。
周边部的阴极区域A2的n型外延层NEpi由n型扩散区域N、以包围n型扩散区域N的周围(侧面及底面)的方式形成的n型阱NW、以及以包围n型阱NW的周围(侧面及底面)的方式形成的n型阱NV构成。杂质浓度设定为n型扩散区域N的杂质浓度最高，以下，按n型阱NW、n型阱NV的顺序逐渐降低。
在形成于阳极区域A1的n型外延层NEpi上的硅化物膜16和n型扩散区域N之间形成有由LOCOS构成的平台绝缘膜SL，p型阱HPW和n型阱NV的接合面被该平台绝缘膜SL覆盖。
此外，在平台绝缘膜SL上形成有与阳极区域A1短路的栅电极G。该栅电极G具有在向阴极区域A2侧施加了高压时缓和p型阱HPW和n型阱NV的接合部处的电场的功能。即，通过设置与阳极区域A1短路的栅电极G，能够由接合部的曲率部分和借助栅电极G而缓和的接合表面部来分担施加于p型阱HPW和n型阱NV的整个接合部的电场，因此能够缓和接合部处的电场。在设置了由STI构成的平台绝缘膜代替由LOCOS构成的平台绝缘膜SL的情况下，施加于p型阱HPW和n型阱NV的整个接合部的电场集中在接合部的曲率部分，接合部的接合耐压降低。
在形成有高耐压肖特基势垒二极管的激活区域(阴极区域A2)的外周形成有由STI构成的元件分离部SS，且该元件分离部SS与将阳极区域A1和阴极区域A2分离的平台绝缘膜SL不相连。其理由与上述实施方式1相同。
高耐压肖特基势垒二极管被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有多个连接孔CT，经由被埋入多个连接孔CT内的栓塞PL，布线层ML与p型阱HPW(硅化物膜16)、n型扩散区域N等电连接。
这样，在本实施方式5的高耐压肖特基势垒二极管中，由LOCOS构成将阳极区域A1和阴极区域A2分离的平台绝缘膜SL，由此与由STI构成平台绝缘膜SL的情况相比，能够提高阳极区域A1与阴极区域A2的接合部的耐压。另外，在形成有高耐压肖特基势垒二极管的激活区域的外周(阴极区域A2的外侧)形成由STI构成的元件分离部SS，并使平台绝缘膜SL和元件分离部SS分开，由此能够防止由于STI的构造产生的晶体缺陷导致的高耐压肖特基势垒二极管的可靠性降低。
(实施方式6)
使用图40及图41来说明本实施方式6的高耐压电容的构造。图40是高耐压电容的主要部分俯视图，图41是沿图40的VI-VI线的主要部分剖视图。
高耐压电容包括：由平台绝缘膜构成的电容绝缘膜、由栅电极构成上部电极、以及由p型阱构成的下部电极。平台绝缘膜的厚度为100nm左右，由于相对较厚因此能够用作高耐压用的电容元件。高耐压电容在例如上述图1所示的半导体器件的模拟电路块中使用。
如图40及图41所示，高耐压电容形成在被由STI构成的元件分离部SS包围的n型外延层NEpi的激活区域内。在n型外延层NEpi的主面的中央部形成有由LOCOS构成的平台绝缘膜SL，在平台绝缘膜SL的周边形成有p型扩散区域P。另外，以包围平台绝缘膜SL的下部及p型扩散区域P的周围(侧面及底面)的方式在n型外延层NEpi上形成有杂质浓度低于p型扩散区域P的p型阱HPW。平台绝缘膜SL成为电容绝缘膜，p型阱HPW成为下部电极DE。此外，在平台绝缘膜SL上形成有由多晶硅构成的栅电极G，该栅电极G成为上部电极UE。
在形成有高耐压电容的激活区域(p型扩散区域P)的周边形成有由STI构成的元件分离部SS，该元件分离部SS与作为电容绝缘膜发挥作用的平台绝缘膜SL不相连。
高耐压电容被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有多个连接孔CT，经由被埋入多个连接孔CT内的栓塞PL，布线层ML与栅电极G(上部电极UE)、p型扩散区域P等电连接。
这样，在本实施方式6的高耐压电容中，通过将由LOCOS构成的平台绝缘膜SL用作电容绝缘膜，能够形成高耐压的电容元件。此外，由于元件分离部SS的厚度在用于电容元件时过厚，因此通过利用较薄的平台绝缘膜SL，从而在不追加制造工序的情况下就能够得到希望的电容元件。
另外，在平台绝缘膜SL的周边隔着p型阱HPW(p型扩散区域P)形成由STI构成的元件分离部SS，并使作为电容绝缘膜发挥作用的平台绝缘膜SL和元件分离部SS分开，由此能够防止由于STI的构造产生的晶体缺陷导致的高耐压电容的可靠性降低。
(实施方式7)
使用图42～图44来说明本实施方式7的电容器掺杂电容的构造。图42是电容器掺杂电容的主要部分俯视图，图43是沿图42的VIIa-VIIa线的主要部分剖视图，图44是沿图42的VIIb-VIIb线的主要部分剖视图。
电容器掺杂电容包括：由栅极绝缘膜构成的电容绝缘膜、由栅电极构成的上部电极、以及由形成在n型外延层上的相对高浓度(例如3×1019cm-3左右)的电容器掺杂区域(半导体区域)构成的下部电极。由于由形成在n型外延层的主面附近的高浓度的电容器掺杂区域构成下部电极，因此即使在正负两个方向对构成上部电极的栅电极施加电压，也难以形成反向层。由此，能够得到电容值的电压依存性较小这一优点。电容器掺杂电容在例如上述图1所示的半导体器件的模拟电路块中使用。
如图42～图44所示，电容器掺杂电容形成在被由STI构成的元件分离部SS包围的n型外延层NEpi的激活区域内。在n型外延层NEpi的主面的中央部形成有作为电容绝缘膜的栅极绝缘膜Giso，在该栅极绝缘膜Giso下方的n型外延层NEpi上形成有作为下部电极DE的电容器掺杂区域CCN，在该栅极绝缘膜Giso上形成有作为上部电极UE的栅电极G。此外，电容器掺杂区域CCN的周围(侧面及底面)被形成在n型外延层NEpi的激活区域内的p型阱HPW包围。
在电容器掺杂区域CCN的一端形成有n型扩散区域N。该n型扩散区域N用作与布线层ML的连接部。此外，在电容器掺杂区域CCN的周边形成有由LOCOS构成的平台绝缘膜SL，且栅电极G的一端搭于平台绝缘膜SL上。搭于平台绝缘膜SL上的栅电极G用作与布线层ML的连接部。此外，在平台绝缘膜SL的周边形成有p型扩散区域P。该p型扩散区域P用作与布线层ML的连接部。
虽然也能够设置由STI构成的平台绝缘膜SL代替由LOCOS构成的平台绝缘膜SL，但在使用了由STI构成的平台绝缘膜SL的情况下，存在在平台绝缘膜SL和电容器掺杂区域CCN的边界部分，栅极绝缘膜Giso变薄(压薄(Thinning))，从而电容耐压劣化这一问题。因此，供栅电极G搭上的平台绝缘膜SL由LOCOS构成。此外，若LOCOS的一部分成为LOCOS的上表面(表面)相对于n型外延层NEpi的主面凹陷的凹槽形状，则在LOCOS的端部附近的n型外延层NEpi处电场增加，因此使用不是凹槽形状的由LOCOS构成的平台绝缘膜SL。
在形成有电容器掺杂电容的激活区域(p型扩散区域P)的周边形成有由STI构成的元件分离部SS，且该元件分离部SS与形成在激活区域内的平台绝缘膜SL不相连。
电容器掺杂电容被层间绝缘膜Liso覆盖。在该层间绝缘膜Liso上形成有多个连接孔CT，经由被埋入多个连接孔CT内的栓塞PL，布线层ML与栅电极G(上部电极UE)、n型扩散区域N、及p型扩散区域P等电连接。
这样，在本实施方式7的电容器掺杂电容中，通过由LOCOS构成形成在激活区域内的平台绝缘膜SL，能够防止电容耐压的降低。另外，在形成有电容器掺杂电容的激活区域的周边(p型扩散区域P的外侧)隔着p型扩散区域P形成由STI构成的元件分离部SS，并使平台绝缘膜SL和元件分离部SS分开，由此能够防止由于STI的构造产生的晶体缺陷导致的电容器掺杂电容的可靠性降低。
(实施方式8)
使用图45～图47来说明本实施方式8的npn双极型高耐压ESD(静电破坏)保护元件的构造。图45是npn双极型高耐压ESD(静电破坏)保护元件的主要部分俯视图，图46是沿图45的VIIIa-VIIIa线的主要部分剖视图，图47是沿图45的VIIIb-VIIIb线的主要部分剖视图。
npn双极型高耐压ESD(静电破坏)保护元件是以形成在n型外延层的主面上的高浓度的n型扩散区域为发射极，以包围该n型扩散区域周围(侧面及底面)的p型阱为基极的构造。
如图45～图47所示，npn双极型高耐压ESD(静电破坏)保护元件形成在隔着n型埋入层NBL而形成在衬底SUB主面上的n型外延层NEpi上。在中央部配置构成发射极E的n型扩散区域N，以包围该n型扩散区域N周围(侧面及底面)的方式形成有构成基极B的p型阱HPW。在p型阱HPW上形成有比p型阱HPW浓度更高的p型扩散区域P。该p型扩散区域P用作与布线层ML的连接部。
在p型阱HPW和n型埋入层NBL之间的n型外延层NEpi上局部地形成有比n型外延层NEpi浓度更高的n型扩散区域ESDN。该n型扩散区域ESDN是为了将保护元件的触发电压调整为输出引线的额定电压以上、且内部元件的耐压以下而设置。
在p型阱HPW周边的n型外延层NEpi的主面上形成有由LOCOS构成的平台绝缘膜SL。
另外，在平台绝缘膜SL的周边形成有构成集电极C的n型阱NW。在n型阱NW上形成有比n型阱NW浓度更高的n型扩散区域N。该n型扩散区域N用作与布线层ML的连接部。此外，在n型阱NW和n型埋入层NBL之间的n型外延层NEpi上局部地形成有n型扩散区域ESDN。该n型扩散区域ESDN是为了降低集电极上升部的电阻而设置。
此外，在平台绝缘膜SL上形成有栅电极G，形成使发射极E、基极B、及栅电极G短路后作为阳极电极，使集电极作为阴极电极的二极管型的连接。该栅电极G具有在向阴极区域侧施加了高压时缓和p型阱HPW和n型外延层NEpi的接合部处的电场的功能。即，通过设置与阳极区域(发射极及基极)短路的栅电极G，能够由接合部的曲率部分和借助栅电极G而缓和的接合表面部来分担施加于p型阱HPW和n型外延层NEpi的整个接合部的电场，因此能够缓和接合部处的电场。在设置了由STI构成的平台绝缘膜SL代替由LOCOS构成的平台绝缘膜SL的情况下，施加于p型阱HPW和n型外延层NEpi的整个接合部的电场集中在接合部的曲率部分，从而接合部的接合耐压降低。
这样，在本实施方式8的npn双极型高耐压ESD(静电破坏)保护元件中，通过由LOCOS构成使阳极区域(发射极E及基极B)和阴极区域(集电极C)分离的平台绝缘膜SL，与由STI构成平台绝缘膜SL的情况相比，能够提高阳极区域与阴极区域的接合部的耐压。另外，在形成有npn双极型高耐压ESD(静电破坏)保护元件的激活区域的周边(阴极区域的外侧)形成由STI构成的元件分离部SS，并使平台绝缘膜SL和元件分离部SS分开，由此能够防止由于STI的构造产生的晶体缺陷导致的npn双极型高耐压ESD(静电破坏)保护元件的可靠性降低。
以上，基于实施方式具体地说明了由本发明人等完成的发明，但毫无疑问本发明并不限定于所述实施方式，可以在不脱离其主旨的范围内进行各种变更。
产业上的可利用性
本发明能够应用于具有场效应晶体管(特别是横型构造的场效应晶体管(LDMOS器件))、电容元件、或二极管等的半导体器件。

Claims (37)

1.一种半导体器件，其在被形成在衬底上的半导体层的主面上的元件分离部包围的激活区域内具有场效应晶体管，所述场效应晶体管包括：
沿第一方向形成的源极区域；
与所述源极区域隔开规定距离地形成在所述源极区域的周边的平台绝缘膜；
在与所述第一方向垂直的第二方向的所述源极区域的两侧隔着所述平台绝缘膜且沿所述第一方向形成的漏极区域；以及
一部分搭于所述平台绝缘膜上，且隔着栅极绝缘膜形成在所述源极区域和所述漏极区域之间的所述半导体层的主面上的栅电极，
所述半导体器件的特征在于，
在所述激活区域的最外周，在所述第一方向上的所述平台绝缘膜和所述元件分离部之间、及所述第二方向上的所述平台绝缘膜和所述元件分离部之间的所述半导体层上形成有半导体区域，
所述元件分离部和所述平台绝缘膜隔着第一方向和第二方向上的半导体区域而分离，
所述平台绝缘膜由LOCOS构成，
所述元件分离部由在形成于所述半导体层的槽的内部埋入绝缘膜的STI构成，
所述平台绝缘膜的厚度比所述元件分离部的厚度薄。
2.根据权利要求1所述的半导体器件，其特征在于，
所述平台绝缘膜的厚度为200nm以下。
3.根据权利要求1所述的半导体器件，其特征在于，
所述源极区域的中央部与所述漏极区域的中央部的距离短于6μm。
4.根据权利要求1所述的半导体器件，其特征在于，
所述LOCOS的上表面未相对于所述半导体层的主面凹陷。
5.根据权利要求1所述的半导体器件，其特征在于，
形成在所述平台绝缘膜和所述元件分离部之间的所述半导体区域作为护环发挥作用。
6.根据权利要求1所述的半导体器件，其特征在于，
形成在所述漏极区域或所述源极区域的所述第一方向的端部的所述半导体区域相连。
7.根据权利要求1所述的半导体器件，其特征在于，
所述第一方向为沟道宽度方向，所述第二方向为沟道长度方向。
8.根据权利要求1所述的半导体器件，其特征在于，
形成在所述源极区域的周边的所述平台绝缘膜的平面形状为长方形的框状、使长方形的四个角倾斜45度的框状、或将长方形的四个角弄圆而成的框状。
9.一种半导体器件，其在被形成在衬底上的第一导电型的半导体层的主面上的元件分离部包围的激活区域内具有场效应晶体管，所述场效应晶体管包括：
沿第一方向形成的与所述第一导电型不同的第二导电型的漏极区域；
与所述漏极区域相邻形成的第一平台绝缘膜；
在与所述第一方向垂直的第二方向的所述漏极区域的两侧，与所述第一平台绝缘膜隔开规定距离地沿所述第一方向形成的所述第二导电型的源极区域；
一部分搭于所述第一平台绝缘膜上、并在所述漏极区域和所述源极区域之间的所述半导体层的主面上隔着栅极绝缘膜而形成的栅电极；
形成在所述漏极区域及所述源极区域的周边、并与所述第一平台绝缘膜相连的第二平台绝缘膜；以及
形成在所述第二平台绝缘膜的周边的所述第一导电型的半导体区域，
所述半导体器件的特征在于，
所述元件分离部和所述第二平台绝缘膜分离，
所述第一及第二平台绝缘膜由LOCOS构成，
所述元件分离部由在形成于所述半导体层的槽的内部埋入绝缘膜的STI构成。
10.根据权利要求9所述的半导体器件，其特征在于，
所述第一及第二平台绝缘膜的厚度比所述元件分离部的厚度薄。
11.根据权利要求9所述的半导体器件，其特征在于，
所述第一及第二平台绝缘膜的厚度为200nm以下。
12.根据权利要求9所述的半导体器件，其特征在于，
形成在所述第二平台绝缘膜和所述元件分离部之间的所述半导体区域作为供电部发挥作用。
13.一种半导体器件，其在被形成在衬底上的第一导电型的半导体层的主面上的元件分离部包围的激活区域内具有二极管，所述二极管包括：
形成在所述激活区域的中央部的阳极区域；以及
在所述阳极区域的周边隔着平台绝缘膜而形成的阴极区域，
所述半导体器件的特征在于，
所述阳极区域包括：形成于所述半导体层表面的硅化物膜、以及形成在所述硅化物膜周边的所述半导体层上的与所述第一导电型不同的第二导电型的第一半导体区域，
所述阴极区域包括形成在所述半导体层上的所述第一导电型的第二半导体区域，
在所述阳极区域的所述第一半导体区域和所述阴极区域的所述第二半导体区域的接合面之上形成有所述平台绝缘膜，
所述平台绝缘膜由LOCOS构成，
所述元件分离部由在形成于所述半导体层的槽的内部埋入绝缘膜的STI构成。
14.根据权利要求13所述的半导体器件，其特征在于，
所述元件分离部和所述平台绝缘膜分离。
15.根据权利要求13所述的半导体器件，其特征在于，
所述平台绝缘膜的厚度比所述元件分离部的厚度薄。
16.根据权利要求13所述的半导体器件，其特征在于，
所述平台绝缘膜的厚度为200nm以下。
17.根据权利要求13所述的半导体器件，其特征在于，
所述平台绝缘膜的平面形状为环状。
18.根据权利要求13所述的半导体器件，其特征在于，
在所述平台绝缘膜上形成有与所述阳极区域短路的栅电极。
19.根据权利要求13所述的半导体器件，其特征在于，
所述第二半导体区域包括：第一杂质浓度的第一区域；以包围所述第一区域的方式形成的比所述第一杂质浓度低的第二杂质浓度的第二区域；以及以包围所述第二区域的方式形成的比所述第二杂质浓度低的第三杂质浓度的第三区域。
20.一种半导体器件，其在被形成在衬底上的第一导电型的半导体层的主面上的元件分离部包围的激活区域内具有电容元件，所述电容元件包括：
第一电极，其由形成在所述激活区域的所述半导体层上的与所述第一导电型不同的第二导电型的第一半导体区域构成；
电容绝缘膜，其由在形成有所述第一半导体区域的所述激活区域中央部的所述半导体层的主面上形成的平台绝缘膜构成激活；以及
第二电极，其由形成在所述平台绝缘膜上的导电体膜构成，
所述半导体器件的特征在于，
在俯视观察时，在所述平台绝缘膜和所述元件分离部之间形成有所述第一半导体区域，
所述平台绝缘膜由LOCOS构成，
所述元件分离部由在形成于所述半导体层的槽的内部埋入绝缘膜的STI构成。
21.根据权利要求20所述的半导体器件，其特征在于，
所述元件分离部和所述平台绝缘膜分离。
22.根据权利要求20所述的半导体器件，其特征在于，
所述平台绝缘膜的厚度比所述元件分离部的厚度薄。
23.一种半导体器件，其在被形成在衬底上的第一导电型的半导体层的主面上的元件分离部包围的激活区域内具有电容元件，所述电容元件包括：
电容绝缘膜，其由形成在所述激活区域的所述半导体层的主面上的第一绝缘膜构成；
第一电极，其由形成在所述第一绝缘膜下方的所述半导体层上的所述第一导电型的第一半导体区域构成；
第二电极，其由形成在所述第一绝缘膜上的导电体膜构成；以及
平台绝缘膜，形成于所述第一半导体区域的周边，
所述半导体器件的特征在于，
所述第一半导体区域的侧面和底面被第二导电型的第二半导体区域包围，
在俯视观察时，在所述平台绝缘膜和所述元件分离部之间形成有所述第二半导体区域，
所述平台绝缘膜由LOCOS构成，
所述元件分离部由在形成于所述半导体层的槽的内部埋入绝缘膜的STI构成。
24.根据权利要求23所述的半导体器件，其特征在于，
所述元件分离部和所述平台绝缘膜分离。
25.根据权利要求23所述的半导体器件，其特征在于，
所述平台绝缘膜的厚度比所述元件分离部的厚度薄，且比所述第一绝缘膜的厚度厚。
26.根据权利要求23所述的半导体器件，其特征在于，
所述第二电极的一部分搭于所述平台绝缘膜上。
27.一种半导体器件，其在被形成在衬底上的第一导电型的半导体层的主面上的元件分离部包围的激活区域内具有双极型保护元件，所述双极型保护元件包括：
发射极，其由形成在所述激活区域中央部的所述半导体层上的所述第一导电型的第一半导体区域构成；
基极，其由形成在所述第一半导体区域的周围的与所述第一导电型不同的第二导电型的第二半导体区域构成；
平台绝缘膜，其形成在所述第二半导体区域周边的所述半导体层的主面上；以及
集电极，其由形成在所述平台绝缘膜的周边的所述第一导电型的第三半导体区域构成，
所述半导体器件的特征在于，
在俯视观察时，在所述平台绝缘膜和所述元件分离部之间形成有所述第三半导体区域，
所述平台绝缘膜由LOCOS构成，
所述元件分离部由在形成于所述半导体层的槽的内部埋入绝缘膜的STI构成。
28.根据权利要求27所述的半导体器件，其特征在于，
所述元件分离部和所述平台绝缘膜分离。
29.根据权利要求27所述的半导体器件，其特征在于，
所述平台绝缘膜的厚度比所述元件分离部的厚度薄。
30.根据权利要求27所述的半导体器件，其特征在于，
在所述平台绝缘膜上形成有栅电极，并使所述第一半导体区域、所述第二半导体区域及所述栅电极短路。
31.根据权利要求27所述的半导体器件，其特征在于，
在所述半导体层下方形成有比所述半导体层浓度更高的所述第一导电型的埋入层，在所述第二半导体区域和所述埋入层之间及所述第三半导体区域和所述埋入层之间形成有比所述半导体层浓度更高、且比所述埋入层浓度更低的所述第一导电型的第四半导体区域。
32.一种半导体器件的制造方法，包括以下工序：
(a)包围形成在衬底上的第一导电型的半导体层的激活区域，在所述半导体层的主面上形成元件分离部的工序；
(b)与所述元件分离部隔开规定距离地在被所述元件分离部包围的所述激活区域的所述半导体层的主面上形成规定宽度的平台绝缘膜的工序；以及
(c)在所述元件分离部和所述平台绝缘膜之间的所述半导体层上形成所述第一导电型的阱的工序，
所述工序(a)还包括以下工序：
(a1)在所述半导体层上形成槽的工序；
(a2)在所述半导体层的主面上堆积绝缘膜的工序；以及
(a3)通过研磨所述绝缘膜而只在所述槽的内部残留所述绝缘膜，由此形成由被埋入所述槽内部的所述绝缘膜构成的所述元件分离部的工序，
所述工序(b)还包括以下工序：
(b1)在所述半导体层的主面上形成第一绝缘膜，并在所述第一绝缘膜上形成第二绝缘膜的工序；
(b2)与所述元件分离部隔开规定距离地以规定宽度依次除去所述第二绝缘膜及所述第一绝缘膜的工序；以及
(b3)对所述半导体层实施热氧化处理，在除去了所述第二绝缘膜及所述第一绝缘膜的所述半导体层的主面上形成所述平台绝缘膜的工序。
33.根据权利要求32所述的半导体器件的制造方法，其特征在于，
所述元件分离部和所述平台绝缘膜分离。
34.根据权利要求32所述的半导体器件的制造方法，其特征在于，
所述平台绝缘膜的厚度比所述元件分离部的厚度薄。
35.一种具有横型构造的场效应晶体管的半导体器件的制造方法，其特征在于包括以下工序：
(a)包围形成在衬底上的第一导电型的半导体层的主面的激活区域，在所述半导体层的主面上形成元件分离部的工序；
(b)与所述元件分离部隔开规定距离地在被所述元件分离部包围的所述激活区域的所述半导体层的主面上形成规定宽度的平台绝缘膜的工序；
(c)在被所述平台绝缘膜包围的激活区域内形成作为沟道区域的与所述第一导电型不同的第二导电型的第一阱的工序；
(d)在所述元件分离部和所述平台绝缘膜之间的所述半导体层上形成所述第一导电型的第二阱的工序；
(e)在所述半导体层的主面上形成栅极绝缘膜的工序；
(f)以使栅极长度方向的一端搭于所述平台绝缘膜上、并使另一端覆盖形成有所述第一阱的区域的一部分的方式在所述栅极绝缘膜上形成栅电极的工序；
(g)在所述栅电极的侧壁形成侧墙的工序；
(h)在形成在所述栅电极一端的侧面上的所述侧墙外侧的所述第一阱上形成所述第一导电型的第一半导体区域的工序；以及
(i)在所述元件分离部和所述平台绝缘膜之间的所述第二阱上形成所述第一导电型的第二半导体区域的工序，
所述工序(a)还包括以下工序：
(a1)在所述半导体层的主面上形成槽的工序；
(a2)在所述半导体层的主面上堆积绝缘膜的工序；以及
(a3)通过研磨所述绝缘膜而只在所述槽的内部残留所述绝缘膜，从而形成由被埋入所述槽内部的所述绝缘膜构成的所述元件分离部的工序，
所述工序(b)还包括以下工序：
(b1)在所述半导体层的主面上形成第一绝缘膜，在所述第一绝缘膜上形成第二绝缘膜的工序；
(b2)与所述元件分离部隔开规定距离地以规定宽度依次除去所述第二绝缘膜及所述第一绝缘膜的工序；以及
(b3)对所述半导体层实施热氧化处理，在除去了所述第二绝缘膜及所述第一绝缘膜的所述半导体层的主面上形成所述平台绝缘膜的工序。
36.根据权利要求35所述的半导体器件的制造方法，其特征在于，
所述元件分离部和所述平台绝缘膜分离。
37.根据权利要求35所述的半导体器件的制造方法，其特征在于，
所述平台绝缘膜的厚度比所述元件分离部的厚度薄。
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