JP7148440B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
ＤＭＯＳ（Double-Diffused MOSFET：二重拡散ＭＯＳＦＥＴ）において、耐圧を確保するために、ドレインとチャネルとの間にＬＯＣＯＳ（Local Oxidation of Silicon）膜を形成する技術が提案されている。しかしながら、ＬＯＣＯＳ膜の形状がばらつくと、ＤＭＯＳのドリフト長がばらつき、耐圧及びオン抵抗がばらつくという問題がある。
特開平７－１７６６４０号公報
実施形態の目的は、耐圧及びオン抵抗のばらつきを抑制可能な半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、ソース領域及びドレイン領域を有する半導体部分と、前記ソース領域と前記ドレイン領域との間に配置され、下部が前記半導体部分内に設けられ、上部が前記半導体部分上に設けられた第１絶縁部と、前記ソース領域側の端部が前記半導体部分における前記第１絶縁部に覆われていない部分上に配置され、前記ドレイン領域側の端部が前記第１絶縁部上に配置されたゲート電極と、前記ゲート電極における前記ドレイン領域側の端部上、前記第１絶縁部における前記ゲート電極に覆われていない部分上、及び、前記ドレイン領域における前記第１絶縁部側の端部上に連続的に設けられ、前記ゲート電極、前記第１絶縁部及び前記ドレイン領域に接した第２絶縁部と、を備える。
実施形態に係る半導体装置の製造方法は、半導体部分上に第１絶縁層を選択的に形成する工程と、前記半導体部分に酸化処理を施すことにより、前記半導体部分における前記第１絶縁層に覆われていない領域に、第１絶縁部を形成する工程と、第１端部が前記半導体部分における前記第１絶縁部に覆われていない部分上に配置され、第２端部が前記第１絶縁部上に配置されたゲート電極を形成する工程と、全面に絶縁膜を形成する工程と、前記ゲート電極における前記第２端部上、前記第１絶縁部における前記ゲート電極に覆われていない部分上、及び、前記半導体部分における前記第１絶縁部に覆われた部分に接する部分上に、マスク材を形成する工程と、前記マスク材をマスクとしてエッチングを施すことにより、前記絶縁膜を選択的に除去する工程と、前記第１絶縁部、前記ゲート電極及び前記絶縁膜をマスクとして不純物を注入することにより、前記半導体部分にソース領域及びドレイン領域を形成する工程と、を備える。
実施形態に係る半導体装置を示す平面図である。 図１に示すＡ－Ａ’線による断面図である。 第１の実施形態に係る半導体装置の製造方法を示す平面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。
＜実施形態＞
以下、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ－Ａ’線による断面図である。
本実施形態に係る半導体装置は、例えば、ＤＭＯＳを混載したＬＳＩ（Large Scale Integrated circuit：大規模集積回路）である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。また、図間において、構成要素の寸法比等は必ずしも一致していない。後述する他の図についても、同様である。
図１及び図２に示すように、本実施形態に係る半導体装置１においては、半導体基板１０が設けられている。以下、半導体基板１０の上面に平行な方向を「水平方向」ともいう。半導体基板１０はシリコン及び不純物を含み、例えば、大部分がシリコンの単結晶からなる。半導体基板１０においては、導電形がｐ形のｐ形基板１１が設けられており、ｐ形基板１１上には、導電形がｎ形のｎ形埋込層１２が設けられている。ｎ形埋込層１２はｐ形基板１１に接している。ｎ形埋込層１２上には、導電形がｐ形のｐ形エピタキシャル層１３、及び、導電形がｎ形のディープｎ形ウェル１４が設けられている。ｐ形エピタキシャル層１３及びディープｎ形ウェル１４はｎ形埋込層１２に接している。
ｐ形エピタキシャル層１３上の一部には、ｎ形ドリフト層１５（第２半導体層）及びｐ形ウェル１６が設けられている。ｎ形ドリフト層１５及びｐ形ウェル１６はｐ形エピタキシャル層１３に接している。ｐ形ウェル１６の不純物濃度は、ｐ形エピタキシャル層１３の不純物濃度よりも高い。ｐ形エピタキシャル層１３及びｐ形ウェル１６により、第１半導体層が構成される。上方から見て、ｐ形ウェル１６はｎ形ドリフト層１５を囲む位置に配置されており、ｎ形ドリフト層１５から離隔している。ｎ形ドリフト層１５とｐ形ウェル１６との間には、ｐ形エピタキシャル層１３が介在している。
ｐ形ウェル１６上の一部には、ｐ＋形層２０及びｎ形ＬＤＤ(Lightly Doped Drain)層２１が設けられている。ｎ形ＬＤＤ層２１上には、ｎ＋形ソース層２２が設けられている。なお、「ｐ＋形」とは、導電形がｐ形であって、不純物濃度が「ｐ形」よりも高いことを表す。同様に、「ｎ＋形」とは、導電形がｎ形であって、不純物濃度が「ｎ形」よりも高いことを表す。ｎ形ＬＤＤ層２１及びｎ＋形ソース層２２はｐ＋形層２０に接している。また、ｐ＋形層２０及びｎ形ＬＤＤ層２１はｐ形ウェル１６に接している。ｐ＋形層２０上及びｎ＋形ソース層２２の上面には、シリサイド層２３が設けられている。ｎ形ＬＤＤ層２１、ｎ＋形ソース層２２及びシリサイド層２３により、ソース領域Ｓが形成されている。
ｎ形ドリフト層１５上の一部には、ｎ形ＬＤＤ層２４が設けられている。ｎ形ＬＤＤ層２４はｎ形ドリフト層１５に接している。ｎ形ＬＤＤ層２４上の一部には、ｎ＋形ドレイン層２５が設けられている。ｎ＋形ドレイン層２５はｎ形ＬＤＤ層２４に接している。ｎ＋形ドレイン層２５の上面には、シリサイド層２６が設けられている。ｎ形ＬＤＤ層２４、ｎ＋形ドレイン層２５及びシリサイド層２６により、ドレイン領域Ｄが形成されている。
ディープｎ形ウェル１４上の一部には、ｎ形ＬＤＤ層２７が設けられている。ｎ形ＬＤＤ層２７はディープｎ形ウェル１４に接している。ｎ形ＬＤＤ層２７上の一部には、ｎ＋形コンタクト層２８が設けられている。ｎ＋形コンタクト層２８はｎ形ＬＤＤ層２７に接している。ｎ＋形コンタクト層２８の上面には、シリサイド層２９が設けられている。ｎ形ＬＤＤ層２７、ｎ＋形コンタクト層２８及びシリサイド層２９により、ボディコンタクト領域ＢＣが形成されている。
ｐ形基板１１、ｎ形埋込層１２、ｐ形エピタキシャル層１３、ディープｎ形ウェル１４、ｎ形ドリフト層１５、ｐ形ウェル１６、ｐ＋形層２０、ｎ形ＬＤＤ層２１、ｎ＋形ソース層２２、シリサイド層２３、ｎ形ＬＤＤ層２４、ｎ＋形ドレイン層２５、シリサイド層２６、ｎ形ＬＤＤ層２７、ｎ＋形コンタクト層２８及びシリサイド層２９により、半導体基板１０が形成されている。
半導体基板１０上には、ＬＯＣＯＳ膜３１（第１絶縁部）が設けられている。ＬＯＣＯＳ膜３１は、シリコン酸化物からなり、したがって、シリコン及び酸素を含む。ＬＯＣＯＳ膜３１は半ば半導体基板１０に埋もれており、ＬＯＣＯＳ膜３１の下部は半導体基板１０内に設けられており、上部は半導体基板１０上に設けられている。ＬＯＣＯＳ膜３１の端部の形状はバーズビーク状であり、先端に向かうほど薄くなっている。
上方から見て、ＬＯＣＯＳ膜３１はソース領域Ｓとドレイン領域Ｄとの間に配置されており、ドレイン領域Ｄを環状に囲んでいる。ＬＯＣＯＳ膜３１のドレイン領域Ｄ側の端部３１ｄはｎ形ＬＤＤ層２４上に配置されており、それ以外の部分はｎ形ドリフト層１５上に配置されている。なお、ＬＯＣＯＳ膜３１のドレイン領域Ｄ側の端部３１ｄとは、少なくとも、ＬＯＣＯＳ膜３１におけるドレイン領域Ｄに最も近い先端縁（内端縁）を含む部分である。同様に、ＬＯＣＯＳ膜３１におけるソース領域Ｓに最も近い先端縁（外端縁）を含む部分を、ＬＯＣＯＳ膜３１のソース領域Ｓ側の端部３１ｓという。但し、水平方向において、端部３１ｄの長さはＬＯＣＯＳ膜３１全体の長さの半分未満である。同様に、端部３１ｓの長さはＬＯＣＯＳ膜３１全体の長さの半分未満である。ＬＯＣＯＳ膜３１における端部３１ｄと端部３１ｓとの間の部分を、中央部３１ｃとする。ＬＯＣＯＳ膜３１の端部３１ｄの厚さｔｄと、端部３１ｓの厚さｔｓは、中央部３１ｃの厚さｔｃよりも薄い。すなわち、ｔｄ＜ｔｃであり、ｔｓ＜ｔｃである。
半導体基板１０上及びＬＯＣＯＳ膜３１上には、ゲート電極３２が設けられている。ゲート電極３２は導電性材料からなり、例えば、ポリシリコンからなる。上方から見て、ゲート電極３２の形状は、ドレイン領域Ｄを囲む環状である。ゲート電極３２の内周部、すなわち、ドレイン領域Ｄ側の部分は、ＬＯＣＯＳ膜３１の外周部上に乗り上げている。具体的には、ゲート電極３２のソース領域Ｓ側の端部３２ｓは、半導体基板１０におけるＬＯＣＯＳ膜３１に覆われていない部分上、具体的にはｐ形ウェル１６上に配置されており、ドレイン領域Ｄ側の端部３２ｄはＬＯＣＯＳ膜３１上に配置されている。半導体基板１０とゲート電極３２との間には、シリコン酸化物からなるゲート絶縁膜３３が設けられている。ゲート電極３２のソース領域Ｓ側の端部３２ｓとは、少なくとも、ゲート電極３２におけるソース領域Ｓに最も近い先端縁（外端縁）を含む部分である。同様に、ゲート電極３２のドレイン領域Ｄ側の端部３２ｄとは、少なくとも、ゲート電極３２におけるドレイン領域Ｄに最も近い先端縁（内端縁）を含む部分である。
ゲート電極３２の内周部上からｎ形ＬＤＤ層２４上にかけて、ドレイン側のスペーサ絶縁膜３５（第２絶縁部）が設けられている。より詳細には、スペーサ絶縁膜３５は、ゲート電極３２におけるドレイン領域Ｄ側の端部３２ｄ上、ＬＯＣＯＳ膜３１におけるゲート電極３２に覆われていない部分上、及び、ドレイン領域ＤにおけるＬＯＣＯＳ膜３１側の端部上に連続的に設けられている。すなわち、上方から見て、スペーサ絶縁膜３５は、ＬＯＣＯＳ膜３１におけるドレイン領域Ｄ側の端縁からｎ形ＬＤＤ層２４上に延出し、ｎ形ＬＤＤ層２４とオーバーラップしている。上方から見たＬＯＣＯＳ３１とｎ形ＬＤＤ層２４とのオーバーラップ量をｘ０μｍとする。オーバーラップ量ｘ０はゼロよりも大きい。
スペーサ絶縁膜３５は、ゲート電極３２、ＬＯＣＯＳ膜３１、及び、ｎ形ＬＤＤ層２４に接している。ゲート電極３２の上面のうち、スペーサ絶縁膜３５に覆われていない領域には、シリサイド層３４が設けられている。
ゲート電極３２のソース領域Ｓ側の端部３２ｓの端面上には、ソース側のスペーサ絶縁膜３６（第３絶縁膜）が設けられている。スペーサ絶縁膜３６は、ゲート電極３２の外周側の端面及びｎ形ＬＤＤ層２１の上面に接している。
スペーサ絶縁膜３５及び３６は、例えば、ＯＮＯ膜である。すなわち、下層側から順に、シリコン酸化物からなるシリコン酸化層３７、シリコン窒化物からなるシリコン窒化層３８、シリコン酸化物からなるシリコン酸化層３９が積層されている。
ドレイン側のスペーサ絶縁膜３５のシリコン酸化層３７（第１層）は、ゲート電極３２、ＬＯＣＯＳ膜３１及びｎ形ＬＤＤ層２４に接している。スペーサ絶縁膜３５のシリコン窒化層３８（第２層）は、シリコン酸化層３７上に設けられ、シリコン酸化層３７に接している。スペーサ絶縁膜３５のシリコン酸化層３９（第３層）は、シリコン窒化層３８上に設けられ、シリコン窒化層３８に接している。
ソース側のスペーサ絶縁膜３６のシリコン酸化層３７（第４層）は、ゲート電極３２の外周側の端面及びｎ形ＬＤＤ層２１の上面に接している。このため、スペーサ絶縁膜３６のシリコン酸化層３７の断面形状は、略Ｌ字状である。スペーサ絶縁膜３６のシリコン窒化層３８（第５層）は、シリコン酸化層３７上に設けられ、シリコン酸化層３７に接している。スペーサ絶縁膜３６のシリコン窒化層３８の断面形状も、略Ｌ字状である。スペーサ絶縁膜３６のシリコン酸化層３９（第６層）は、シリコン窒化層３８上に設けられ、シリコン窒化層３８に接している。
なお、スペーサ絶縁膜３５及び３６はＯＮＯ膜には限定されず、単層のシリコン酸化膜でもよく、単層のシリコン窒化膜でもよく、シリコン酸化層とシリコン窒化層を任意に積層させた多層膜でもよく、他の絶縁材料からなる層を含んでいてもよい。
半導体基板１０上の一部には、ＬＯＣＯＳ膜４１が設けられている。上方から見て、ＬＯＣＯＳ膜４１の形状は、ゲート電極３２を囲む環状である。ＬＯＣＯＳ膜４１はＬＯＣＯＳ膜３１及びゲート電極３２から離隔している。ＬＯＣＯＳ膜４１の端部の形状はバーズビーク状であり、先端に向かうほど細くなっている。ＬＯＣＯＳ膜４１の下部は半導体基板１０内に配置されており、上部は半導体基板１０上に配置されている。ＬＯＣＯＳ膜４１の下面は、ｐ＋形層２０、ｐ形ウェル１６、ｐ形エピタキシャル層１３、ディープｎ形ウェル１４及びｎ形ＬＤＤ層２７に接している。
半導体基板１０、ＬＯＣＯＳ膜３１、ゲート電極３２、スペーサ絶縁膜３５、スペーサ絶縁膜３６、ＬＯＣＯＳ膜４１の上方には、層間絶縁膜５０が設けられている。層間絶縁膜５０は、例えばシリコン酸化物により形成されている。ＬＯＣＯＳ膜３１と層間絶縁膜５０との間には、ゲート電極３２及びスペーサ絶縁膜３５が介在しているため、ＬＯＣＯＳ膜３１は層間絶縁膜５０から離隔している。
層間絶縁膜５０内には、ソースコンタクト５１、ドレインコンタクト５２及びボディコンタクト５３が設けられている。ソースコンタクト５１の下端はシリサイド層２３に接続されている。ドレインコンタクト５２の下端はシリサイド層２６に接続されている。ボディコンタクト５３の下端はシリサイド層２９に接続されている。
層間絶縁膜５０上には、ソース電極５５、ドレイン電極５６及びボディ電極５７が設けられている。ソース電極５５はソースコンタクト５１の上端に接続されている。ドレイン電極５６はドレインコンタクト５２の上端に接続されている。ボディ電極５７はボディコンタクト５３の上端に接続されている。
このような構成により、半導体装置１にはＤＭＯＳが形成される。水平方向において、ｎ形ドリフト層１５内におけるｐ形エピタキシャル層１３とｎ＋形ドレイン層２５との距離が、ＤＭＯＳのドリフト長ＤＲとなる。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３～図１４は、本実施形態に係る半導体装置の製造方法を示す断面図である。
図３～図１４は、図２に示す断面に相当する断面を示す。
先ず、図３に示すように、ｐ形基板１１を用意する。次に、ｐ形基板１１の上層部分にドナーとなる不純物を注入することにより、ｎ形埋込層１２を形成する。次に、ｎ形埋込層１２上にシリコンをエピタキシャル成長させて、ｐ形エピタキシャル層１３を形成する以下、ｐ形基板１１、ｎ形埋込層１２及びｐ形エピタキシャル層１３を総称して「半導体基板１０」という。以後の工程において、半導体基板１０には種々の層や領域が追加的に形成される。
次に、図４に示すように、ｐ形エピタキシャル層１３の表面にシリコン酸化層６１を形成する。次に、シリコン酸化層６１上にレジストパターン（図示せず）を形成し、ドナーとなる不純物をイオン注入し、注入した不純物を拡散させることにより、ディープｎ形ウェル１４を形成する。次に、レジストパターンを除去する。
次に、図５に示すように、シリコン酸化層６１上にポリシリコン層６２を形成する。次に、ポリシリコン層６２上にシリコン窒化層６３（第１絶縁層）を形成する。次に、シリコン窒化層６３上にレジストパターン（図示せず）を形成し、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチングを施すことにより、シリコン窒化層６３を選択的に除去して、ＬＯＣＯＳ膜３１及びＬＯＣＯＳ膜４１を形成する予定の領域に開口部６３ａを形成する。次に、レジストパターンを除去する。
次に、図６に示すように、熱酸化処理を施す。これにより、シリコン窒化層６３の開口部６３ａを起点として、ポリシリコン層６２及びｐ形エピタキシャル層１３が酸化される。この結果、半導体基板１０の上面にＬＯＣＯＳ膜３１及びＬＯＣＯＳ膜４１が形成される。このとき、ＬＯＣＯＳ膜３１及びＬＯＣＯＳ膜４１の端部はバーズビーク状となり、先端に向かうほど細くなる。
次に、図７に示すように、例えばウェットエッチングを施すことにより、シリコン窒化層６３を除去する。次に、例えばＣＤＥ（Chemical Dry Etching)を施すことにより、ポリシリコン層６２を除去する。次に、例えばフッ化アンモニウム（ＮＨ４Ｆ）を用いたエッチングを施すことにより、シリコン酸化層６１を除去する。このとき、ＬＯＣＯＳ膜３１及び４１の上層部分も除去される。次に、ｐ形エピタキシャル層１３及びディープｎ形ウェル１４の露出面に、シリコン酸化物からなるダミー酸化層６４を形成する。
次に、図８に示すように、レジストパターン（図示せず）を形成し、ドナーとなる不純物をイオン注入することにより、ｐ形エピタキシャル層１３内にｎ形ドリフト層１５を形成する。不純物の一部はＬＯＣＯＳ膜３１を通過してｐ形エピタキシャル層１３内に注入される。その後、レジストパターンを除去する。また、レジストパターン（図示せず）を形成し、アクセプタとなる不純物をイオン注入することにより、ｐ形エピタキシャル層１３内にｐ形ウェル１６を形成する。不純物の一部はＬＯＣＯＳ膜４１を介してｐ形エピタキシャル層１３内に注入される。その後、レジストパターンを除去する。ｎ形ドリフト層１５及びｐ形ウェル１６の形成順序は任意である。ｎ形ドリフト層１５とｐ形ウェル１６とは、所定の距離だけ離隔させる。
次に、図９に示すように、例えばフッ化アンモニウムを用いたエッチングを施すことにより、ダミー酸化層６４を除去する。次に、例えば熱酸化処理を施すことにより、半導体基板１０の上面にゲート絶縁膜３３を形成する。次に、ポリシリコンを堆積させることにより、全面にポリシリコン膜を形成する。次に、ゲート電極３２を形成する予定の領域にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＲＩＥ等のエッチングを施すことにより、ポリシリコン膜を選択的に除去する。これにより、ゲート電極３２が形成される。このとき、ゲート絶縁膜３３におけるゲート電極３２によって覆われていない部分も除去される。
次に、図１０に示すように、レジストパターン（図示せず）を形成し、レジストパターン、ＬＯＣＯＳ膜３１及び４１、ゲート電極３２をマスクとして、ドナーとなる不純物をイオン注入する。これにより、ｎ形ＬＤＤ層２１、２４及び２７を形成する。次に、レジストパターンを除去する。
次に、図１１に示すように、例えば、シリコン酸化層３７、シリコン窒化層３８及びシリコン酸化層３９をこの順に堆積させることにより、全面にスペーサ絶縁膜６５を形成する。なお、スペーサ絶縁膜６５は、単層のシリコン酸化膜でもよく、単層のシリコン窒化膜でもよく、シリコン酸化層とシリコン窒化層を任意に積層させた多層膜でもよく、他の絶縁材料からなる層を含んでいてもよい。
次に、図１２に示すように、フォトリソグラフィ法により、ゲート電極３２におけるｎ形ＬＤＤ層２４側の部分、ＬＯＣＯＳ膜３１におけるゲート電極３２によって覆われていない部分、及び、ｎ形ＬＤＤ層２４におけるＬＯＣＯＳ膜３１側の部分ｎ形ＬＤＤ層２４側の部分を覆うように、レジストパターン６６を形成する。すなわち、レジストパターン６６は、上方から見て、ｎ形ＬＤＤ層２４を囲む環状に形成し、ＬＯＣＯＳ膜３１上からｎ形ＬＤＤ層２４上に延出させる。レジストパターン６６とｎ形ＬＤＤ層２４とのオーバーラップ量ｘ０は、ゼロより大きい所定の値とする。
次に、レジストパターン６６をマスクとしてスペーサ絶縁膜６５に対してＲＩＥ等のエッチングを施す。これにより、スペーサ絶縁膜６５が選択的に除去される。スペーサ絶縁膜６５におけるレジストパターン６６によって覆われていた部分は、除去されずに、スペーサ絶縁膜３５となる。一方、スペーサ絶縁膜６５におけるゲート電極３２のｎ形ＬＤＤ層２１側の端面上に配置された部分も残留し、スペーサ絶縁膜３６となる。このように、スペーサ絶縁膜３５及び３６は同じスペーサ絶縁膜６５から形成されるため、膜構成が同じである。次に、レジストパターン６６を除去する。
次に、図１３に示すように、レジストパターン（図示せず）を形成し、レジストパターン及びＬＯＣＯＳ膜４１をマスクとしてアクセプタとなる不純物をイオン注入することにより、ｐ＋形層２０を形成する。その後、レジストパターンを除去する。また、レジストパターン（図示せず）を形成し、レジストパターン、ＬＯＣＯＳ膜３１、ゲート電極３２、スペーサ絶縁膜３５、スペーサ絶縁膜３６をマスクとしてドナーとなる不純物をイオン注入することにより、ｎ＋形ソース層２２、ｎ＋形ドレイン層２５、ｎ＋形コンタクト層２８を形成する。このとき、ｎ＋形ソース層２２はスペーサ絶縁膜３６をマスクとして形成され、ｎ＋形ドレイン層２５はスペーサ絶縁膜３５をマスクとして形成され、ｎ＋形コンタクト層２８はＬＯＣＯＳ膜４１をマスクとして形成される。なお、ｎ＋形ソース層２２、ｎ＋形ドレイン層２５、ｎ＋形コンタクト層２８の形成と、ｐ＋形層２０を形成の順序は任意である。
次に、図１４に示すように、シリサイド化処理を施す。これにより、半導体基板１０の露出面及びゲート電極３２の露出面にシリサイドが形成される。具体的には、ｐ＋形層２０及びｎ＋形ソース層２２の上面にシリサイド層２３が形成され、ｎ＋形ドレイン層２５の上面にシリサイド層２６が形成され、ｎ＋形コンタクト層２８の上面にシリサイド層２９が形成され、ゲート電極３２の露出面にシリサイド層３４が形成される。ｎ形ＬＤＤ層２１、ｎ＋形ソース層２２及びシリサイド層２３によりソース領域Ｓが形成され、ｎ形ＬＤＤ層２４、ｎ＋形ドレイン層２５及びシリサイド層２６によりドレイン領域Ｄが形成され、ｎ形ＬＤＤ層２７、ｎ＋形コンタクト層２８及びシリサイド層２９によりボディコンタクト領域ＢＣが形成される。
次に、図１及び図２に示すように、半導体基板１０上に層間絶縁膜５０を形成する。次に、層間絶縁膜５０内にソースコンタクト５１を形成してシリサイド層２３に接続させ、ドレインコンタクト５２を形成してシリサイド層２６に接続させ、ボディコンタクト５３を形成してシリサイド層２９に接続させる。次に、層間絶縁膜５０上にソース電極５５を形成してソースコンタクト５１に接続させ、ドレイン電極５６を形成してドレインコンタクト５２に接続させ、ボディ電極５７を形成してボディコンタクト５３に接続させる。このようにして、本実施形態に係る半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、図１２に示す工程において、ＬＯＣＯＳ膜３１におけるドレイン領域Ｄ側の端部３１ｄを覆うように、レジストパターン６６を形成する。そして、レジストパターン６６をマスクとしてＲＩＥ等のエッチングを施すことにより、スペーサ絶縁膜６５を選択的に除去して、スペーサ絶縁膜３５を形成する。このため、スペーサ絶縁膜３５は、レジストパターン６６の直下域に形成される。また、ＬＯＣＯＳ膜３１の端部３１ｄは、レジストパターン６６によって保護されるため、エッチングされない。そして、図１３に示す工程において、スペーサ絶縁膜３５をマスクとして不純物を注入することにより、ｎ＋形ドレイン層２５を形成する。これにより、ｎ＋形ドレイン層２５は、ｎ形ＬＤＤ層２４におけるスペーサ絶縁膜３５によって覆われていない部分の上層部に形成される。
このように、本実施形態においては、レジストパターン６６によってスペーサ絶縁膜３５の位置が規定され、スペーサ絶縁膜３５によってｎ＋形ドレイン層２５の位置が規定されるため、ｎ＋形ドレイン層２５の位置をレジストパターン６６によって規定することができる。レジストパターン６６はフォトリスグラフィ法により形成されるため、位置精度が高い。したがって、ｎ＋形ドレイン層２５も高い位置精度で形成することができる。この結果、ＤＭＯＳのドリフト長ＤＲのばらつきを抑制できる。これにより、ＤＭＯＳの耐圧及びオン抵抗を精密に制御することが可能となる。
＜比較例＞
次に、比較例について説明する。
図１５は、本比較例に係る半導体装置を示す断面図である。
本比較例においては、図１２に示す工程において、レジストパターン６６を形成せずに、スペーサ絶縁膜６５に対してＲＩＥ等のエッチングを施す。このため、スペーサ絶縁膜６５はゲート電極３２の端面上のみに残留し、スペーサ絶縁膜１３５及び３６となる。そして、図１３に示す工程において、ＬＯＣＯＳ膜３１をマスクとして、ｎ＋形ドレイン層２５を形成する。このように、本比較例においては、ｎ＋形ドレイン層２５の位置はＬＯＣＯＳ膜３１によって決定される。
しかしながら、図１５に示すように、ＬＯＣＯＳ膜３１の形状は、スペーサ絶縁膜６５に対するエッチングによって変動する。具体的に説明すると、スペーサ絶縁膜６５に対するエッチングの際に、ＬＯＣＯＳ膜３１におけるゲート電極３２によって覆われていない部分も不可避的にエッチングされる。ＬＯＣＯＳ膜３１の端部の形状はバーズビーク状であり、先端に近いほど薄くなっているため、ＬＯＣＯＳ膜３１が上方からエッチングされると、端部３１ｄはソース領域Ｓに向かって後退する。すなわち、エッチングに伴うＬＯＣＯＳ膜３１の上面の垂直方向の変位量Ｙが、ＬＯＣＯＳ膜３１のドレイン領域Ｄ側の端縁の水平方向の変位量Ｘに変換されてしまう。そして、ＬＯＣＯＳ膜３１の先端形状が先鋭であるほど、垂直方向の変位量Ｙが水平方向の変位量Ｘに変換される際の比率が高くなる。このため、種々の要因によって垂直方向の変位量Ｙがばらつくと、水平方向の変位量Ｘは大きくばらついてしまう。この結果、ＤＭＯＳのドリフト長ＤＲが大きくばらついてしまう。したがって、本比較例に係る半導体装置１０１は、ＤＭＯＳの耐圧及びオン抵抗のばらつきが大きい。
これに対して、前述の実施形態によれば、レジストパターン６６によってｎ＋形ドレイン層２５の位置を規定しているため、ドリフト長ＤＲのばらつきが小さい。この結果、ＤＭＯＳの耐圧及びオン抵抗のばらつきを抑制することができる。一例では、本実施形態は比較例と比較して、耐圧及びオン抵抗のばらつきを２／３に低減することができた。
以上説明した実施形態によれば、耐圧及びオン抵抗のばらつきを抑制可能な半導体装置及びその製造方法を実現することができる。
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置
１０：半導体基板
１１：ｐ形基板
１２：ｎ形埋込層
１３：ｐ形エピタキシャル層
１４：ディープｎ形ウェル
１５：ｎ形ドリフト層
１６：ｐ形ウェル
２０：ｐ＋形層
２１：ｎ形ＬＤＤ層
２２：ｎ＋形ソース層
２３：シリサイド層
２４：ｎ形ＬＤＤ層
２５：ｎ＋形ドレイン層
２６：シリサイド層
２７：ｎ形ＬＤＤ層
２８：ｎ＋形コンタクト層
２９：シリサイド層
３１：ＬＯＣＯＳ膜
３１ｃ：中央部
３１ｄ、３１ｓ：端部
３２：ゲート電極
３２ｄ、３２ｓ：端部
３３：ゲート絶縁膜
３４：シリサイド層
３５、３６：スペーサ絶縁膜
３７：シリコン酸化層
３８：シリコン窒化層
３９：シリコン酸化層
４１：ＬＯＣＯＳ膜
５０：層間絶縁膜
５１：ソースコンタクト
５２：ドレインコンタクト
５３：ボディコンタクト
５５：ソース電極
５６：ドレイン電極
５７：ボディ電極
６１：シリコン酸化層
６２：ポリシリコン層
６３：シリコン窒化層
６３ａ：開口部
６４：ダミー酸化層
６５：スペーサ絶縁膜
６６：レジストパターン
１０１：半導体装置
１３５：スペーサ絶縁膜
ＢＣ：ボディコンタクト領域
Ｄ：ドレイン領域
ＤＲ：ドリフト長
Ｓ：ソース領域
ｔｃ、ｔｄ、ｔｓ：厚さ
ｘ０：オーバーラップ量
Ｘ：水平方向の変位量
Ｙ：垂直方向の変位量

Claims (7)

  1. ソース領域及びドレイン領域を有する半導体部分と、
    前記ソース領域と前記ドレイン領域との間に配置され、下部が前記半導体部分内に設けられ、上部が前記半導体部分上に設けられた第１絶縁部と、
    前記ソース領域側の端部が前記半導体部分における前記第１絶縁部に覆われていない部分上に配置され、前記ドレイン領域側の端部が前記第１絶縁部上に配置されたゲート電極と、
    前記ゲート電極における前記ドレイン領域側の端部上、前記第１絶縁部における前記ゲート電極に覆われていない部分上、及び、前記ドレイン領域における前記第１絶縁部側の端部上に連続的に設けられ、前記ゲート電極、前記第１絶縁部及び前記ドレイン領域に接した第２絶縁部と、
    を備え、
    前記第２絶縁部は、
    前記ゲート電極、前記第１絶縁部及び前記ドレイン領域に接し、シリコン酸化物からなる第１層と、
    前記第１層上に設けられ、シリコン窒化物からなる第２層と、
    前記第２層上に設けられ、シリコン酸化物からなる第３層と、
    を有した半導体装置。
  2. 前記ゲート電極の前記ソース領域側の端面上、及び、前記ソース領域の前記ゲート電極側の端部上に設けられた第３絶縁部をさらに備え、
    前記第３絶縁部は、
    前記ゲート電極及び前記ソース領域に接し、シリコン酸化物からなる第４層と、
    前記第４層に接し、シリコン窒化物からなる第５層と、
    前記第５層に接し、シリコン酸化物からなる第６層と、
    を有した請求項１に記載の半導体装置。
  3. ソース領域及びドレイン領域を有する半導体部分と、
    前記ソース領域と前記ドレイン領域との間に配置され、下部が前記半導体部分内に設けられ、上部が前記半導体部分上に設けられた第１絶縁部と、
    前記ソース領域側の端部が前記半導体部分における前記第１絶縁部に覆われていない部分上に配置され、前記ドレイン領域側の端部が前記第１絶縁部上に配置されたゲート電極と、
    前記ゲート電極における前記ドレイン領域側の端部上、前記第１絶縁部における前記ゲート電極に覆われていない部分上、及び、前記ドレイン領域における前記第１絶縁部側の端部上に連続的に設けられ、前記ゲート電極、前記第１絶縁部及び前記ドレイン領域に接した第２絶縁部と、
    前記ゲート電極の前記ソース領域側の端面上、及び、前記ソース領域の前記ゲート電極側の端部上に設けられた第３絶縁部と、
    を備え、
    前記第３絶縁部は、
    前記ゲート電極及び前記ソース領域に接し、シリコン酸化物からなる第４層と、
    前記第４層に接し、シリコン窒化物からなる第５層と、
    前記第５層に接し、シリコン酸化物からなる第６層と、
    を有した半導体装置。
  4. 前記第１絶縁部の前記ソース領域側の端部、及び、前記第１絶縁部の前記ドレイン領域側の端部は、前記第１絶縁部における前記ソース領域側の端部と前記ドレイン領域側の端部との間の中央部よりも薄い請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第１絶縁部の前記ソース領域側の端部及び前記ドレイン領域側の端部は、先端に向かうほど薄い請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記ソース領域及び前記ドレイン領域は第１導電形であり、
    前記半導体部分は、
    前記ソース領域に接し、第２導電形である第１半導体層と、
    前記ドレイン領域、前記第１絶縁部及び前記第１半導体層に接し、第１導電形である第２半導体層と、
    をさらに有した請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記半導体部分上、前記第１絶縁部上、前記ゲート電極上、及び、前記第２絶縁部上に設けられた層間絶縁膜を更に備え、
    前記第１絶縁部は前記層間絶縁膜から離隔している請求項１～６のいずれか１つに記載の半導体装置。
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