JP5141069B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 98
- 239000000758 substrate Substances 0.000 claims description 81
- 239000003990 capacitor Substances 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 54
- 238000004519 manufacturing process Methods 0.000 description 48
- 238000000034 method Methods 0.000 description 47
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 43
- 229910052814 silicon oxide Inorganic materials 0.000 description 43
- 230000015572 biosynthetic process Effects 0.000 description 22
- 230000015556 catabolic process Effects 0.000 description 22
- 229910052785 arsenic Inorganic materials 0.000 description 11
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- 239000012299 nitrogen atmosphere Substances 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000004049 embossing Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007596 consolidation process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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Description
図32は従来のLOCOSオフセットトランジスタを示す断面図である。
P型の半導体基板1の表面側に互いに間隔をもってN−ドレイン領域3dとN−ソース領域3sが形成されている。N−ドレイン領域3dとN−ソース領域3sの間の半導体基板1がチャネル領域5となる。N−ドレイン領域3dとN−ソース領域3sの間の半導体基板1上にゲート絶縁膜51が形成されている。ゲート絶縁膜51上にゲート電極53が形成されている。図示は省略するが、N−ドレイン領域3d、N−ソース領域3s及びチャネル領域5が形成されている領域の半導体基板1にはP型ウエル領域が形成されている。
半導体基板1の表面に、LOCOSオフセットトランジスタの形成領域を画定するためのLOCOS酸化膜15が形成されている。LOCOS酸化膜15はゲート絶縁膜51よりも厚い膜厚をもつ。N−ドレイン領域3dのチャネル領域5側の端部とN+ドレイン領域11dの間のN−ドレイン領域3d表面、及びN−ソース領域3sのチャネル領域5側の端部とN+ソース領域11sの間のN−ソース領域3s表面にもLOCOS酸化膜15が形成されている。ゲート電極53の端部はLOCOS酸化膜15上に配置されている。
P型半導体基板1に図示しないP型ウエル領域を形成した後、写真製版技術を用いてレジストパターン(図示は省略)を形成し、それをマスクとしてリンを注入エネルギーは100KeV(キロエレクトロンボルト)、ドーズ量は2.0×1013cm-2の条件でイオン注入する。レジストパターンを除去した後、温度1000℃、30分間の窒素雰囲気にさらすことで注入されたリンが拡散及び活性化し、低濃度なN−ドレイン領域3d及びN−ソース領域3sが形成される(図33参照。)。
ゲート絶縁膜51を膜厚80nmで形成した後、連続して多結晶シリコン膜を300nmの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして多結晶シリコン膜及びゲート絶縁膜51を順次エッチング除去して多結晶シリコン膜からなるゲート電極53を形成し、ゲート電極53下にゲート絶縁膜51を形成する。その後、レジストパターンの除去を行なう(図35参照。)。ゲート電極53の端部はLOCOS酸化膜15上に配置されている。
図38はMasked−LDDトランジスタを示す断面図である。
P型の半導体基板1の表面側に互いに間隔をもってN−ドレイン領域3dとN−ソース領域3sが形成されている。N−ドレイン領域3dとN−ソース領域3sの間の半導体基板1上にゲート絶縁膜51が形成されている。ゲート絶縁膜51上にゲート電極53が形成されている。N−ドレイン領域3dとN−ソース領域3sの間の半導体基板1がチャネル領域5となる。図示は省略するが、N−ドレイン領域3d、N−ソース領域3s及びチャネル領域5が形成されている領域の半導体基板1にはP型ウエル領域が形成されている。
半導体基板1の表面に、Masked−LDDトランジスタの形成領域を画定するためのLOCOS酸化膜15が形成されている。LOCOS酸化膜15はゲート絶縁膜51よりも厚い膜厚をもつ。Masked−LDDトランジスタの形成領域内にはLOCOS酸化膜15は形成されていない。
P型半導体基板1に図示しないP型ウエル領域を形成した後、既存の素子分離形成技術を用いてLOCOS酸化膜15を膜厚500nmで形成する(図39参照。)。
Masked−LDDトランジスタとLOCOSオフセットトランジスタで共通した点はゲート絶縁膜51の膜厚が80nmと厚いことが上げられる。この膜厚は耐圧30Vを想定した場合であり、要求される耐圧値が30Vよりも高い場合はこの膜厚は更に厚くなる。つまり、ゲート電極にも高い電圧が印加されるので、ゲート絶縁膜の絶縁耐性がそれに耐えうるようにその膜厚を厚くする必要があるわけである。
従来の高耐圧トランジスタの製造工程では、まず、LOCOS酸化膜15が形成されている半導体基板1上に厚いゲート絶縁膜51を形成し、さらにゲート電極53を形成するための多結晶シリコン膜をウエハ全面に形成する(図44参照。)。次に、レジストパターン(図示は省略)を用いて多結晶シリコン膜をエッチング除去してゲート電極53を形成する(図45参照。)。次に、ウェットエッチング技術を用いてゲート電極53下以外の厚いゲート絶縁膜51を除去した後、イオン注入法によりN+ドレイン領域11dとN+ソース領域11sを形成する(図46参照。)。
さらに、この除去処理を行なうことで、既に形成済のLOCOS酸化膜15も膜減りするため、LOCOS酸化膜15の端部(図46の破線円内)がくぼみ部55のように形状異常に陥ってしまう(図47参照。)。このことは設計寸法からのズレだけでなく電気特性異常も引き起こす虞れがある。
さらに、上記第1ゲート電極の端部及び側面を覆い、かつ上記第2ゲート電極とは間隔をもって配置された、上記第2ゲート電極と同一材料で同時に形成されたパターンが形成されているようにしてもよい。
さらに、上方から見て、上記第2ゲート電極の端部の全部が上記第1ゲート電極の端部よりも外側に配置されており、上記第2ゲート電極は上記第1ゲート電極の端部及び側面を覆っているようにしてもよい。
さらに、上方から見て、上記第1ゲート電極上で上記第1ゲート電極の端部とは間隔をもつ位置に上記第2ゲート電極が形成されていない領域が存在しているようにしてもよい。
この場合、上記複数のMOSトランジスタにおいて、上記第2ゲート電極のレイアウト面積のみが互いに異なっている例を挙げることができる。
そこで、上記半導体基板上に、上記第1ゲート電極と同一材料で同時に形成された第1容量素子電極と、上記第1容量素子電極上に絶縁膜を介して上記第2ゲート電極と同一材料で同時に形成された第2容量素子電極をもつ容量素子をさらに備えている例を挙げることができる。
この場合、上記複数のMOSトランジスタにおいて、第2ゲート電極のレイアウト面積のみが互いに異なっているようにすれば、製造工程を増加させることなく、互いに異なる動作電圧をもつ複数のMOSトランジスタを形成することができる。
第1ゲート電極9上にゲート電極間絶縁膜11を介して第2ゲート電極13が形成されているゲート電極間絶縁膜11は、例えば、酸化シリコン膜からなり、その膜厚は20nmである。第2ゲート電極13は、例えば、多結晶シリコン膜からなり、その膜厚は300nmである。
ゲート絶縁膜7を膜厚20nmで形成した後、連続して多結晶シリコン膜を300nmの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして、異方性ドライエッチング技術により、多結晶シリコン膜及びゲート絶縁膜7を順次エッチング除去して多結晶シリコン膜からなる第1ゲート電極9を形成し、第1ゲート電極9下のみにゲート絶縁膜7を形成する。その後、レジストパターンの除去を行なう(図4参照。)。第1ゲート電極9の端部はLOCOS酸化膜15上に配置されている。ここで、ゲート絶縁膜7のエッチング除去はウェットエッチング技術により行なってもよい。
仮にC1=C2とすると、第2ゲート電極13にかかる電圧V1は、第2ゲート電極13に印加されるゲート電圧(Vdd)に対して半分に低減される。このことはゲート絶縁膜厚としては従来の半分ですむことを示している。すなわち厚いゲート絶縁膜を長時間の熱処理で形成することなく、ゲート電極に高耐圧機能をもたせることが可能となる。
このように、第2ゲート電極13に印加されるゲート電圧に対してゲート絶縁膜7にかかる電圧は、ゲート絶縁膜7とゲート電極間絶縁膜11の膜の種類、ゲート絶縁膜7とゲート電極間絶縁膜11の面積、ゲート絶縁膜7とゲート電極間絶縁膜11の膜厚によって制御することができる。
次に、多結晶シリコン加工残渣23が発生しない実施例を説明する。
図12はさらに他の実施例を概略的に示す図であり、(A)は断面図、(B)は平面図である。(A)は(B)のA−A位置での断面である。(B)では上方から見て隠れている部分も実線で記している。(A)では模式的にゲート配線及びゲートコンタクトも図示している。図1、図11と同じ機能を果たす部分には同じ符号を付す。(B)では第2電極をシボで示した。
また、第1ゲート電極9上で第2ゲート電極13が形成されていない領域の面積を調整することにより、第1ゲート電極9、第2ゲート電極13間の容量値を任意の値に設定することもできる。
この実施例によれば、多結晶シリコン加工残渣23(図10参照。)を発生させることなく、第1ゲート電極9、第2ゲート電極13間の容量値を小さくすることができる。
また、上記実施例では、ドレイン領域及びソース領域の両方が二重拡散構造を備えているが、図16に示すように、ドレイン領域のみが二重拡散構造を備えているようにしてもよい。
図49に示すように、例えば3種類のゲート電圧値に対応した3種類のLOCOSオフセットトランジスタを混載している場合、それらのLOCOSオフセットトランジスタでゲート絶縁膜51−1,51−2,51−3の膜厚をそれぞれ異ならせる必要があった。すなわち、ゲート電圧Vdd=30Vの電圧で動作可能なトランジスタ(1)ではゲート絶縁膜51−1の膜厚を80nmに、ゲート電圧Vdd=22.5Vの電圧で動作可能なトランジスタ(2)ではゲート絶縁膜51−2の膜厚を50nmに、ゲート電圧Vdd=15Vの電圧で動作可能なトランジスタ(3)ではゲート絶縁膜51−3の膜厚を30nmにするなど、各電圧帯に応じたゲート絶縁膜をそれぞれ形成する必要があった。3種類の異なる膜厚のゲート絶縁膜を一つの半導体基板に形成するためにはプロセスフローの長時間化の問題、マスクセットの作成枚数の増加の問題、前述のフィールド絶縁膜の膜減りの問題(図47参照。)など、解決すべき課題が極めて多い。これについての詳細は特許文献3を参照されたい。
この実施例では、ゲート電圧Vdd=30Vの電圧で動作可能なトランジスタ(1)と、ゲート電圧Vdd=22.5Vの電圧で動作可能なトランジスタ(2)と、ゲート電圧Vdd=15Vの電圧で動作可能なトランジスタ(3)を同一半導体基板1上に備えている。
通常のMOSトランジスタは、半導体基板1の表面側に形成されたP型ウエル(図示は省略)に互いに間隔をもって形成されたN+ドレイン領域29d、N+ソース領域29sを備えている。N+ドレイン領域29dとN+ソース領域29sの間の半導体基板1がチャネル領域31となる。チャネル領域31上にゲート絶縁膜33が形成されている。ゲート絶縁膜33はLOCOSオフセットトランジスタのゲート絶縁膜33と同時に形成されたものであり、例えば膜厚が20nmの酸化シリコン膜からなる。
N+ドレイン領域29d上、N+ソース領域29s上及び第ゲート電極35上を覆って半導体基板1上に酸化シリコン膜系絶縁膜17が形成されている。酸化シリコン膜系絶縁膜17上に金属材料、例えばアルミニウムからなるゲート配線37g、ドレイン配線37d及びソース配線37sが形成されている。酸化シリコン膜系絶縁膜17に形成された接続孔21を介して、ゲート配線37gはゲート電極35に接続され、ドレイン配線37dはN+ドレイン領域29dに接続され、ソース配線37sはN+ソース領域29sに接続されている。
ゲート絶縁膜7,33となる酸化シリコン膜を膜厚20nmで形成した後、連続して多結晶シリコン膜を300nmの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして、異方性ドライエッチング技術により、多結晶シリコン膜及び酸化シリコン膜を順次エッチング除去して多結晶シリコン膜からなる第1ゲート電極9及びゲート電極35を形成し、第1ゲート電極9下にゲート絶縁膜7を形成し、ゲート電極35下にゲート絶縁膜33を形成する。その後、レジストパターンの除去を行なう(図21参照。)。ここで、ゲート絶縁膜7,33を形成するための酸化シリコン膜のエッチング除去はウェットエッチング技術により行なってもよい。
ゲート絶縁膜7を膜厚20nmで形成した後、連続して多結晶シリコン膜を300nmの厚みに堆積させる。写真製版技術を用いてレジストパターンを形成する。それをマスクにして、異方性ドライエッチング技術により、多結晶シリコン膜及びゲート絶縁膜7を順次エッチング除去して多結晶シリコン膜からなる第1ゲート電極9と第1容量素子電極41uを形成し、第1ゲート電極9下にゲート絶縁膜7を形成する。ここで第1容量素子電極41u下にゲート絶縁膜7が残存するが図示は省略している。その後、レジストパターンの除去を行なう(図28参照。)。
例えば、図12や図14に示したLOCOSオフセットトランジスタの第1ゲート電極9及び第2ゲート電極13のレイアウト位置と同様に、容量素子において、上方から見て第2容量素子電極41tの端部は第1容量素子電極41uの端部の外側に配置されており、かつ第1容量素子電極41uのコンタクトを形成する位置には第2容量素子電極41tが形成されていないようにすれば、第1容量素子電極41uの側面に多結晶シリコン加工残渣23(図10参照。)が形成されるのを防止することができる。
3d N−ドレイン領域
3s N−ソース領域
5 チャネル領域
7 ゲート絶縁膜
9 第1ゲート電極
11 ゲート電極間絶縁膜
13,13−1,13−2,13−3 第2ゲート電極
15 LOCOS酸化膜(フィールド絶縁膜)
19g ゲート配線
27 多結晶シリコンパターン(第2ゲート電極と同一材料で同時形成されたパターン)
41u 第1容量素子電極
41t 第2容量素子電極
43 容量素子電極間絶縁膜
Claims (6)
- 第1導電型の半導体基板の表面側に互いに間隔をもって配置された第2導電型のドレイン領域及びソース領域と、前記ソース領域とドレイン領域の間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とをもち、前記ソース領域とドレイン領域の間の前記半導体基板がチャネル領域となっているMOSトランジスタを備えた半導体装置において、
前記ドレイン領域は、前記ゲート絶縁膜及び前記チャネル領域とは間隔をもって配置された第1ドレイン領域と、前記第1ドレイン領域と前記チャネル領域の間に前記第1ドレイン領域及び前記チャネル領域に隣接して配置された第2ドレイン領域とからなり、
前記ゲート電極は、前記ゲート絶縁膜上に形成された第1ゲート電極と、前記第1ゲート電極上にゲート電極間絶縁膜を介して形成された第2ゲート電極とからなり、
前記第2ゲート電極にはゲート電圧を与えるためのゲート配線が接続されており、前記第1ゲート電極には前記ゲート配線は接続されておらず、
前記半導体基板表面に前記ゲート絶縁膜よりも厚い厚みをもつフィールド絶縁膜を備え、
前記フィールド絶縁膜は少なくとも前記ゲート絶縁膜と前記第1ドレイン領域の間の前記半導体基板表面に配置されており、
前記第1ゲート電極の前記ドレイン領域側の端部は前記フィールド絶縁膜上に配置されており、
上方から見て、前記第2ゲート電極の端部の全部が前記第1ゲート電極の端部よりも外側に配置されており、前記第1ゲート電極の端部よりも外側に配置されている前記第2ゲート電極部分は前記フィールド絶縁膜上に配置されており、かつ前記第1ゲート電極とは前記ゲート電極間絶縁膜を介しており、
前記第2ゲート電極は前記第1ゲート電極の端部及び側面を覆っており、
上方から見て、前記第1ゲート電極上で前記第1ゲート電極の端部とは間隔をもつ位置に前記第2ゲート電極が形成されていない領域が存在していることを特徴とする半導体装置。 - 上方から見て、前記第2ゲート電極が形成されていない領域は前記第1ゲート電極上で環状に形成されている請求項1に記載の半導体装置。
- 前記第2ゲート電極は、前記第2ゲート電極が形成されていない環状の領域に対して、内側に配置された内側第2ゲート電極部分と外側に配置された外側第2ゲート電極部分とを備え、
前記内側第2ゲート電極部分に前記ゲート配線が接続されており、
前記第1ゲート電極の端部及び側面を覆い、かつ前記内側第2ゲート電極部分とは間隔をもって配置された前記外側第2ゲート電極部分には前記ゲート配線が接続されていない請求項2に記載の半導体装置。 - 前記第1ゲート電極と前記第2ゲート電極の間の容量値が互いに異なる複数の前記MOSトランジスタを備えている請求項1から3のいずれか一項に記載の半導体装置。
- 前記複数のMOSトランジスタにおいて、前記第2ゲート電極のレイアウト面積のみが互いに異なっている請求項4に記載の半導体装置。
- 前記半導体基板上に、前記第1ゲート電極と同一材料で同時に形成された第1容量素子電極と、前記第1容量素子電極上に絶縁膜を介して前記第2ゲート電極と同一材料で同時に形成された第2容量素子電極をもつ容量素子をさらに備えている請求項1から5のいずれか一項に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007085868A JP5141069B2 (ja) | 2007-03-28 | 2007-03-28 | 半導体装置 |
PCT/JP2008/055015 WO2008123080A1 (en) | 2007-03-28 | 2008-03-11 | Semiconductor device |
US12/300,347 US7928445B2 (en) | 2007-03-28 | 2008-03-11 | Semiconductor MOS transistor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007085868A JP5141069B2 (ja) | 2007-03-28 | 2007-03-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008244345A JP2008244345A (ja) | 2008-10-09 |
JP5141069B2 true JP5141069B2 (ja) | 2013-02-13 |
Family
ID=39830582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007085868A Expired - Fee Related JP5141069B2 (ja) | 2007-03-28 | 2007-03-28 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7928445B2 (ja) |
JP (1) | JP5141069B2 (ja) |
WO (1) | WO2008123080A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013041891A (ja) * | 2011-08-11 | 2013-02-28 | Toshiba Corp | 半導体装置 |
JP2013069777A (ja) * | 2011-09-21 | 2013-04-18 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
JP7148440B2 (ja) | 2019-03-06 | 2022-10-05 | 株式会社東芝 | 半導体装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53122374A (en) | 1977-03-31 | 1978-10-25 | Fujitsu Ltd | Manufacture for double gate consitution semiconductor device |
JP2616519B2 (ja) * | 1991-08-28 | 1997-06-04 | 富士通株式会社 | 半導体装置の製造方法 |
JP3253808B2 (ja) * | 1994-07-07 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
JP3275569B2 (ja) | 1994-10-03 | 2002-04-15 | 富士電機株式会社 | 横型高耐圧電界効果トランジスタおよびその製造方法 |
JP3337599B2 (ja) * | 1995-07-24 | 2002-10-21 | 株式会社リコー | 半導体装置およびインバータ回路並びにコンパレータ並びにa/dコンバータ回路 |
JPH09266255A (ja) | 1996-03-28 | 1997-10-07 | Sony Corp | 半導体装置の製造方法 |
JPH10209308A (ja) | 1997-01-20 | 1998-08-07 | Ricoh Co Ltd | 不揮発性半導体メモリ装置とその製造方法 |
JPH1168070A (ja) | 1997-08-26 | 1999-03-09 | Sanyo Electric Co Ltd | 半導体集積回路及びその製造方法 |
US6306700B1 (en) * | 2000-08-07 | 2001-10-23 | United Microelectronics Corp. | Method for forming high voltage devices compatible with low voltages devices on semiconductor substrate |
JP2003060197A (ja) * | 2001-08-09 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置 |
JP2007013211A (ja) * | 2003-01-16 | 2007-01-18 | Nec Electronics Corp | 半導体装置 |
US7095072B2 (en) * | 2003-01-16 | 2006-08-22 | Nec Electronics Corporation | Semiconductor device with wiring layers forming a capacitor |
JP4518830B2 (ja) | 2004-04-13 | 2010-08-04 | 株式会社リコー | 半導体装置の製造方法 |
JP2006253334A (ja) * | 2005-03-09 | 2006-09-21 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
JP2007053316A (ja) * | 2005-08-19 | 2007-03-01 | Toshiba Corp | Esd保護素子 |
-
2007
- 2007-03-28 JP JP2007085868A patent/JP5141069B2/ja not_active Expired - Fee Related
-
2008
- 2008-03-11 US US12/300,347 patent/US7928445B2/en not_active Expired - Fee Related
- 2008-03-11 WO PCT/JP2008/055015 patent/WO2008123080A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
US7928445B2 (en) | 2011-04-19 |
US20090309146A1 (en) | 2009-12-17 |
WO2008123080A1 (en) | 2008-10-16 |
JP2008244345A (ja) | 2008-10-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
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|
TRDD | Decision of grant or rejection written | ||
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
LAPS | Cancellation because of no payment of annual fees |