CN105990434B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的实施方式提供一种使沟槽栅极的耐压提高的半导体装置及其制造方法。实施方式的半导体装置包含：第1电极；第2电极；第1导电型的第1半导体区域，设置在所述第1电极与所述第2电极之间；第2导电型的多个第2半导体区域，选择性地设置在所述第1半导体区域与所述第2电极之间；第1导电型的第3半导体区域，设置在所述多个第2半导体区域的每一个与所述第2电极之间；以及第3电极，位于由所述多个第2半导体区域中相邻的所述第2半导体区域夹着的所述第1半导体区域上，隔着绝缘膜而设置在所述第1半导体区域、所述第2半导体区域、及所述第3半导体区域，并且所述第1电极侧的角部隔着所述绝缘膜而被所述第2半导体区域所覆盖。

Description

半导体装置及其制造方法
[相关申请案]
本申请案享受以日本专利申请案2014-186141号(申请日：2014年9月12日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含该基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
在MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半场效应晶体管)等半导体装置中，有提高信道密度以获得大电流的构造。例如，沟槽栅极构造即为其一。此处，使用碳化硅(SiC)、硅(Si)作为半导体装置的材料。
碳化硅的击穿电场强度为硅的击穿电场强度的约10倍。因此，于使用碳化硅作为半导体装置的材料的情形时，有对该半导体装置施加硅器件的约10倍的电场的情况。
但是，在该情况下，对沟槽栅极施加比相同构造的硅器件大的电场，有沟槽栅极的栅极绝缘膜或栅极电极被击穿的问题。
发明内容
本发明所要解决的问题在于提供一种使沟槽栅极的耐压提高的半导体装置及其制造方法。
实施方式的半导体装置包含：第1电极；第2电极；第1导电型的第1半导体区域，设置在所述第1电极与所述第2电极之间；第2导电型的多个第2半导体区域，选择性地设置在所述第1半导体区域与所述第2电极之间；第1导电型的第3半导体区域，设置在所述多个第2半导体区域中的每一个与所述第2电极之间；以及第3电极，位于由所述多个第2半导体区域中相邻的所述第2半导体区域夹着的所述第1半导体区域上，隔着绝缘膜而设置在所述第1半导体区域、所述第2半导体区域、及所述第3半导体区域，并且所述第1电极侧的角部隔着所述绝缘膜而被所述第2半导体区域所覆盖。
附图说明
图1(a)是表示第1实施方式的半导体装置的主要部分、并且表示沿图1(b)的A-A'线的位置上的截面的示意性剖视图，图1(b)是表示第1实施方式的半导体装置的示意性俯视图。
图2(a)是将第1实施方式的半导体装置的基极区域附近放大所得的示意性剖视图，图2(b)及图2(c)是表示第1实施方式的半导体装置的基极区域中的杂质浓度分布的图。
图3(a)及图3(b)是表示第1实施方式的半导体装置的作用的示意性剖视图。
图4(a)～图4(b)是表示第1实施方式的半导体装置的主要部分的制造过程的示意性剖视图。
图5(a)～图5(b)是表示第1实施方式的半导体装置的主要部分的制造过程的示意性剖视图。
图6(a)～图6(b)是表示第1实施方式的半导体装置的主要部分的制造过程的示意性剖视图。
图7(a)～图7(b)是表示第1实施方式的半导体装置的主要部分的制造过程的示意性剖视图。
图8是表示参考例的半导体装置的主要部分的示意性剖视图。
图9是表示第2实施方式的半导体装置的主要部分的示意性剖视图。
图10(a)～图10(b)是表示第2实施方式的半导体装置的主要部分的制造过程的示意性剖视图。
具体实施方式
下面，一边参照附图一边对实施方式进行说明。在下面的说明中，对相同部件标注相同符号，并且对说明过一次的部件适当省略其说明。而且，在实施方式的图中导入了XYZ坐标。
(第1实施方式)
图1(a)是表示第1实施方式的半导体装置的主要部分、并且表示沿图1(b)的A-A'线的位置上的截面的示意性剖视图，图1(b)是表示第1实施方式的半导体装置的示意性俯视图。
第1实施方式的半导体装置1为上下电极构造的MOSFET。例如，半导体装置1包含作为下侧电极的第1电极10(下文中例如称为漏极电极10)、以及作为上侧电极的第2电极11(下文中例如称为源极电极11)。
半导体装置1中，在漏极电极10与源极电极11之间设置着n型或n+型的第1半导体区域20(下文中例如称为半导体区域20)。半导体区域20具有n型的漂移区域21、以及n+型的漏极区域22。漏极区域22设置在漂移区域21与漏极电极10之间。漏极区域22与漏极电极10相接。
在半导体区域20与源极电极11之间，选择性地设置着p型的多个第2半导体区域30(下文中例如称为基极区域30)。多个基极区域30沿着X方向延伸。多个基极区域30分别隔开特定间隔地沿Y方向排列。多个基极区域30与半导体区域20相接。
在多个基极区域30的每一个与源极电极11之间，设置着n+型的第3半导体区域40(下文中例如称为源极区域40)。源极区域40与基极区域30相接。在多个基极区域30的每一个与源极电极11之间，设置着p+型的半导体区域35。源极电极11与源极区域40及半导体区域35相接。也可以在源极电极11与源极区域40及半导体区域35之间设置硅化物层。
在源极电极11与由Y方向上相邻的基极区域30夹着的半导体区域20的部分20a之间，设置着第3电极50(下文中例如称为栅极电极50)。栅极电极50设置在由多个基极区域30中相邻的基极区域30夹着的半导体区域20上。栅极电极50隔着绝缘膜(下文中例如称为栅极绝缘膜51)而与半导体区域20、基极区域30、及源极区域40相接。栅极电极50的漏极电极10侧的角部隔着栅极绝缘膜51而被基极区域30所覆盖。例如，栅极电极50除了设置在源极电极11与由相邻的基极区域30夹着的半导体区域20的部分20a之间，还设置在源极电极11与夹着半导体区域20的部分20a的相邻半导体区域20的各区域的一部分之间。栅极电极50沿着与从漏极电极10朝向源极电极11的Z方向垂直的X方向延伸。
在栅极电极50与半导体区域20、基极区域30及源极区域40之间，设置着栅极绝缘膜51。在栅极电极50与源极电极11之间，设置着层间绝缘膜52。
作为与X方向垂直地切断栅极电极50时的栅极电极50的截面，图1(a)中例示出矩形状的截面作为一例。漏极电极10侧的栅极电极50的角部50c隔着栅极绝缘膜51而被基极区域30所被覆。
各个半导体区域的主成分例如为碳化硅(SiC)。各个半导体区域的主成分也可以为硅(Si)、氮化镓(GaN)等。绝缘膜、层间绝缘膜的材料例如包含硅氧化物(SiOx)、硅氮化物(SiNx)等。
电极10、11的材料例如为包含选自铝(Al)、钛(Ti)、镍(Ni)、坞(W)、金(Au)等群中的至少一种的金属。栅极电极50的材料例如包含多晶硅。
在实施方式中，只要未特别说明，则以n+型、n型的顺序表示n型(第2导电型)的杂质浓度降低。以p+型、p型的顺序表示p型(第1导电型)的杂质浓度降低。
作为n+型、n型等导电型的杂质元素，例如应用磷(P)、砷(As)等。作为p+型、p型等导电型的杂质元素，例如应用硼(B)、铝(Al)等。而且，在半导体装置1中，即便将p型的导电型与n型的导电型互换，也可以获得相同的效果。
图2(a)是将第1实施方式的半导体装置的基极区域附近放大所得的示意性剖视图，图2(b)及图2(c)是表示第1实施方式的半导体装置的基极区域中的杂质浓度分布的图。
此处，图2(b)及图2(c)中示出形成在基极区域30的信道区域中的杂质浓度分布的一例。例如，图2(b)中示出图2(a)的点A与点B之间的杂质浓度分布的一例，图2(c)中示出图2(a)的点C与点D之间的杂质浓度分布的一例。
如图2(b)所示，点A与点B之间的杂质浓度大致固定。另一方面，如图2(c)所示，关于点C与点D之间的杂质浓度，杂质浓度分布的波峰位于比点C侧更靠点D侧。
基极区域30是通过在将p型的杂质元素离子注入到半导体区域20的上表面附近之后，利用热处理使p型的杂质元素活化而形成的。当使用铝(Al)作为杂质元素时，几乎不会产生由加热引起的杂质元素的扩散。因此，以由离子注入决定的杂质浓度分布成为图2(b)、图2(c)的状态的方式进行多段离子注入。另一方面，当使用硼(B)作为杂质元素时，需要考虑由加热引起的杂质元素的热扩散。通过在考虑到从点C与点D的波峰位置扩散杂质的基础上进行多段注入，而在Y方向(点A-点B间)上，杂质浓度大致固定，在Z方向(点C-点D间)上，可将杂质浓度分布的波峰设定在特定的位置。
另外，对于图2(c)所示的点C与点D之间的杂质浓度，也可以调整为大致固定。此种杂质浓度分布也包含在实施方式中。
对半导体装置1的作用进行说明。
图3(a)及图3(b)是表示第1实施方式的半导体装置的作用的示意性剖视图。
图3(a)表示半导体装置1的接通状态。
在半导体装置1中，对漏极电极10施加比源极电极11高的电位。当对栅极电极50施加阈值电位(Vth)以上的电位时，在基极区域30中，沿着栅极绝缘膜51形成信道区域。由此，例如，在源极区域40、信道区域、及漂移区域21流通电子电流(e)。
信道区域的杂质浓度设定为比pn接面部附近的杂质浓度低(图2(c))。也就是说，当对栅极电极50施加特定电位时，信道区域的杂质浓度被调整为信道区域确实地成为反转层的浓度。
图3(b)表示半导体装置1的断开状态。
在断开状态下，仍对漏极电极10施加比源极电极11高的电位。当对栅极电极50施加低于阈值电位的电位时，在基极区域30不形成信道，半导体装置1成为断开状态。
在断开状态下，空乏层从基极区域30与漂移区域21的pn接面部分别扩展到基极区域30及漂移区域21(图中的箭头)。在被相邻的基极区域30夹着的半导体区域20的部分20a内，从其两侧的pn接面部延伸出的空乏层彼此重叠。
也就是说，比在基极区域30内更早地在栅极电极50下的漂移区域21内形成空乏层，栅极电极50下的漂移区域21内被空乏层所堵塞。由此，在断开状态下，电场难以进入基极区域30内，对栅极绝缘膜51施加的电场得以缓和。而且，当施加高电压时，电场集中在基极区域30的角部，可抑制对沟槽栅极底部的栅极绝缘膜51施加的电场的强度。该电场抑制效果由基极区域30之间隔、下述基极区域30的杂质浓度的波峰浓度、基极区域30之间的漂移区域21的浓度所决定。通过适当地设定所述参数，可抑制栅极绝缘膜51被击穿，提高作为半导体装置的可靠性。
而且，在半导体装置1中，如图2(c)所示，点C与点D之间的杂质浓度分布的波峰位于比基极区域30的内部更靠pn接面部侧。与栅极绝缘膜51相接的基极区域30的表面浓度如以上所述那样是以信道区域在适当的阈值电压下形成反转信道的方式被调整。另一方面，通过将波峰浓度设定为比漂移区域21的n型杂质浓度高2个数量级左右，而使从pn接面部延伸的空乏层比延伸到基极区域30的内部更快地延伸到栅极电极50下的漂移区域21及基极区域30下的漂移区域21。因此，在断开状态下，空乏层难以到达源极区域40，可抑制所谓的穿透(punch-through)。
而且，在半导体装置1中，栅极电极50的角部50c被基极区域30所被覆。由此，在断开状态下，可抑制电场集中在栅极电极50的角部50c。由此，电场集中在栅极绝缘膜51的角部的情况得以抑制，栅极绝缘膜51难以被击穿，进而栅极电极50难以被击穿。
对第1实施方式的半导体装置1的制造过程进行说明。
图4(a)～图7(b)是表示第1实施方式的半导体装置的主要部分的制造过程的示意性剖视图。
例如，如图4(a)所示，准备具有漏极区域22、及设置在漏极区域22上的漂移区域21的半导体区域20。
接下来，如图4(b)所示，在半导体区域20上选择性地形成掩膜层90。掩膜层90包含硅氧化物。接着，对从掩膜层90露出的半导体区域20的表面注入p型的杂质元素。
例如，图中的箭头示意性地表示注入杂质元素的情况(下文中相同)。由此，在半导体区域20的表面选择性地形成多个基极区域30。多个基极区域30在Y方向上相邻。此后，将掩膜层90去除。
接下来，如图5(a)所示，在基极区域30上选择性地形成掩膜层91。掩膜层91包含硅氧化物。接着，对从掩膜层91露出的半导体区域20的表面、以及基极区域30的表面注入n型的杂质元素。此后，将掩膜层91去除。
由此，在半导体区域20的部分20a的表面、以及多个基极区域30的表面形成源极区域40。所谓半导体区域20的部分20a是指由相邻的基极区域30夹着的部分。
接下来，如图5(b)所示，在源极区域40上选择性地形成掩膜层92。掩膜层92包含硅氧化物。接着，对从掩膜层92露出的源极区域40的表面注入p型的杂质元素。由此，形成与源极区域40相接的半导体区域35。此后，将掩膜层92去除。去除掩膜层92后，例如在1600℃～2000℃的温度下实施加热处理，而进行各种杂质元素的活化。
接下来，如图6(a)所示，在源极区域40上及半导体区域35上选择性地形成掩膜层93。掩膜层93包含硅氧化物、抗蚀剂等。接着，将从掩膜层93露出的源极区域40的一部分、位于该一部分下的半导体区域20的一部分以及基极区域30的一部分去除。利用RIE(ReactiveIon Etching，反应性离子蚀刻)去除各区域。
由此，形成沟槽95而露出半导体区域20的部分20a、以及与半导体区域20的部分20a相接的基极区域的各区域的一部分30a。此后，将掩膜层93去除。
接下来，如图6(b)所示，在沟槽95内、源极区域40上以及半导体区域35上形成栅极绝缘膜51。栅极绝缘膜51可通过热氧化而形成，也可以通过氮化处理而形成。氮化处理所使用的气体例如为NO、N2O、NH3等。或者，栅极绝缘膜51还可以通过CVD(Chemical VaporDeposition，化学气相沉积)而形成。
接下来，如图7(a)所示，在沟槽95内、源极区域40上以及半导体区域35上隔着栅极绝缘膜51而形成栅极电极50。栅极电极50例如通过CVD而形成。此后，利用CMP(ChemicalMechanical Polishing，化学机械抛光)、或回蚀将源极区域40上及半导体区域35上的栅极电极50与栅极绝缘膜51一并去除。
接下来，如图7(b)所示，在栅极电极50上、栅极绝缘膜51上、以及源极区域40的一部分40a上形成层间绝缘膜52。此后，形成与漏极区域22连接的漏极电极10、以及与源极区域40及半导体区域35连接的源极电极11。通过此种制造过程而形成半导体装置1。
图8是表示参考例的半导体装置的主要部分的示意性剖视图。
参考例的半导体装置100为平面栅极构造的DMOSFET(Double Diffused MetalOxide Semiconductor Field Effect Transistor，双扩散金氧半导体场效应晶体管)。半导体装置100中，在半导体区域20上、基极区域30上、以及源极区域40上具备平面型的栅极电极500。在栅极电极500与半导体区域20、基极区域30及源极区域40之间，设置着栅极绝缘膜510。
MOSFET中，需要将栅极电极隔着栅极绝缘膜而设置在漂移区域、基极区域、及源极区域上。因此，在半导体装置100中，也需要有供栅极电极500设置的区域与供源极区域40设置的区域重叠的重叠(overlap)区域d。
此处，硅(Si)中的杂质元素的扩散系数比碳化硅(SiC)中的杂质元素的扩散系数高。因此，当半导体区域20为硅(Si)时，通过以栅极电极500为掩膜的杂质注入及加热，可简便地确保重叠区域d。其原因在于，当半导体区域20为硅(Si)时，杂质元素因热扩散而容易扩散到栅极电极500下。
但是，当半导体区域20为碳化硅(SiC)时，与硅(Si)相比不易进行杂质元素的扩散。因此，无法利用杂质注入及加热的方法容易地使杂质元素扩散到栅极电极500下。也就是说，当半导体区域20为碳化硅(SiC)时，无法利用杂质注入及加热的方法充分地确保重叠区域d。
因此，当半导体区域20为碳化硅(SiC)时，需要在形成源极区域40之后，通过PEP(Photo Engraving Process，照相雕刻制程)步骤形成栅极电极500，以确保重叠区域d。
但是，越进行半导体装置的微细化，越难进行将供栅极电极500设置的区域与供源极区域40设置的区域重叠的微细加工。也就是说，越进行半导体装置的微细化，越难确保重叠区域d。
相对于此，在第1实施方式中，在源极区域40上及半导体区域35上选择性地形成掩膜层93。接着，将从掩膜层93露出的源极区域40的一部分、位于该一部分下的半导体区域20的一部分以及基极区域30的一部分去除，形成沟槽95(图6(a))。接着，在沟槽95内隔着栅极绝缘膜51而形成栅极电极50(图7(a))。
也就是说，根据第1实施方式，无须在源极区域40上进行栅极电极50的位置对准。根据第1实施方式，栅极电极50自对准地隔着栅极绝缘膜51而确实地设置在漂移区域21、基极区域30、及源极区域40上。根据第1实施方式，即便进行微细化，也可以确实地确保栅极电极50与源极区域40重叠的重叠区域。
(第2实施方式)
图9是表示第2实施方式的半导体装置的主要部分的示意性剖视图。
第2实施方式的半导体装置2中，栅极电极55在源极区域40上延伸，并且栅极电极55设置在源极区域40上。在栅极电极55与源极电极11之间设置着绝缘膜53。此种构造也包含在实施方式中。
图10(a)～图10(b)是表示第2实施方式的半导体装置的主要部分的制造过程的示意性剖视图。
例如，在沟槽95内、源极区域40上及半导体区域35上隔着栅极绝缘膜51而形成栅极电极55后，如图10(a)所示，在栅极电极55上选择性地形成掩膜层94。掩膜层94还设置于源极区域40的部分上侧。掩膜层94包含硅氧化物、抗蚀剂等。
接下来，如图10(b)所示，利用RIE去除从掩膜层94露出的栅极电极55。由此，获得栅极电极55除了延伸到沟槽95内以外还延伸到源极区域40上的构造。
此后，如图9所示，在栅极电极55周围形成绝缘膜53，并且形成与漏极区域22连接的漏极电极10、以及与源极区域40及半导体区域35连接的源极电极11。通过此种制造过程而形成半导体装置2。
在第2实施方式的半导体装置2中，源极电极40下侧的构造、以及隔着栅极绝缘膜51而与源极区域40相接的栅极电极50下侧的构造与半导体装置1相同。因此，半导体装置2发挥与半导体装置1相同的效果。进而，半导体装置2中无需形成层间绝缘膜52的制造制程。由此，无需层间绝缘膜52与源极区域40重叠的精度。因此，制造制程进一步简化，可谋求低成本化。
上面，一边参照具体例一边对实施方式进行了说明。但实施方式并不限定于这些具体例。也就是说，本领域技术人员对这些具体例适当施加设计变更而成的示例只要具备实施方式的特征则也包含在实施方式的范围内。所述各具体例所具备的各要素及其配置、材料、条件、形状、尺寸等并不限定于例示的内容，而可适当变更。
而且，所述各实施方式所具备的各要素可在技术上可能的范围内复合使用，将这些要素组合而成的要素只要包含实施方式的特征则也包含在实施方式的范围内。此外，在实施方式的思想范畴内，本领域技术人员可想出各种变更例及修正例，应了解这些变更例及修正例也属于实施方式的范围。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，可在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变形包含在发明的范围或主旨内，并且包含在权利要求所记载的发明及其均等的范围内。
[符号的说明]
1、2 半导体装置
10 第1电极
11 第2电极
20 第1半导体区域
20a 部分
21 漂移区域
22 漏极区域
30 第2半导体区域
30a 一部分
35 半导体区域
40 第3半导体区域
40a 一部分
50、55 第3电极
50c 角部
51、53 绝缘膜
52 层间绝缘膜
90、91、92、93、94 掩膜层
95 沟槽

Claims (6)

1.一种半导体装置，其特征在于包含：
第1电极；
第2电极；
第1导电型的第1半导体区域，设置在所述第1电极与所述第2电极之间；
第2导电型的多个第2半导体区域，选择性地设置在所述第1半导体区域与所述第2电极之间；
第1导电型的第3半导体区域，设置在所述多个第2半导体区域的每一个与所述第2电极之间；
绝缘膜，设置在位于相邻的所述第2半导体区域之间的所述第1半导体区域、所述第2半导体区域、及所述第3半导体区域；以及
第3电极，位于所述绝缘膜上；
所述绝缘膜的一部分及所述第3电极的一部分延伸到所述第2半导体区域的内部；
所述第3电极具有：角部，插入到所述第2半导体区域的端部，所述第2半导体区域的一部分延伸于所述第3电极的所述插入的部分与所述第1半导体区域之间，且所述第2半导体区域的从所述第1电极朝向所述第2电极的第1方向的杂质浓度分布的波峰浓度，比与所述第2半导体区域相接的所述第1半导体区域的杂质浓度高2个数量级。
2.根据权利要求1所述的半导体装置，其特征在于：所述第3电极沿着与所述第1方向垂直的第2方向延伸；并且
所述多个第2半导体区域沿着所述第2方向延伸。
3.根据权利要求2所述的半导体装置，其特征在于：与所述第2方向垂直的方向的所述第3电极的截面形状为矩形。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于：所述第3电极设置在所述第3半导体区域上。
5.一种半导体装置的制造方法，其特征在于包含以下步骤：
在第1导电型的第1半导体区域的表面，选择性地形成多个第2导电型的第2半导体区域；
在由相邻的所述第2半导体区域夹着的所述第1半导体区域的部分的表面、以及所述多个第2半导体区域的表面，形成第1导电型的第3半导体区域；
通过将所述第3半导体区域的一部分、以及位于所述第3半导体区域的所述一部分下的所述第1半导体区域的一部分及所述第2半导体区域的一部分去除，而形成使所述第1半导体区域的所述部分、以及与所述第1半导体区域的所述部分相接的所述第2半导体区域的各个的一部分露出的沟槽；
在所述沟槽内，以电极的角部隔着绝缘膜被所述第2半导体区域被覆的方式而形成所述电极；以及
形成与所述第1半导体区域连接的第1电极、以及与所述第3半导体区域连接的第2电极；且
所述第2半导体区域的从所述第1电极朝向所述第2电极的第1方向的杂质浓度分布的波峰浓度，比与所述第2半导体区域相接的所述第1半导体区域的杂质浓度高2个数量级。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于：使所述电极在所述第3半导体区域上延伸。
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