CN112420846B - 一种具有表面和体内双沟道的横向超结薄层soi-ldmos器件 - Google Patents
一种具有表面和体内双沟道的横向超结薄层soi-ldmos器件 Download PDFInfo
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- 238000002955 isolation Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 22
- 238000001727 in vivo Methods 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 230000009977 dual effect Effects 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 238000009826 distribution Methods 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 266
- 230000015556 catabolic process Effects 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 22
- 235000012239 silicon dioxide Nutrition 0.000 description 11
- 239000000377 silicon dioxide Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 241001354791 Baliga Species 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 241001089723 Metaphycus omega Species 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
Abstract
本发明涉及一种具有表面和体内双沟道的横向超结薄层SOI‑LDMOS器件，属于半导体功率器件技术领域。该器件在传统表面栅薄层SOI‑LDMOS器件上，在埋氧层处额外引入体内栅极并在漂移区引入P型埋层，优点：(1)在正向导通时，该器件的表面与体内同时形成两个导电沟道，使电子的注入能力有很大的提升，从而降低器件的比导通电阻。引入的P型埋层提高了漂移区N型层的浓度进而优化器件的正向导通性能，最终降低器件的比导通电阻。(2)在击穿时，P型埋层优化漂移区的电场强度分布，P型埋层与N型层相互耗尽从而使漂移区发生电荷补偿效应。(3)在埋氧层引入体内栅极，提高了器件的跨导gm，从而使栅极电压对电流的控制能力增强。
Description
技术领域
本发明属于半导体技术领域，涉及一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件。
背景技术
SOI技术可通过在器件中引入介质层来实现功率集成电路的介质隔离。相比于体硅技术，SOI技术集成度更高、寄生电容极更小和隔离性能更好。SOI技术可以大大提高集成电路的可靠性，在未来制造高集成度、高可靠性、高速度和低功耗芯片的过程中将成为关键性技术，特别是对功率集成电路。基于绝缘体上硅技术的LDMOS器件(SOI-LDMOS:Si-On-Insulator Lateral Double-DiffusedMetal-Oxide-Semiconductor)与其他的大多数新型有源器件如HEMT、HBT等相比，拥有更好的CMOS工艺兼容性以及方便集成的特点，且本身具有高功率、高增益、高线性度、高开关特性，以及有良好的隔离性能、优越的抗辐照能力和可靠性，故受到行业工作者的广泛关注，所以以SOILDMOS为对象的研究具有十分特殊的意义。其主要应用于：智能功率集成电路(SmartPowerIntegratedCiruit，SPIC)、射频集成电路(RadioFrequencyIntegratedCircuit,RFIC)、高压集成电路(HighVoltageIntegratedCircuit,HVIC)。
SOI横向功率器件的耐压能力由横向击穿电压与纵向击穿电压较小者决定。一般增大器件的横向长度和降低漂移区的掺杂浓度，可以提高器件的横向耐压能力，但同时会增大器件的导通电阻，从而导致器件的正向导通性能降低。然而，由于SOI器件的埋氧层与顶层硅不能太厚，如果埋氧层与顶层硅的厚度太厚，会导致器件的制造工艺难度增大和器件自热现象加重，以及散热等问题，因此，SOI器件的埋氧层与顶层硅不能太厚。当SOI器件的埋氧层与顶层硅太薄时，会导致器件的纵向耐压能力降低，是因为埋氧层会阻止器件的耗尽区扩展到衬底，从而使衬底不会进行耐压。该器件的主要矛盾是比导通电阻比导通电阻Ron,sp与击穿电压BV：Ron,sp∝BV2.5。降低比导通电阻，同时会导致器件的击穿电压减小；提高器件的击穿电压，同时会增大器件的比导通电阻。为了更好衡量该器件的综合性能指标，使用Baliga优值评价器件的优值FOM(figureofmerit)已经成为一种很重要的性能指标，即FOM＝BV2/Ron,sp。
为了解决上述矛盾，本发明提出了一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，该器件通过在漂移区引入P型埋层，能提高漂移区N型层的掺杂浓度，从而降低器件的比导通电阻。与此同时，在器件的埋氧层增加一个栅极，器件导电沟道面积和跨导会增大，从而增强器件栅极电压对电流的控制能力。
发明内容
有鉴于此，本发明的目的在于提供一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件。
为达到上述目的，本发明提供如下技术方案：
一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，包括源极接触区(1)、源极P+区(2)、源极N+区(3)、栅源隔离氧化层(4)、表面栅氧化层(5)、表面栅极接触区(6)、场氧化层(7)、第一层N型漂移区(8)、漏极接触区(9)、漏极N+区(10)、第二层N型漂移区(11)、埋氧层(12)、P型埋层(13)、衬底(14)、体内栅氧化层(15)、P-body(16)、体内栅接触区(17)。所述源极接触区(1)位于源极N+区(3)、源极P+区(2)的上方，源极接触区(1)的右边紧邻栅源隔离氧化层(4)的左边；所述源极P+区(2)的上左边与源极接触区(1)的下边接触，源极P+区(2)还位于源极N+区(3)中，其形状为L型，同时，源极P+区(2)最右边与P-body(16)左边的一部分接触；所述源极N+区(3)的上边与源极接触区(1)、栅源隔离氧化层(4)的下边接触，下边与体内栅氧化层(15)的上左边相邻，其最右边与P-body(16)的左边接触，同时，所述源极N+区(3)中还存在一个其形状为L型源极P+区(2)；所述栅源隔离氧化层(4)的左边与源极接触区(1)的右边相邻，栅源隔离氧化层(4)的右边与表面栅氧化层(5)、表面栅极接触区(6)的左边相邻，下边与源极N+区(3)的上右边接触；所述表面栅氧化层(5)的上边紧邻表面栅极接触区(6)的下边，表面栅氧化层(5)的左侧与栅源隔离氧化层(4)的右下侧接触，右侧与场氧化层(7)的左下侧接触，同时，表面栅氧化层(5)的下边紧邻P-body(16)的上边；所述表面栅极接触区(6)下边与表面栅氧化层(5)上边接触，左边与栅源隔离氧化层(4)的右上边接触，右边与场氧化层(7)的左上边接触；所述场氧化层(7)的左侧与表面栅氧化层(5)和表面栅极接触区(6)的右侧相邻，场氧化层(7)右侧紧邻漏极接触区(9)的左侧，同时，场氧化层(7)位于第一层N型漂移区(8)的上方；所述第一层N型漂移区(8)位于P型埋层(13)的上侧和场氧化层(7)的下侧，左侧与P-body(16)的右侧接触，右侧与漏极N+区(10)的左侧接触；所述漏极接触区(9)位于漏极N+区(10)的上方，漏极接触区(9)左侧紧邻场氧化层(7)的右侧；所述漏极N+区(10)位于漏极接触区(9)的正下方，同时，其左边与P型埋层(13)、第一层N型漂移区(8)和第二层N型漂移区(11)的右边接触，漏极N+区(10)的下边与埋氧层(12)的上右边相邻；所述第二层N型漂移区(11)的上边紧邻P型埋层(13)的下边，下边与埋氧层(12)的上边接触，第二层N型漂移区(11)的左边与P-body(16)的右侧接触，右边与漏极N+区(10)的左侧相邻；所述埋氧层(12)下边紧邻衬底(14)的上边，埋氧层(12)的上边与漏极N+区(10)下边、第二层N型漂移区(11)的下边相邻，同时，埋氧层(12)的左上边紧邻体内栅氧化层(15)和体内栅接触区(17)的右边，上左边与体内栅接触区(17)的下边接触；所述的P型埋层(13)位于第一层N型漂移区(8)和第二层N型漂移区(11)之间，上侧与第一层N型漂移区(8)下侧接触，下侧与第二层N型漂移区(11)上侧接触，左侧紧邻P-body(16)的右侧，右侧紧邻漏极N+区(10)的左侧；所述衬底(14)上侧与埋氧层(12)下侧接触，其位于器件的底部；所述体内栅氧化层(15)的下边与体内栅接触区(17)的上边接触，其右侧与埋氧层(12)接触，同时，体内栅氧化层(15)的上边与源极N+区(3)和P-body(16)的下边接触；所述P-body(16)的左边与源极N+区(3)、源极P+区(2)的右边接触，同时，其上边紧邻表面栅氧化层(5)的下边，下边与体内栅氧化层(15)的上右边接触，右边与P型埋层(13)、第一层N型漂移区(8)和第二层N型漂移区(11)的左边接触；所述体内栅接触区(17)位于埋氧层(12)的上左边和体内栅氧化层(15)的下边，其右侧与埋氧层(12)接触。
可选的，所述P型埋层(13)掺入杂质类型为P型杂质，其掺杂浓度范围为1×1016～1×1017cm-3。
可选的，所述P型覆盖层(13)的长度为3～7.5μm，能够调节，其宽度为0.2～0.7μm，能够调节。
可选的，所述表面栅极接触区(6)的材料可以为掺杂的多晶硅和金属。
可选的，所述体内栅接触区(17)的材料为掺杂的多晶硅和金属。
本发明的有益效果在于：本发明所提出的一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，分别在埋氧层中增加体内栅极和在N型漂移区中增加P型埋层。首先，在正向导通时，体内栅极使器件导电沟道的面积增大，电子注入N型漂移区的能力有很大的提升，从而增强栅极电压对电流的控制能力(跨导gm增大)，进一步提升器件的正向导通性能；P型埋层能有效提高第一层N型漂移区和第二层N型漂移区的掺杂浓度，从而降低器件的比导通电阻。其次，在击穿时，P型埋层与第一层N型漂移区、第二层N型漂移区相互耗尽(P区与N区的电荷相互补偿：N区固定的正电荷指向P区固定的负电荷)。综上所述，通过体内栅极和P型埋层的作用，提高了器件的优值FOM。
本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：
图1为本发明实施例1的薄层SOI-LDMOS器件的结构示意图；
图2为本发明实施例2的薄层SOI-LDMOS器件的结构示意图；
图3为本发明实施例3的薄层SOI-LDMOS器件的结构示意图；
图4为本发明实施例4的薄层SOI-LDMOS器件的结构示意图；
图5为本发明提供的新结构1SOI-LDMOS器件、新结构2SOI-LDMOS器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件在正向导通下转移特性曲线与跨导对比图；
图6为本发明提供的新结构1SOI-LDMOS器件、新结构2SOI-LDMOS器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件在正向导通下输出特性曲线对比图；
图7为本发明提供的新结构1SOI-LDMOS器件、新结构2SOI-LDMOS器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件开启电压对比图；
图8为本发明提供的新结构1SOI-LDMOS器件在第一层N型漂移区掺杂浓度分别为6.0×1015cm-3、8.0×1015cm-3、1.0×1016cm-3、1.2×1016cm-3和1.4×1016cm-3时，击穿电压BV和比导通电阻Ron,sp的变化曲线；
图9为本发明提供的新结构1SOI-LDMOS器件在第二层N型漂移区掺杂浓度分别为1.6×1016cm-3、1.8×1016cm-3、2.0×1016cm-3、2.2×1016cm-3和2.4×1016cm-3时，击穿电压BV和比导通电阻Ron,sp的变化曲线；
图10为本发明提供的新结构2SOI-LDMOS器件在N型漂移区掺杂浓度分别为1.2×1015cm-3、1.4×1015cm-3、1.6×1016cm-3、1.8×1016cm-3和2.0×1016cm-3时，击穿电压BV和比导通电阻Ron,sp的变化曲线；
图11为本发明提供的新结构1SOI-LDMOS器件、新结构2SOI-LDMOS器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件在正向导通状态下的电流线方向图；(a)为传统SOI-LDMOS；(b)为传统超结SOI-LDMOS；(c)为新结构1SOI-LDMOS；(d)为新结构2SOI-LDMOS；
图12为本发明提供的新结构1SOI-LDMOS器件、新结构2SOI-LDMOS器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件在击穿下等势线分布图；(a)为传统SOI-LDMOS；(b)为传统超结SOI-LDMOS；(c)为新结构1SOI-LDMOS；(d)为新结构2SOI-LDMOS；
图13为本发明提供的新结构1SOI-LDMOS器件、新结构2SOI-LDMOS器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件在击穿状态下Y＝0.1μm处二维电场强度对比图；
图为14本发明提供的新结构SOI-LDMOS器件的工艺流程示意图；(a)为刻蚀、淀积和氧化；(b)为气相外延；(c)为氧化，淀积SiO2保护层；(d)为淀积金属接触；
附图标记：源极接触区1、源极P+区2、源极N+区3、栅源隔离氧化层4、表面栅氧化层5、表面栅极接触区6、场氧化层7、第一层N型漂移区8、漏极接触区9、漏极N+区10、第二层N型漂移区11、埋氧层12、P型埋层13、衬底14、体内栅氧化层15、P-body 16、体内栅接触区17。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
实施例1：
如图1所示，本发明涉及一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，该器件包括源极接触区1、源极P+区2、源极N+区3、栅源隔离氧化层4、表面栅氧化层5、表面栅极接触区6、场氧化层7、第一层N型漂移区8、漏极接触区9、漏极N+区10、第二层N型漂移区11、埋氧层12、P型埋层13、衬底14、体内栅氧化层15、P-body 16、体内栅接触区17。
所述源极接触区1位于源极N+区3、源极P+区2的上方，源极接触区1的右边紧邻栅源隔离氧化层4的左边；其厚度为0.2μm，长度为0.9μm。
所述源极P+区2的上左边与源极接触区1的下边接触，源极P+区2还位于源极N+区3中，其形状为L型，同时，源极P+区2最右边与P-body 16左边的一部分接触；其上左边长0.3μm，上右边长为0.4μm，下边长为0.7μm，左边长为0.6μm，右下边长为0.3μm，右上边厚度为0.4μm，掺入P型杂质浓度为1.0×1020cm-3。
所述源极N+区3的上边与源极接触区1、栅源隔离氧化层4的下边接触，下边与体内栅氧化层15的上边相邻，其右边与P-body 16的左边接触，同时，所述源极N+区3中还存在一个其形状为L型源极P+区2；其厚度为1.0μm，长度为1.0μm，掺入N型杂质浓度为1.0×1020cm-3。
所述栅源隔离氧化层4的左边与源极接触区1的右边相邻，栅源隔离氧化层4的右边与表面栅氧化层5、表面栅极接触区6的左边相邻，下边与源极N+区3接触；其厚度为0.2μm，长度为0.1μm。
所述表面栅氧化层5的上边紧邻表面栅极接触区6的下边，表面栅氧化层5的左侧与栅源隔离氧化层4的右下侧接触，右侧与场氧化层7的左下侧接触，同时，表面栅氧化层5的下边紧邻P-body 16的上边；其厚度为0.1μm，长度为1.0μm。
所述表面栅极接触区6下边与表面栅氧化层5上边接触，左边与栅源隔离氧化层4的右上边接触，右边与场氧化层7的左上边接触；其厚度为0.1μm，长度为1.0μm的多晶硅，掺入N型杂质浓度为5.0×1018cm-3。
所述场氧化层7的左侧与表面栅氧化层5、表面栅极接触区6的右侧相邻，场氧化层7右侧紧邻漏极接触区9的左侧，同时，场氧化层7位于第一层N型漂移区8的上方；其厚度为0.2μm，长度为7.0μm。
所述第一层N型漂移区8位于P型埋层13的上侧和场氧化层7的下侧，左侧与P-body16的右侧接触，右侧与漏极N+区10的左侧接触；其厚度为0.2μm，长度7.0μm，掺入N型杂质的浓度为1.0×1016cm-3。
所述漏极接触区9位于漏极N+区10的正上方，漏极接触区9左边紧邻场氧化层7的右边；其厚度为0.2μm，长度为1.0μm。
所述漏极N+区10位于漏极接触区9的正下方，同时，其左边与P型埋层13、第一层N型漂移区8和第二层N型漂移区11的右边接触，漏极N+区10的下边与埋氧层12的上右边相邻；其厚度为1.0μm，长度为1.0μm，掺入N型杂质浓度为1×1020cm-3。
所述第二层N型漂移区11的上边紧邻P型埋层13的下侧，下边与埋氧层12的上侧接触，第二层N型漂移区17的左边、右边分别与P-body 16的右侧和漏极N+区10的左侧相邻；其厚度为0.4μm，长度为7.0μm，掺入N型杂质的浓度为2.0×1016cm-3。
所述埋氧层12下边紧邻衬底14的上边，埋氧层12的上边与漏极N+区10下边、第二层N型漂移区11的下边相邻，同时，埋氧层12的左上边紧邻体内栅氧化层15和体内栅接触区17的右边，上左边与体内栅接触区17的下边接触；其厚度为2.0μm，长度为10.0μm。
所述的P型埋层13位于第一层N型漂移区8和第二层N型漂移区11之间，上侧与第一层N型漂移区8下侧接触，下侧与第二层N型漂移区11上侧接触，左侧紧邻P-body 16的右侧，右侧紧邻漏极N+区10的左侧；其厚度为0.4μm，长度为7.0μm，掺入P型杂质的浓度为1.0×1016cm-3。
所述衬底14上边与埋氧层12下边接触，其位于器件的底部；其厚度2μm，长度为10.0μm，掺入P型杂质浓度为1×1014cm-3。
所述体内栅氧化层15的下边与体内栅接触区17的上边接触，其右侧与埋氧层12接触，同时，体内栅氧化层15的上边与源极N+区3和P-body 16的下边接触；其厚度为0.1μm，长度为2.0μm。
所述P-body16的左边与源极N+区3和源极P+区2的右边接触，同时，其上边紧邻表面栅氧化层5的下边，下边与体内栅氧化层15的上边接触，右边与P型埋层13、第一层N型漂移区8和第二层N型漂移区11的左边接触；其厚度为1.0μm，长度为1.0μm，掺入P型杂质浓度为1.0×1017cm-3。
所述体内栅接触区17位于埋氧层12的上左边和体内栅氧化层15的下边，其右侧与埋氧层12接触；其厚度为0.2μm，长度为2.0μm的多晶硅，掺入N型杂质浓度为5.0×1018cm-3。
实施例2：
如图2所示，本发明涉及一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，该器件包括源极接触区1、源极P+区2、源极N+区3、栅源隔离氧化层4、表面栅氧化层5、表面栅极接触区6、场氧化层7、P型覆盖层8、漏极接触区9、漏极N+区10、N型漂移区11、埋氧层12、衬底13、体内栅氧化层14、P-body 15、体内栅接触区16。
所述源极接触区1位于源极N+区3、源极P+区2的上方，源极接触区1的右边紧邻栅源隔离氧化层4的左边；其厚度为0.2μm，长度为0.9μm。
所述源极P+区2的上左边与源极接触区1的下边接触，源极P+区2还位于源极N+区3中，其形状为L型，同时，源极P+区2最右边与P-body 15左边的一部分接触；其上左边长0.3μm，上右边成为0.4μm，下边长为0.7μm，左边长为0.6μm，右下边长为0.3μm，右上边长为0.4μm，掺入P型杂质浓度为1.0×1020cm-3。
所述源极N+区3的上边与源极接触区1、栅源隔离氧化层4下边接触，下边与体内栅氧化层14的上边相邻，其右边与P-body 15的左侧接触，同时，所述源极N+区3中还存在一个其形状为L型源极P+区2；其厚度为1.0μm，长度为1.0μm，掺入N型杂质浓度为1.0×1020cm-3。
所述栅源隔离氧化层4的左边与源极接触区1的右边相邻，栅源隔离氧化层4的右边与表面栅氧化层5、表面栅极接触区6的左边相邻，下边与源极N+区3接触；其厚度为0.2μm，长度为0.1μm。
所述表面栅氧化层5的上边紧邻表面栅极接触区6的下边，表面栅氧化层5的左侧与栅源隔离氧化层4的右下侧接触，右侧与场氧化层7的左下侧接触，同时，表面栅氧化层5的下边紧邻P-body 15的上边；其厚度为0.1μm，长度为1.0μm。
所述表面栅极接触区6下边与表面栅氧化层5上边接触，左边与栅源隔离氧化层4的右上边接触，右边与场氧化层7的左上边接触；其厚度为0.1μm，长度为1.0μm的多晶硅，掺入N型杂质浓度为5.0×1018cm-3。
所述场氧化层7的左侧与表面栅氧化层5和栅极接触区6的右侧相邻，场氧化层7右侧紧邻漏极接触区9的左侧，同时，场氧化层7位于P型覆盖层8的上方和N型漂移区11的上左方；其厚度为0.2μm，长度为7.0μm。
所述P型覆盖层8位于场氧化层7的下方，同时，P型覆盖层8的下边、左边与N型漂移区11接触，其右侧紧邻漏极N+区10的左上侧；其厚度为0.4μm，长度为6.5μm，掺入P型杂质浓度为1.2×1016cm-3。
所述漏极接触区9位于漏极N+区10的正上方，漏极接触区9左边紧邻场氧化层7的右侧；其厚度为0.2μm，长度为1.0μm。
所述漏极N+区10位于漏极接触区9的正下方，同时，其左边与P型覆盖层8和N型漂移区11的右边接触，漏极N+区10的下边与埋氧层12的上右边相邻；其厚度为1.0μm，长度为1.0μm，掺入N型杂质浓度为1×1020cm-3。
所述N型漂移区11的下侧与埋氧层12上侧接触，其上左边与场氧化层7的下左边接触，同时，N型漂移区11的左侧紧邻P-body 15的右侧，右侧与漏极N+区左下侧接触，N型漂移区11的上右侧被P型覆盖层8覆盖，上右侧、右上侧与P型覆盖层8接触；其厚度为1.0μm，长度为7.0μm，掺入N型杂质浓度为1.7×1016cm-3。
所述埋氧层12下边紧邻衬底13的上边，埋氧层12的上边与漏极N+区10下边、N型漂移区11的下边相邻，同时，埋氧层12的上左边紧邻体内栅接触区16的下边，左上边与体内栅氧化层14、体内栅接触区16的右边接触；其厚度为2.0μm，长度为10.0μm。
所述衬底13上边与埋氧层12下侧接触，其位于器件的底部；其厚度2.0μm，长度为10.0μm，掺入P型杂质浓度为1×1014cm-3。
所述体内栅氧化层14的下边与体内栅接触区16的上边接触，其右侧与埋氧层12接触，同时，体内栅氧化层14的上边与源极N+区3和P-body 15的下边；其厚度为0.1μm，长度为2.0μm。
所述P-body15的左边与源极N+区3和源极P+区2的最右边接触，同时，其上边紧邻表面栅氧化层5的下边，下边与体内栅氧化层14的上边接触，右边与N型漂移区11左边接触；其厚度为1.0μm，长度为1.0μm，掺入P型杂质浓度为1.0×1017cm-3。
所述体内栅接触区16位于埋氧层12的上左边和体内栅氧化层14的下边，其右侧与埋氧层12接触；其厚度为0.2μm，长度为2.0μm的多晶硅，掺入N型杂质浓度为5.0×1018cm-3。
实施例3：
如图3所示，本发明涉及一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，该器件包括源极接触区1、源极P+区2、源极N+区3、栅源隔离氧化层4、表面栅氧化层5、表面栅极接触区6、场氧化层7、第一层N型漂移区8、漏极接触区9、漏极N+区10、第二层N型漂移区11、埋氧层12、二氧化硅介质层13、衬底14、体内栅氧化层15、P-body 16、体内栅接触区17。
在实施例1的结构基础之上，将漂移区中的P型埋层13替换成二氧化硅介质层13，二氧化硅介质层13的上侧与第一层N型漂移区8下侧接触，下侧与第二层N型漂移区11上侧接触，左侧与P-body 16右侧相邻，右侧与漏极N+区10左侧相邻；其厚度为0.4μm，长度为7.0μm。第一层N型漂移区8和第二层N型漂移区11的位置、厚度、长度和掺杂浓度均不改变。
实施例4：
如图4所示，本发明涉及一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，该器件包括源极接触区1、源极P+区2、源极N+区3、栅源隔离氧化层4、表面栅氧化层5、表面栅极接触区6、场氧化层7、第一层N型漂移区8、漏极接触区9、漏极N+区10、第二层N型漂移区11、埋氧层12、P型埋层13、衬底14、体内栅氧化层15、P-body 16、体内栅接触区17和二氧化硅介质区18。
在实施例1的结构基础之上，改变P型埋层13的长度，P型埋层13的左侧紧邻P-body16的右侧，右侧紧邻二氧化硅介质区18的左侧，上边与第一层N型漂移区8的下左边接触，下边与第二层N型漂移区11的上左边接触；其长度为4.0μm，厚度为0.4μm，掺入P型杂质的浓度为1.7×1016cm-3。二氧化硅介质区18的左侧与P型埋层13的右侧接触，右侧与漏极N+区10的左侧接触，上侧与第一层N型漂移区8的下右侧接触，下侧第二层N型漂移区11的上右侧接触；其长度为3.0μm，厚度为0.4μm。
图5是在室温等于300k和漏极电压(Vd)等于1V时，新结构1SOI-LDMOS(其结构如图1所示)器件、新结构2SOI-LDMOS(其结构如图2所示)器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件在正向导通下转移特性曲线与跨导对比图。通过sentaurus仿真软件分别对以上四种器件的电学特性进行仿真，再将所得到的仿真数据通过Origin工具绘制的对比图。如图所5示，新结构1SOI-LDMOS的跨导最大值(gmMAX)为5.7mS/mm，而传统SOI-LDMOS、传统超结SOI-LDMOS的跨导最大值(gmMAX)分别为1.5mS/mm和3.1mS/mm，新结构1SOI-LDMOS与传统SOI-LDMOS、传统超结SOI-LDMOS的跨导最大值(gmMAX)相比分别增加了3.4mS/mm和1.7mS/mm，同时是传统SOI-LDMOS跨导最大值(gmMAX)的3.40倍，传统超结SOI-LDMOS跨导最大值(gmMAX)的1.64倍。此外，新结构1SOI-LDMOS的转移特性曲线均高于传统SOI-LDMOS、传统超结SOI-LDMOS的转移特性曲线。因此，新结构1SOI-LDMOS的栅极电压对电流控制能力与传统SOI-LDMOS、传统超结SOI-LDMOS相比有很大提高。新结构2SOI-LDMOS的跨导最大值(gmMAX)为9.1mS/mm，与传统SOI-LDMOS、传统超结SOI-LDMOS相比，分别增加了7.6mS/mm和6mS/mm，与此同时，新结构2SOI-LDMOS的跨导最大值是传统SOI-LDMOS的6.06倍、传统超结SOI-LDMOS的2.93倍。此外，新结构2SOI-LDMOS的转移特性曲线均高于传统SOI-LDMOS、传统超结SOI-LDMOS的转移特性曲线。因此，新结构2SOI-LDMOS的栅极电压对电流的控制能增强。综上所述，是因为新结构1SOI-LDMOS和新结构2SOI-LDMOS在埋氧层增加一个体内栅极，与传统传统SOI-LDMOS、传统超结SOI-LDMOS相比，电子的导电沟道面积增大，从而使栅极电压对电流控制能力提高。
图6是新结构1SOI-LDMOS(其结构如图1所示)器件、新结构2SOI-LDMOS(其结构如图2所示)器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件在栅极电压Vg为10V的输出特性曲线图。根据图6所示，当器件开启后，新结构1SOI-LDMOS和新结构2SOI-LDMOS的漏极饱和电流均大于传统传统SOI-LDMOS、传统超结SOI-LDMOS的漏极饱和电流，是因为新结构1SOI-LDMOS和新结构2SOI-LDMOS器件在埋氧层增加了一个体内栅极，使器件的导电沟道面积增大，比导通电阻更小，从而使器件的漏极饱和电流更大。因此，新结构1SOI-LDMOS和新结构2SOI-LDMOS的正向导通性比传统传统SOI-LDMOS、传统超结SOI-LDMOS好。
图7是新结构1SOI-LDMOS(其结构如图1所示)器件、新结构2SOI-LDMOS(其结构如图2所示)器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件的在漏极电压Vd为5V时的开启电压对比图。如图7所示，在相同栅氧化层厚度和漏极电流Id为100A/cm2时，传统SOI-LDMOS器件、传统超结SOI-LDMOS器件的开启电压分别为6.25V和5.80V。然而，新结构1SOI-LDMOS器件的开启电压为4.7V，与传统传统SOI-LDMOS器件、传统超结SOI-LDMOS器件相比，分别降低了25％和19％；新结构2SOI-LDMOS器件的开启电压为4.5V，相对于传统传统SOI-LDMOS器件、传统超结SOI-LDMOS器件分别减小了28％和22％，是因为新结构1SOI-LDMOS和新结构2SOI-LDMOS器件的导电沟道面积更大，在相同的外加偏压下，新结构1SOI-LDMOS和新结构2SOI-LDMOS器件的漏极电流密度更大，它们的导通电阻更小。因此，新结构1SOI-LDMOS和新结构2SOI-LDMOS器件的正向导通性能均比传统SOI-LDMOS器件、传统超结SOI-LDMOS器件优秀。
如下表1分别记录了四种器件的跨导最大值(gmMAX)、比导通电阻Ron,sp、Baliga优值FOM和击穿电压BV。根据下表所示，新结构1SOI-LDMOS器件和新结构2SOI-LDMOS器件的跨导最大值(gmMAX)均大于传统SOI-LDMOS器件和传统超结SOI-LDMOS器件的跨导最大值(gmMAX)，是因为新结构SOI-LDMOS器件在传统器件的基础上，在埋氧层增加了一个体内栅，使导电沟道面积增大，从而使器件栅极电压对电流的控制能力增强。新结构1SOI-LDMOS器件和新结构2SOI-LDMOS器件的比导通电阻Ron,sp均小于传统SOI-LDMOS器件和传统超结SOI-LDMOS器件的比导通电阻Ron,sp，是因为新结构1SOI-LDMOS器件和新结构2SOI-LDMOS器件的有效导电沟道面积大于传统SOI-LDMOS器件和传统超结SOI-LDMOS器件的有效导电沟道面积，同时，新结构1SOI-LDMOS器件的漂移区存在P型覆盖层和新结构2SOI-LDMOS器件的漂移区存在P型埋层进而提高N型漂移区的掺杂浓度，降低器件的比导通电阻Ron,sp。新结构1SOI-LDMOS器件和新结构2SOI-LDMOS器件的击穿电压相对于传统SOI-LDMOS器件和传统超结SOI-LDMOS器件的击穿电压略微降低。新结构1SOI-LDMOS器件和新结构2SOI-LDMOS器件的Baliga优值FOM均大于传统SOI-LDMOS器件和传统超结SOI-LDMOS器件的Baliga优值FOM。
表1四种器件性能对比
图8是新结构1SOI-LDMOS(其结构如图1所示)器件在第一层N型漂移区掺杂浓度分别为6.0×1015cm-3、8.0×1015cm-3、1.0×1016cm-3、1.2×1016cm-3和1.4×1016cm-3，以及第二层N型漂移区浓度为2.0×1016cm-3时，击穿电压BV和比导通电阻Ron,sp的变化曲线。根据图8所示，当第一层N型漂移区掺杂浓度为8.0×1015cm-3时，击穿电压BV为109V；当掺杂浓度大于1.0×1016cm-3时，击穿电压BV急剧降低。比导通电阻Ron,sp随着掺杂浓度的增大呈下降趋势。
图9是新结构1SOI-LDMOS(其结构如图1所示)器件在第二层N型漂移区掺杂浓度分别为1.6×1016cm-3、1.8×1016cm-3、2.0×1016cm-3、2.2×1016cm-3和2.4×1016cm-3，以及第一层N型漂移区浓度为1.0×1016cm-3时，击穿电压BV和比导通电阻Ron,sp的变化曲线。如图9所示，当第二层N型漂移区浓度为1.8×1016cm-3，击穿电压BV达到一个极大值为109V。当掺杂浓度大于2.0×1016cm-3时，击穿电压BV急剧减小。随着掺杂浓度的逐渐增大，比导通电阻Ron,sp逐渐减小。
图10是新结构2SOI-LDMOS(其结构如图2所示)器件在N型漂移区掺杂浓度分别为1.2×1015cm-3、1.4×1015cm-3、1.6×1016cm-3、1.8×1016cm-3和2.0×1016cm-3时，击穿电压BV和比导通电阻Ron,sp的变化曲线。如图10所示，当N型漂移区掺杂浓度为1.6×1016cm-3时，击穿电压BV达到一个极大值为102V，比导通电阻Ron,sp为4.7mΩ·cm2。比导通电阻Ron,sp随着N型漂移区掺杂浓度的增大呈下降趋势，N型漂移区掺杂浓度越大，比导通电阻Ron,sp就越小。当N型漂移区掺杂浓度大于1.6×1016cm-3，击穿电压BV急剧降低。
图11是新结构1SOI-LDMOS(其结构如图1所示)器件、新结构2SOI-LDMOS(其结构如图2所示)器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件在正向导通状态下的电流线方向图。根据图11可知，新结构1SOI-LDMOS和新结构2SOI-LDMOS器件有两个导电沟道，分别在表面和体内；而传统SOI-LDMOS器件、传统超结SOI-LDMOS器件只有一个导电沟道，它们的导电沟道位置在表面。
图12是新结构1SOI-LDMOS(其结构如图1所示)器件、新结构2SOI-LDMOS(其结构如图2所示)器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件的等势线分布图。根据图12可以看出，新结构1SOI-LDMOS和新结构2SOI-LDMOS器件相比击穿电压与传统SOI-LDMOS器件、传统超结SOI-LDMOS器件相比都有所减小，传统SOI-LDMOS器件、传统超结SOI-LDMOS器件等势线分布均比新结构1SOI-LDMOS和新结构2SOI-LDMOS的均匀一些。
图13是新结构1SOI-LDMOS(其结构如图1所示)器件、新结构2SOI-LDMOS(其结构如图2所示)器件和传统SOI-LDMOS器件、传统超结SOI-LDMOS器件在雪崩击穿状态下的Y＝0.1μm电场对比图。从图13中可以看出，传统SOI-LDMOS器件和传统超结SOI-LDMOS器件的电场强度曲线与X轴围成的面积均大于新结构1SOI-LDMOS和新结构2SOI-LDMOS器件。
本发明提出的一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，以示意图1为例，其主要工艺流程如图14所示。其具体实现方法包括：首先，选取SOI衬底，对SOI衬底进行刻蚀填充，再干氧氧化，形成体内栅极。其次，进行气相外延，生长第一层N型漂移区、P型埋层和第二层N型漂移区，再进行离子注入和扩散工艺，分别形成源极N+区、P-body、源极P+区和源极N+区。接下来采用干氧氧化方式生长一层致密的表面栅氧化层，再在表面栅氧层上边淀积一层重掺杂的多晶硅，形成表面栅极，以及在漂移区表面淀积一层SiO2保护层形成场氧化层。最后，对源极和漏极淀积金属，形成良好的欧姆接触。
在实施的过程中，根据具体器件的设计要求，本发明提出的一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，在具体制作时，衬底材料除了可以用碳化硅SiC材料，还可用硅、砷化镓、磷化铟或锗硅等半导体材料代替体碳化硅。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (5)
1. 一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，其特征在于：包括源极接触区（1）、源极P+区（2）、源极N+区（3）、栅源隔离氧化层（4）、表面栅氧化层（5）、表面栅极接触区（6）、场氧化层（7）、第一层N型漂移区（8）、漏极接触区（9）、漏极N+区（10）、第二层N型漂移区（11）、埋氧层（12）、P型埋层（13）、衬底（14）、体内栅氧化层（15）、P-body（16）、体内栅接触区（17）；所述源极接触区（1）位于源极N+区（3）、源极P+区（2）的上方，源极接触区（1）的右边紧邻栅源隔离氧化层（4）的左边；所述源极P+区（2）的上左边与源极接触区（1）的下边接触，源极P+区（2）还位于源极N+区（3）中，其形状为L型，同时，源极P+区（2）最右边与P-body（16）左边的一部分接触；所述源极N+区（3）的上边与源极接触区（1）、栅源隔离氧化层（4）的下边接触，下边与体内栅氧化层（15）的上左边相邻，其最右边与P-body（16）的左边接触，同时，所述源极N+区（3）中还存在一个其形状为L型源极P+区（2）；所述栅源隔离氧化层（4）的左边与源极接触区（1）的右边相邻，栅源隔离氧化层（4）的右边与表面栅氧化层（5）、表面栅极接触区（6）的左边相邻，下边与源极N+区（3）的上右边接触；所述表面栅氧化层（5）的上边紧邻表面栅极接触区（6）的下边，表面栅氧化层（5）的左侧与栅源隔离氧化层（4）的右下侧接触，右侧与场氧化层（7）的左下侧接触，同时，表面栅氧化层（5）的下边紧邻P-body（16）的上边；所述表面栅极接触区（6）下边与表面栅氧化层（5）上边接触，左边与栅源隔离氧化层（4）的右上边接触，右边与场氧化层（7）的左上边接触；所述场氧化层（7）的左侧与表面栅氧化层（5）和表面栅极接触区（6）的右侧相邻，场氧化层（7）右侧紧邻漏极接触区（9）的左侧，同时，场氧化层（7）位于第一层N型漂移区（8）的上方；所述第一层N型漂移区（8）位于P型埋层（13）的上侧和场氧化层（7）的下侧，左侧与P-body（16）的右侧接触，右侧与漏极N+区（10）的左侧接触；所述漏极接触区（9）位于漏极N+区（10）的上方，漏极接触区（9）左侧紧邻场氧化层（7）的右侧；所述漏极N+区（10）位于漏极接触区（9）的正下方，同时，其左边与P型埋层（13）、第一层N型漂移区（8）和第二层N型漂移区（11）的右边接触，漏极N+区（10）的下边与埋氧层（12）的上右边相邻；所述第二层N型漂移区（11）的上边紧邻P型埋层（13）的下边，下边与埋氧层（12）的上边接触，第二层N型漂移区（11）的左边与P-body （16）的右侧接触，右边与漏极N+区（10）的左侧相邻；所述埋氧层（12）下边紧邻衬底（14）的上边，埋氧层（12）的上边与漏极N+区（10）下边、第二层N型漂移区（11）的下边相邻，同时，埋氧层（12）的左上边紧邻体内栅氧化层（15）和体内栅接触区（17）的右边，上左边与体内栅接触区（17）的下边接触；所述的P型埋层（13）位于第一层N型漂移区（8）和第二层N型漂移区（11）之间，上侧与第一层N型漂移区（8）下侧接触，下侧与第二层N型漂移区（11）上侧接触，左侧紧邻P-body（16）的右侧，右侧紧邻漏极N+区（10）的左侧；所述衬底（14）上侧与埋氧层（12）下侧接触，其位于器件的底部；所述体内栅氧化层（15）的下边与体内栅接触区（17）的上边接触，其右侧与埋氧层（12）接触，同时，体内栅氧化层（15）的上边与源极N+区（3）和P-body（16）的下边接触；所述P-body（16）的左边与源极N+区（3）、源极P+区（2）的右边接触，同时，其上边紧邻表面栅氧化层（5）的下边，下边与体内栅氧化层（15）的上右边接触，右边与P型埋层（13）、第一层N型漂移区（8）和第二层N型漂移区（11）的左边接触；所述体内栅接触区（17）位于埋氧层（12）的上左边和体内栅氧化层（15）的下边，其右侧与埋氧层（12）接触。
2.根据权利要求1所述的一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，其特征在于：所述P型埋层（13）掺入杂质类型为P型杂质，其掺杂浓度范围为1×1016~1×1017cm-3。
3.根据权利要求1所述的一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，其特征在于：所述P型埋层（13）的长度为3~7.5μm，能够调节，宽度为0.2~0.7μm，能够调节。
4.根据权利要求1所述的一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，其特征在于：所述表面栅极接触区（6）的材料为N型掺杂的多晶硅。
5.根据权利要求1所述的一种具有表面和体内双沟道的横向超结薄层SOI-LDMOS器件，其特征在于：所述体内栅接触区（17）的材料为N型掺杂的多晶硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011417175.4A CN112420846B (zh) | 2020-12-04 | 2020-12-04 | 一种具有表面和体内双沟道的横向超结薄层soi-ldmos器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011417175.4A CN112420846B (zh) | 2020-12-04 | 2020-12-04 | 一种具有表面和体内双沟道的横向超结薄层soi-ldmos器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112420846A CN112420846A (zh) | 2021-02-26 |
| CN112420846B true CN112420846B (zh) | 2023-03-14 |
Family
ID=74776652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011417175.4A Active CN112420846B (zh) | 2020-12-04 | 2020-12-04 | 一种具有表面和体内双沟道的横向超结薄层soi-ldmos器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112420846B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114512535B (zh) * | 2022-04-18 | 2022-07-05 | 泰科天润半导体科技（北京）有限公司 | 一种双通道SiC横向LDMOS功率器件的制造方法 |
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| CN104752500A (zh) * | 2013-12-25 | 2015-07-01 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
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| JP2020145300A (ja) * | 2019-03-06 | 2020-09-10 | 株式会社東芝 | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8154078B2 (en) * | 2010-02-17 | 2012-04-10 | Vanguard International Semiconductor Corporation | Semiconductor structure and fabrication method thereof |
| US8525261B2 (en) * | 2010-11-23 | 2013-09-03 | Macronix International Co., Ltd. | Semiconductor device having a split gate and a super-junction structure |
-
2020
- 2020-12-04 CN CN202011417175.4A patent/CN112420846B/zh active Active
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Non-Patent Citations (1)
| Title |
|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| CN112420846A (zh) | 2021-02-26 |
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