CN109192771B - 一种电荷存储型绝缘栅双极型晶体管及其制备方法 - Google Patents
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Abstract
一种电荷存储型绝缘栅双极型晶体管及其制备方法，属于功率半导体技术领域。本发明通过改进传统电荷存储型IGBT器件的电荷存储层，远离漂移区的电荷存储层所用半导体材料相比靠近漂移区的电荷存储层半导体材料的禁带宽度更大，使得不同禁带宽度的半导体材料在其接触界面形成同型异质结，从而形成阻碍漂移区内的少数载流子进入基区的势垒，由此改善了漂移区载流子分布浓度，增强IGBT的电导调制效应，从而降低器件正向导通压降Vceon，优化IGBT击穿电压、正向导通压降Vceon与关断损耗Eoff之间的折中特性；并且本发明通过调整电荷存储层中不同禁带宽度材料的掺杂浓度以及不同禁带宽度材料的组合，能够进一步优化器件工作特性。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种电荷存储型绝缘栅双极型晶体管及其制备方法。
背景技术
IGBT是由MOSFET(输入级)和PNP晶体管(输出级)复合而成的一种器件，既有MOSFET器件易于驱动、输入阻抗低和开关速度快的特点，又有双极型器件通态电流密度大、导通压降低、损耗小、稳定性好的优点。基于这些优异的器件特性，近年来IGBT已经成为广泛应用于中高压领域的主流功率器件，例如高铁、电动汽车、电机驱动，并网技术，储能电站，AC/DA转换和变频调速等领域。采用IGBT进行功率变换，能够提高用电效率和质量，具有高效节能和绿色环保的特点，是解决能源短缺问题和降低碳排放的关键支撑技术，因此被称为功率变流产品的“CPU”、“绿色经济之核”。
IBGT的正面MOS结构包括栅极和发射区。栅极结构有平面栅和沟槽栅两种。平面栅结构具有较好的栅氧化层质量，其栅电容较小，并且不会在栅极下方处造成电场集中而影响耐压，平面栅结构经过优化改进可进一步降低栅电容同时改进其他的工作特性，如降低栅存储时间，降低开关损耗，还能减小短路安全工作区(SCSOA)测试中的栅电压过冲。而沟槽栅结构将沟道从横向变为纵向，消除了导通电阻中RJFET的影响，同时可以提高元胞密度，从而有利于降低功耗。目前行业内先进的增强型技术就是通过优化正面MOS结构，提高靠近发射区一端的载流子注入效率，从而优化导通压降与关断损耗的折中关系。普遍采用的是载流子存储层(Carrier Stored Layer,CSL)。图1示意出的是一种N沟道沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)，从图中可看出，该结构是在P型基区5下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层7，N型电荷存储层7缩短了沟道的长度，同时在P型基区5下方引入空穴势垒，即增加了空穴载流子流向IGBT发射极的势垒高度，如图2和图3示出了该结构在零偏和外加2V正向偏压下的能带分布。引入的空穴势垒使得器件靠近发射极端的空穴浓度提升，而由于电中性要求电子浓度也会在此处增加，从而改善整个N-漂移区9的载流子浓度分布，增强N-漂移区9的电导调制效应，使IGBT获得了更低的正向导通压降以及更优的正向导通压降与关断损耗之间的折中关系，并且在一定的正向导通压降下，可获得小的关断时间。然而，随着电荷存储层掺杂浓度的提高，电荷存储型IGBT的电导调制效应改善越大，器件的正向导通特性越好的同时，电荷存储层对于器件的耐压性能不利，其表现为随着电荷存储层掺杂浓度的提高，器件的击穿电压显著降低，这限制了电荷存储层的掺杂浓度和厚度。因此，电荷存储层的掺杂浓度和厚度对器件击穿电压的影响限制了电荷存储型IGBT击穿电压、正向导通压降和关断损耗之间的优化折中。
结合图1所示的传统CSTBT器件结构，业内为有效屏蔽电荷存储层的不利影响，进而获得高的击穿电压，主要采用的是如下两种方式：
(1)增大沟槽栅的深度，通常使沟槽栅的深度大于N型电荷存储层的结深；
(2)减小元胞宽度，从而提高MOS结构的沟道密度，使得沟槽栅间距尽可能小。
方式(1)的实施可以通过深的沟槽结构提高耐压，但同时会增加栅极电容，造成开关速度降低和开关损耗的增加；此外沟槽底部电场集中效应会降低器件的可靠性。而方式(2)的实施一方面将增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性，另一方面大的沟道密度还将增加器件的饱和电流密度，使器件短路安全工作区(SCSOA)特性变差。此外，沟槽栅结构中的栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压，因此要求整个栅氧化层的厚度均较小，然而MOS电容大小与氧化层的厚度成反比，这就使得传统CSTBT器件中薄的栅氧化层厚度会显著增加器件的栅极电容，同时也无法避免沟槽底部的电场集中效应所导致器件击穿电压降低的问题，造成器件的可靠性较差。
发明内容
本发明针对现有技术中电荷存储层的掺杂浓度和厚度对器件击穿电压的不利影响，限制了器件击穿电压、正向导通压降和关断损耗之间折中的缺陷，提供了一种具有异质结电荷存储层的绝缘栅双极型晶体管，通过在电荷存储层中形成同型异质结致使能带弯曲，从而在靠近漂移区一侧引入少数载流子势垒，由此来改善漂移区的载流子浓度分布，从而获得更低的正向导通压降以及更优的正向导通压降与关断损耗的折中关系，避免了提高电荷存储层浓度对器件击穿电压的不利影响。同时，在形成异质结的电荷存储层中形成浓度渐变的掺杂，通过浓度梯度进一步形成势垒；同时，还可以通过半导体材料成分的渐变来改变能带宽度进一步形成势垒。
为了实现上述目的，本发明的技术方案如下：
一种具有同型异质结电荷存储层的绝缘栅双极型晶体管，其元胞结构包括：集电极金属13、第二导电类型半导体集电区12、第一导电类型半导体漂移区9、第一导电类型半导体电荷存储层7、第二导电类型半导体基区5、第二导电类型半导体发射区4、第一导电类型半导体发射区3、栅极结构和发射极金属1；集电极金属13设置在第二导电类型半导体集电区12的背面；第一导电类型半导体漂移区9设置在第二导电类型半导体集电区12的正面；第二导电类型半导体基区5设置在第一导电类型半导体漂移区9的顶层；第二导电类型半导体发射区4以及与第二导电类型半导体发射区4两侧相接触的第一导电类型半导体发射区3并排设置在第二导电类型半导体基区5的顶层；第二导电类型半导体基区5与第一导电类型半导体漂移区9之间隔着第一导电类型半导体电荷存储层7；栅极结构包括栅电极61和栅介质层62，栅电极61通过栅介质层62与第一导电类型半导体发射区3、第二导电类型半导体基区5和第一导电类型半导体电荷存储层7相接触；发射极金属1设置在器件最上面，且与第二导电类型半导体发射区4和第一导电类型半导体发射区3的上表面相接触，与栅电极61通过隔离介质层2相接触；其特征在于：
所述第一导电类型半导体电荷存储层7包括底层第一半导体电荷存储层71和设置在底层第一半导体电荷存储层71上表面的顶层第二半导体电荷存储层72，所述第二半导体的禁带宽度大于所述第一半导体的禁带宽度，不同禁带宽度的底层第一半导体电荷存储层71和顶层第二半导体电荷存储层72在其接触界面形成同型异质结。
进一步的，本发明中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
进一步的，第一导电类型半导体电荷存储层的掺杂浓度可以相同，也可以不同，当掺杂浓度不同时，形成由底层第一半导体电荷存储层71到顶层第二半导体电荷存储层72浓度增大的渐变掺杂，通过浓度梯度进一步形成势垒，阻碍漂移区少数载流子进入基区。
进一步的，第一导电类型半导体电荷存储层中半导体材料可以是Si1-xGex、Si、SiC、GaAs、Ga2O3、金刚石或者GaN等任何合适的半导体材料，只要保证第一导电类型半导体电荷存储层中远离漂移区的半导体材料相比靠近漂移区的半导体材料的禁带宽度更大即可。
根据本发明实施例，底层第一半导体电荷存储层71为第一导电类型Si1-xGex电荷存储层，顶层第二半导体电荷存储层72为第一导电类型Si电荷存储层。
更进一步的，一般为了简化工艺，双层结构电荷存储层通常是与第二导电类型半导体基区5接触的第一导电类型半导体电荷存储层区域采用的半导体材料可以与器件所用半导体材料相同，仅在与第一导电类型半导体漂移区9相接触的第一导电类型半导体电荷存储层区域采用禁带宽度更小的窄禁带半导体材料；另外，与第二导电类型半导体基区5接触的第一导电类型半导体电荷存储层区域采用的半导体材料也可以与器件所用半导体材料不同，与第一导电类型半导体漂移区9相接触的第一导电类型半导体电荷存储层区域采用禁带宽度相对前述第一导电类型半导体电荷存储层区域更小的窄禁带半导体材料。
更进一步的，当第一导电类型半导体电荷存储层中采用Si1-xGex材料时，可以通过调整Ge的组分比例x来调整材料禁带宽度，进而引入不同的势垒高度，进一步还可以通过Si1-xGex材料中Ge的组分比例x的渐变来改变能带宽度形成势垒，进而改善漂移区载流子浓度分布，获得更优异的器件特性。
进一步的，所述第二导电类型半导体集电区12与第一导电类型半导体漂移区9之间还设置有第一导电类型半导体场阻止层11，形成FS结构。
进一步的，所述栅极结构可以为沟槽栅结构，也可以为平面栅结构。
更进一步的，当栅极结构为沟槽栅结构时，栅电极61的深度大于第一导电类型半导体电荷存储层7下表面深度。
更进一步的，当栅极结构为沟槽栅结构，在沟槽栅结构的底部还设置有第二导电类型半导体层10，所述第二导电类型半导体层10向两侧横向延伸至第一导电类型半导体电荷存储层7下方的第一导电类型漂移区9。
更进一步的，当栅极结构为沟槽栅结构，所述沟槽栅结构还设置有位于栅电极61下方的分裂电极81和分裂电极介质层82；栅电极61通过栅介质层62与分裂电极81相接触，所述栅电极61的深度大于第二导电类型半导体基区5的结深且小于第一导电类型半导体电荷存储层7的结深，分裂电极81的深度大于第一导电类型半导体电荷存储层7的结深，分裂电极81通过分裂电极介质层82与第一导电类型半导体电荷存储层7和第一导电类型半导体漂移区9相接触；所述分裂电极81与发射极金属1等电位。作为优选方式，分裂电极介质层82的厚度大于栅介质层62的厚度。
进一步的，栅电极61的材料可以选自多晶硅、SiC、GaAs或者GaN。
一种具有同型异质结电荷存储层的绝缘栅双极型晶体管的制备方法，其特征在于：包括如下步骤：
步骤1：准备用以形成第一导电类型半导体漂移区的半导体基片；
步骤2：在第一导电类型半导体漂移区的上表面先制作禁带宽度较小的第一导电类型半导体电荷存储层，然后在禁带宽度较小的第一导电类型半导体电荷存储层的上表面制作禁带宽度较大的电荷存储层，从而形成第一导电类型半导体异质结电荷存储层；
步骤3：通过刻蚀沟槽、氧化和淀积工艺，形成沟槽栅结构；
步骤4：在器件表面淀积介质层，并采用光刻、刻蚀工艺，形成位于栅极结构上表面的隔离介质层；
步骤5：光刻，在半导体表面生长一层预氧后通过离子注入第二导电类型杂质并退火形成位于第一导电类型宽禁带半导体电荷存储层上表面的第二导电类型半导体基区；
步骤6：通过光刻、离子注入第一导电类型杂质形成位于第二导电类型半导体基区顶层两侧的第一导电类型半导体发射区；然后通过光刻、离子注入第二导电类型杂质形成与两侧第一导电类型半导体发射区相接触且并排设置的第二导电类型半导体发射区；
步骤7：在器件表面淀积金属，并采用光刻、刻蚀工艺，形成位于隔离介质层、第一导电类型半导体发射区、第二导电类型半导体发射区上表面的发射极金属；
步骤8：翻转硅片，减薄硅片厚度，在硅片背面注入第二导电类型杂质并退火形成第二导电类型半导体集电区；
步骤9：在背面淀积金属，形成集电极金属。
进一步的，在所述步骤2之前还包括：在表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，形成位于半导体基片正面的器件终端结构。
进一步的，本发明形成异质结所用半导体的材料为Si1-xGex时，可以通过调整Ge的组分比例x和应变来获得不同能带结构的锗硅材料，从而改变材料的禁带宽度。
进一步的，当第一半导体基区(71)的材料为Si(1-x)Ge(x)，第二半导体基区(72)的材料为Si时，所述步骤2可以通过分子束外延(MBE)、低压化学汽相淀积(LPCVD)或者超高真空化学汽相淀积(UHV/CVD)等技术形成N型Si1-xGex电荷存储层，然后再经外延工艺，在N型Si1-xGex电荷存储层上表面制作N型Si电荷存储层。其中MBE可分为固相MBE和气相分子束外延(GSMBE)，具有较高的控制自由度，衬底温度和生长速率可以独立控制，而且便于实现低温生长，有利于获得陡直的组分梯度变化和高掺杂；CVD具有大批量生产的能力，可以控制较低的生长速率，能够进行高掺杂及陡直界面分布的获得。
进一步的，所述步骤3中通过刻蚀沟槽并填充形成栅极结构具体操作是在第一导电类型半导体异质结电荷存储层表面淀积保护层，光刻出窗口进行沟槽刻蚀，所述沟槽的深度大于第一导电类型半导体异质结电荷存储层的结深；然后通过氧化在所述沟槽内壁形成栅介质层，并在沟槽内淀积多晶硅、碳化硅、砷化镓或者氮化镓等材料形成栅电极。
更进一步的，所述步骤3中在形成沟槽栅结构之后可以通过在沟槽底部离子注入第二导电类型杂质形成第二导电类型半导体区。
更进一步的，所述步骤3中在形成沟槽栅结构时可以通过增加光刻、刻蚀、氧化和多晶硅淀积工艺形成分裂沟槽栅结构。
进一步的，所述步骤8中在形成第二导电类型半导体集电区之前还可通过离子注入第一导电类型杂质并退火形成第一导电类型半导体场阻止层。
进一步的，与第二导电类型半导体基区5接触的禁带宽度较大的第一导电类型半导体电荷存储层区域采用的半导体材料可以与器件所用半导体材料可以相同，也可以不同。
进一步的，第一导电类型半导体电荷存储层中半导体材料可以是Si1-xGex、Si、SiC、GaAs、Ga2O3、金刚石或者GaN等任何合适的半导体材料，只要保证第一导电类型半导体电荷存储层中远离漂移区的半导体材料相比靠近漂移区的半导体材料的禁带宽度更大即可。
进一步的，本发明中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
本发明的原理如下：
为了避免电荷存储层对器件耐压的不利影响，在提高电荷存储型绝缘栅双极型晶体管导通特性的同时保持较高的击穿电压值，本发明通过在传统电荷存储型绝缘栅双极型晶体管结构的N型电荷存储层内形成同型异质结结构，异质结结构的存在能够对漂移区内的少数载流子形成势垒以阻碍它们进入基区中，从而使得器件靠近发射极端的少数载流子浓度大大提升，从而改善漂移区的载流子浓度分布，增强漂移区的电导调制效应，降低器件的正向导通压降，并获得了更优的正向导通压降与关断损耗的折中关系。具体地，本发明从以下三方面进行改进：
1、通过引入同型异质结使得电荷存储层内的能带弯曲，从而在其靠近低掺杂漂移区一侧引入了少数载流子势垒对于N沟道器件而言是空穴势垒，对P沟道器件而言是电子势垒，从而极大地改善了漂移区的载流子浓度分布，增强了IGBT的电导调制效应，降低了正向导通压降Vceon，改善了正向导通压降Vceon与关断损耗Eoff之间的折中特性；
2、通过调整电荷存储层内不同禁带宽度材料的掺杂浓度，实现通过浓度差引入另一少数载流子势垒，从而进一步改善漂移区的载流子浓度分布，进而进一步降低正向导通压降。
3、通过选择不同禁带宽度组合的半导体材料来调整引入势垒的高度，从而进一步优化漂移区的载流子浓度分布，获得更为优异的器件特性。
相比现有技术，本发明的有益效果是：
通过在电荷存储层中引入同型异质结结构，从而形成阻挡漂移区内的少数载流子进入基区的势垒，由此大幅度提高漂移区中靠近发射极一侧的空穴浓度，改善了漂移区载流子分布浓度，增强IGBT的电导调制效应，从而降低器件正向导通压降Vceon，优化IGBT正向导通压降Vceon与关断损耗Eoff之间的折中特性；克服了传统电荷存储层在降低Vceon的同时导致击穿电压下降的缺点；并且通过调整电荷存储层中不同禁带宽度材料的掺杂浓度以及不同禁带宽度材料的组合，能够进一步优化器件工作特性。
附图说明
图1是传统沟槽栅电荷存储型IGBT(CSTBT)器件的半元胞结构示意图。
图2是传统沟槽栅电荷存储型IGBT(CSTBT)器件在零偏时P型基区、N型电荷存储层和N-漂移区的能带分布。
图3是传统沟槽栅电荷存储型IGBT(CSTBT)器件在外加正偏压2V时P型基区、N型电荷存储层和N-漂移区的能带分布，
图4是本发明实施例1提供的一种具有应变Si～Si1-xGex异质结的沟槽栅电荷存储型IGBT(CSTBT)器件的半元胞结构示意图。
图5是N型Si～Si1-xGex异质结在零偏时的能带分布。
图6是N型Si～Si1-xGex异质结在外加正偏压2V时的能带分布。
图7是本发明实施例1提供的一种具有应变Si～Si0.4Ge0.6异质结的沟槽栅电荷存储型IGBT(CSTBT)器件在零偏时P型基区、电荷存储层和N-漂移区的能带分布；
图8是本发明实施例1提供的一种具有应变Si～Si0.4Ge0.6异质结的沟槽栅电荷存储型IGBT(CSTBT)器件在外加正偏压2V时P型基区、电荷存储层和N-漂移区的能带分布；
图9是本发明实施例1提供的一种具有应变Si～Si1-xGex异质结的沟槽栅电荷存储型IGBT(CSTBT)器件在不同Ge组分含量x下零偏时的P型基区、CS层和N-漂移区能带分布对比；
图10是本发明实施例1提供的一种具有应变Si～Si1-xGex异质结的沟槽栅电荷存储型IGBT(CSTBT)器件在不同Ge组分含量x下外加正偏压2V时的P型基区、CS层和N-漂移区能带分布对比；
图11是本发明实施例2提供的一种具有应变Si～Si1-xGex异质结的沟槽栅电荷存储型IGBT(CSTBT)器件的半元胞结构示意图；
图12是本发明实施例3提供的一种具有应变Si～Si1-xGex异质结的沟槽栅电荷存储型IGBT(CSTBT)器件的半元胞结构示意图；
图13是本发明实施例4提供的一种具有应变Si～Si1-xGex异质结的平面栅电荷存储型IGBT器件的半元胞结构示意图；
图1至图13中，1为发射极金属，2为隔离介质层，3为N+发射区，4为P+发射区，5为P型基区，61为栅电极，62为栅介质层，71为N型Si1-xGex电荷存储层，72为N型Si电荷存储层，81为分裂电极，82为分裂电极介质层，9为N-漂移区，10为P型层，11为N型场阻止层，12为P型集电区，13为集电极金属。
具体实施方式
为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。
下文中以N沟道IGBT器件为例对器件结构、制备工艺以及原理和特性进行说明，本领域技术人员在N沟道器件公开内容的基础上可轻易得出P沟道IGBT器件结构、制备工艺以及原理和特性。
实施例1；
本实施例提供一种具有应变Si～Si1-xGex同型异质结电荷存储层的绝缘栅双极型晶体管，图4示出了其半元胞结构，其元胞结构包括：集电极金属13、P型集电区12、N型场阻止层11、N-漂移区9、N型电荷存储层7、P型基区5、P+发射区4、N+发射区3、沟槽栅结构和发射极金属1；集电极金属13设置在P型集电区12的背面；N型场阻止层11设置在P型集电区12的正面；N型漂移区9设置在N型场阻止层11的正面；P型基区5设置在N-漂移区9的顶层；P+发射区4以及与P+发射区4两侧相接触的N+发射区3并排设置在P型基区5的顶层；P型基区5与N-漂移区9之间隔着N型电荷存储层7；沟槽栅结构包括沟槽型栅电极61和栅介质层62，沟槽型栅电极61在器件顶层的两侧且深度小于N型电荷存储层7；沟槽型栅电极61的侧面和底面包围着栅介质层62；栅介质层62的侧面与N+发射区3、P型基区5和N型电荷存储层7接触，其底面与N-漂移区9接触；发射极金属1设置在器件最上面，且与P+发射区4和N+发射区3的上表面相接触，与栅电极61通过隔离介质层2相接触；其特征在于：N型电荷存储层7是由底部的N型Si1-xGex电荷存储层71和顶部的N型Si电荷存储层72所构成；N型Si1-xGex电荷存储层71的下表面与N-漂移区9的上表面相接触，N型Si1-xGex电荷存储层71和N型Si电荷存储层72其接触界面形成N型Si1-xGex层/Si异质结；N型Si电荷存储层72的上表面与P型基区5的下表面相接触。本实施例中P型基区的结深为2.5μm；N+发射区3和P+发射区4的结深为0.5μm；沟槽栅结构的槽深为6μm；N型Si电荷存储层72的结深为1.5μm；所述N型Si1-xGex电荷存储层71的结深为0.5μm。
下面结合图5至10来详细说明本发明原理：
图5和图6分别是N型Si～Si1-xGex异质结在零偏和外加正偏压2V时的能带分布；可知N型电荷存储层7的掺杂浓度一致时两种半导体材料具有相同的费米能级EF，而空穴从N型Si1-xGex一侧进入N型Si需要克服一定的势垒高度。
图7和图8分别是本实施例1提供器件结构中在零偏和正向偏压2V时P型基区5、N型电荷存储层7和N-漂移区9的能带分布。从图中可看出，通过引入Si～Si1-xGex异质结使得N型电荷存储层7内的能带弯曲，从而在其靠近低掺杂N-漂移区9一侧引入了空穴势垒，极大地改善了N-漂移区的载流子浓度分布，增强了IGBT的电导调制效应，从而在同样的器件沟槽深度和沟槽MOS结构密度的情况下，降低了正向导通压降，改善正向导通压降Vceon与关断损耗Eoff之间的折中特性。
图9和图10分别是本实施例1提供器件结构在不同x值(Ge组分含量)下零偏和正向偏压2V时的P型基区、CS层和N-漂移区的能带分布。通过图中可看出，N型Si1-xGex材料的Ge组分含量x不同，引入的势垒高度也随之改变。因此基于Si～Si1-xGex异质结电荷存储层的IGBT器件可通过工艺调节x值Ge组分含量进而实现器件性能的调整，从而得到更优的折中特性和可靠性。
进一步的，N型Si1-xGex电荷存储层71的掺杂浓度和N型Si电荷存储层72的掺杂浓度不同，此时掺杂浓度差也会引入一个空穴势垒。
实施例2：
本实施例提供一种具有应变Si～Si1-xGex同型异质结电荷存储层的绝缘栅双极型晶体管，图11示出了其半元胞结构。本实施例除了在沟槽栅结构底部引入结深为0.5～1μm的P型层10之外，其余结构均与实施例1相同。
本实施例引入与栅电极61通过栅介质层62连接的P型层10，且P型层10向两侧横向延伸至异质结N型电荷存储层7下方的N-漂移区9中，以此屏蔽了N型电荷存储层7中负电荷的影响，改善了沟槽底部电场集中，提高了器件的击穿电压和可靠性。
实施例3：
本实施例提供一种具有应变Si～Si1-xGex同型异质结电荷存储层的绝缘栅双极型晶体管，图12示出了其半元胞结构。本实施例除了在沟槽栅结构6中引入分裂电极81和分裂电极介质层82形成分裂沟槽栅结构以外，其余结构均与实施例2相同。
所述分裂沟槽栅结构中的栅电极61深度大于P型基区5的结深且小于N型电荷存储层7的结深；所述分裂电极82的深度大于N型电荷存储层7的结深；所述分裂电极82通过栅介质层62与栅电极61连接，并通过分裂电极介质层82与N型电荷存储层7和N-漂移区9连接；所述分裂电极介质层82的厚度大于栅介质层62的厚度；所述分裂电极81与发射极金属1等电位。
本实施例通过引入分裂电极81和厚的分裂电极介质层82，并减小栅电极61的深度，以此屏蔽了N型电荷存储层7的掺杂浓度对器件耐压的影响，降低了栅极电容，提高了器件的开关速度，降低了开关损耗，同时改善了沟槽底部电场集中，提高了器件的击穿电压和可靠性。
实施例4：
本实施例提供一种具有应变Si～Si1-xGex同型异质结电荷存储层的绝缘栅双极型晶体管，图13示出了其半元胞结构。本实施例除了采用平面栅结构之外，其余结构均与实施例1相同。
实施例5：
本实施例以1200V电压等级的具有应变Si～Si1-xGex异质结CS的CSTBT器件为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
步骤1：采用N型轻掺杂单晶硅片作为器件的N-漂移区9，所选硅片的厚度为300～600um，掺杂浓度为1013～1014个/cm3；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：通过分子束外延(MBE)或者低压化学汽相淀积(LPCVD)或者超高真空化学汽相淀积UHV/CVD等技术制在N-漂移区9上表面制得N型Si1-xGex层71；
步骤4：通过外延工艺，在N型Si1-xGex层71上表面生长N型Si层72；
步骤5：在硅片表面生长一层场氧，光刻出有源区，再生长一层预氧后通过离子注入P型杂质并退火制作器件的P型基区5，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100-1150℃，退火时间为10～30分钟；所述P型基区5位于N型Si层72上表面
步骤6：在硅片表面淀积厚度为700～1000nm的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N-漂移区9上刻蚀形成沟槽栅结构的沟槽，所述沟槽的深度大于异质结N型电荷存储层7的结深；
步骤7：在1050℃～1150℃的O2气氛下在步骤6形成的沟槽内壁形成栅介质层62，而后于750℃～950℃下在所述沟槽内淀积多晶硅，形成栅电极61；
步骤8：通过光刻、离子注入N型杂质，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，制得器件的N+发射区3；然后通过光刻、离子注入P型杂质，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟，制得器件的P+发射区4；所述N+发射区3一侧通过栅介质层62与栅电极61连接，另一侧与P+发射区4连接；所述N+发射区3和P+发射区4并排位于P型基区5顶部；
步骤9：在器件表面淀积介质层，并采用光刻、刻蚀工艺形成位于多晶硅栅电极61和栅介质层62上表面的隔离介质层2；
步骤10：在器件表面淀积金属，并采用光刻、刻蚀工艺在隔离介质层2、N+发射区3、P+发射区4上表面形成发射极金属1；
步骤10：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并退火制作器件的N型场阻止层11，N型场阻止层11的厚度为15～30um，离子注入的能量为1500～2000keV，注入剂量为1013～1014个/cm2，退火温度为1200～1250℃，时间为300～600分钟；在N型场阻止层11背面注入P型杂质形成P型集电区12，注入能量为40～60keV，注入剂量为1012～1013个/cm2，在H2与N2混合的气氛下进行背面退火，温度为400～450℃，时间为20～30分钟；背面淀积金属形成集电极金属13；至此完成具有应变Si～Si1-xGex异质结电荷存储层的沟槽栅型IGBT器件的制备。
进一步地，可以通过增加离子注入P型杂质在沟槽底部形成P型层10；
进一步地，可以通过增加光刻、刻蚀、氧化和多晶硅淀积工艺形成分裂沟槽栅结构；
进一步地，本发明步骤10中N型场阻止层11的制备可在制备器件的正面结构之前进行制备；或可直接选用具有N型场阻止层11和N-漂移区9的双层外延材料作为工艺起始的硅片材料；
进一步地，本发明工艺步骤10中N型场阻止层11的制备可省略；
进一步地，隔离介质层2、栅介质层62和分裂电极介质层82的材料可以采用同种材料也可以采用不同种材料组合。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。
Claims (10)
1.一种具有同型异质结电荷存储层的绝缘栅双极型晶体管，其元胞结构包括：集电极金属(13)、第二导电类型半导体集电区(12)、第一导电类型半导体漂移区(9)、第一导电类型半导体电荷存储层(7)、第二导电类型半导体基区(5)、第二导电类型半导体发射区(4)、第一导电类型半导体发射区(3)、栅极结构和发射极金属(1)；集电极金属(13)设置在第二导电类型半导体集电区(12)的背面；第一导电类型半导体漂移区(9)设置在第二导电类型半导体集电区(12)的正面；第二导电类型半导体基区(5)设置在第一导电类型半导体漂移区(9)的顶层；第二导电类型半导体发射区(4)以及与第二导电类型半导体发射区(4)两侧相接触的第一导电类型半导体发射区(3)并排设置在第二导电类型半导体基区(5)的顶层；第二导电类型半导体基区(5)与第一导电类型半导体漂移区(9)之间隔着第一导电类型半导体电荷存储层(7)；栅极结构包括栅电极(61)和栅介质层(62)，栅电极(61)通过栅介质层(62)与第一导电类型半导体发射区(3)、第二导电类型半导体基区(5)和第一导电类型半导体电荷存储层(7)相接触；发射极金属(1)设置在器件最上面，且与第二导电类型半导体发射区(4)和第一导电类型半导体发射区(3)的上表面相接触，与栅电极(61)通过隔离介质层(2)相接触；其特征在于：
所述第一导电类型半导体电荷存储层(7)包括底层第一半导体电荷存储层(71)和设置在底层第一半导体电荷存储层(71)上表面的顶层第二半导体电荷存储层(72)，所述第二半导体的禁带宽度大于所述第一半导体的禁带宽度，不同禁带宽度的底层第一半导体电荷存储层(71)和顶层第二半导体电荷存储层(72)在其接触界面形成同型异质结。
2.根据权利要求1所述的一种电荷存储型绝缘栅双极型晶体管，其特征在于，所述栅极结构为沟槽栅结构或者平面栅结构。
3.根据权利要求1所述的一种电荷存储型绝缘栅双极型晶体管，其特征在于，第一导电类型半导体电荷存储层所用半导体材料选自Si(1-x)Ge(x)、Si、SiC、GaAs、Ga2O3、金刚石或者GaN。
4.根据权利要求1所述的一种电荷存储型绝缘栅双极型晶体管，其特征在于，第一导电类型半导体电荷存储层的掺杂浓度不同，形成由底层第一半导体电荷存储层(71)到顶层第二半导体电荷存储层(72)浓度增大的渐变掺杂，通过浓度梯度形成势垒。
5.根据权利要求1所述的一种电荷存储型绝缘栅双极型晶体管，其特征在于，所述第一导电类型半导体电荷存储层具体为由底层第一禁带半导体电荷存储层和顶层第二禁带半导体电荷存储层构成的双层结构，底层第一窄禁带电荷存储层为第一导电类型Si(1-x)Ge(x)电荷存储层，顶层第二宽禁带电荷存储层为第一导电类型Si电荷存储层，其中Si(1-x)Ge(x)材料中随Ge的组分比例x变化，Si(1-x)Ge(x)的禁带宽度不同。
6.根据权利要求1所述的一种电荷存储型绝缘栅双极型晶体管，其特征在于，所述第二导电类型半导体集电区(12)与第一导电类型半导体漂移区(9)之间还设置有第一导电类型半导体场阻止层(11)，形成FS结构。
7.根据权利要求2所述的一种电荷存储型绝缘栅双极型晶体管，其特征在于，当栅极结构为沟槽栅结构，在沟槽栅结构的底部还设置有第二导电类型半导体层(10)，所述第二导电类型半导体层(10)向两侧横向延伸至第一导电类型半导体电荷存储层(7)下方的第一导电类型漂移区(9)。
8.根据权利要求2或7所述的一种电荷存储型绝缘栅双极型晶体管，其特征在于，当栅极结构为沟槽栅结构，所述沟槽栅结构还设置有位于栅电极(61)下方的分裂电极(81)和分裂电极介质层(82)；栅电极(61)通过栅介质层(62)与分裂电极(81)相接触，所述栅电极(61)的深度大于第二导电类型半导体基区(5)的结深且小于第一导电类型半导体电荷存储层(7)的结深，分裂电极(81)的深度大于第一导电类型半导体电荷存储层(7)的结深，分裂电极(81)通过分裂电极介质层(82)与第一导电类型半导体电荷存储层(7)和第一导电类型半导体漂移区(9)相接触，分裂电极介质层(82)的厚度大于栅介质层(62)的厚度；并且所述分裂电极(81)与发射极金属(1)等电位。
9.根据权利要求1至7任一项所述的一种电荷存储型绝缘栅双极型晶体管，其特征在于，第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
10.一种具有同型异质结电荷存储层的绝缘栅双极型晶体管的制备方法，其特征在于：包括如下步骤：
步骤1：准备用以形成第一导电类型半导体漂移区的半导体基片；
步骤2：在第一导电类型半导体漂移区的上表面先制作禁带宽度较小的第一导电类型半导体电荷存储层然后在禁带宽度较小的第一导电类型半导体电荷存储层的上表面制作禁带宽度较大的电荷存储层，从而形成第一导电类型半导体异质结电荷存储层；
步骤3：通过刻蚀沟槽，氧化和淀积工艺，形成沟槽栅结构；
步骤4：在器件表面淀积介质层，并采用光刻、刻蚀工艺，形成位于栅极结构上表面的隔离介质层；
步骤5：光刻，在半导体基片表面生长一层预氧后通过离子注入第二导电类型杂质并退火形成位于第一导电类型宽禁带半导体电荷存储层上表面的第二导电类型半导体基区；
步骤6：通过光刻、离子注入第一导电类型杂质形成位于第二导电类型半导体基区顶层两侧的第一导电类型半导体发射区；然后通过光刻、离子注入第二导电类型杂质形成与两侧第一导电类型半导体发射区相接触且并排设置的第二导电类型半导体发射区；
步骤7：在器件表面淀积金属，并采用光刻、刻蚀工艺，形成位于隔离介质层、第一导电类型半导体发射区、第二导电类型半导体发射区上表面的发射极金属；
步骤8：翻转硅片，减薄硅片厚度，在硅片背面注入第二导电类型杂质并退火形成第二导电类型半导体集电区；
步骤9：在背面淀积金属，形成集电极金属。
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