CN112310205B - 绝缘栅双极型晶体管及其制作方法 - Google Patents

绝缘栅双极型晶体管及其制作方法 Download PDF

Info

Publication number
CN112310205B
CN112310205B CN201910691521.9A CN201910691521A CN112310205B CN 112310205 B CN112310205 B CN 112310205B CN 201910691521 A CN201910691521 A CN 201910691521A CN 112310205 B CN112310205 B CN 112310205B
Authority
CN
China
Prior art keywords
region
doping
doped
bipolar transistor
insulated gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910691521.9A
Other languages
English (en)
Other versions
CN112310205A (zh
Inventor
刘利书
冯宇翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Midea Group Co Ltd
Guangdong Midea White Goods Technology Innovation Center Co Ltd
Original Assignee
Midea Group Co Ltd
Guangdong Midea White Goods Technology Innovation Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Midea Group Co Ltd, Guangdong Midea White Goods Technology Innovation Center Co Ltd filed Critical Midea Group Co Ltd
Priority to CN201910691521.9A priority Critical patent/CN112310205B/zh
Priority to PCT/CN2019/124843 priority patent/WO2021017368A1/zh
Publication of CN112310205A publication Critical patent/CN112310205A/zh
Application granted granted Critical
Publication of CN112310205B publication Critical patent/CN112310205B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明实施例公开一种绝缘栅双极型晶体管及其制作方法,所述绝缘栅双极型晶体管包括:漂移区,所述漂移区包括掺杂类型相同的第一掺杂区和第二掺杂区;其中,所述第一掺杂区的掺杂浓度大于所述第二掺杂区的掺杂浓度;体区,与所述漂移区的掺杂类型不同的所述体区包括第一部分和第二部分;所述第一部分,位于所述第一掺杂区和发射极区之间,且与所述第一掺杂区接触;所述第二部分,位于所述第二掺杂区和栅极区之间,且与所述第二掺杂区接触。

Description

绝缘栅双极型晶体管及其制作方法
技术领域
本发明实施例涉及半导体技术领域,特别涉及一种绝缘栅双极型晶体管及其制作方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,简称IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件,兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管,简称GTR)的低导通压降两方面的优点,且驱动功率小而饱和压降低,被广泛应用到各个领域。
目前,仍没有合适的方法可以在降低导通压降的同时不增加关断时间,或在降低关断时间的同时不增加导通压降。
发明内容
有鉴于此,本发明实施例提供一种绝缘栅双极型晶体管及其制作方法。
本发明实施例的第一方面提供一种绝缘栅双极型晶体管,包括:
漂移区,所述漂移区包括掺杂类型相同的第一掺杂区和第二掺杂区;其中,所述第一掺杂区的掺杂浓度大于所述第二掺杂区的掺杂浓度;
体区,与所述漂移区的掺杂类型不同的所述体区包括第一部分和第二部分;
所述第一部分,位于所述第一掺杂区和发射极区之间,且与所述第一掺杂区接触;
所述第二部分,位于所述第二掺杂区和栅极区之间,且与所述第二掺杂区接触。
根据一种实施例,所述第一掺杂区,用于当所述绝缘栅双极型晶体管导通时,促进载流子向第二掺杂区移动;
和/或,
所述第一掺杂区,用于当所述绝缘栅双极型晶体管关断时,复合所述漂移区中的载流子。
根据一种实施例,所述第一掺杂区包括多个不同掺杂浓度的掺杂区域;
和/或,
所述第二掺杂区包括多个不同掺杂浓度的掺杂区域。
根据一种实施例,所述第一掺杂区包括第一区域和第二区域,其中,第一区域位于第二区域上方,第一区域的掺杂浓度大于第二区域的掺杂浓度。
根据一种实施例,所述第一区域的掺杂浓度与所述第二区域的掺杂浓度的比值大于或等于10;
和/或,
所述第二区域的掺杂浓度与所述第二掺杂区的掺杂浓度的比值大于或等于10。
根据一种实施例,所述第一区域的掺杂浓度为1*1019cm-3至1*1020cm-3;所述第二区域的掺杂浓度为1*1018cm-3至1*1019cm-3
根据一种实施例,所述第二掺杂区的掺杂浓度为1*1017cm-3至1*1018cm-3
本发明实施例第二方面提供一种绝缘栅双极型晶体管的制作方法,包括:
形成包括掺杂类型相同的第一掺杂区和第二掺杂区的漂移区;其中,所述第一掺杂区的掺杂浓度大于所述第二掺杂区的掺杂浓度;
在所述第一掺杂区上方形成体区的第一部分,在所述第二掺杂区的上方形成所述体区的第二部分;其中,所述体区的掺杂类型与所述漂移区的掺杂类型不同;
在所述第一部分上方形成发射极区;
在所述第二部分上方形成栅极区。
根据一种实施例,所述形成包括掺杂类型相同的第一掺杂区和第二掺杂区的漂移区,包括:
形成多个不同掺杂浓度的掺杂区域,形成所述第一掺杂区;
和/或,
形成多个不同掺杂浓度的掺杂区域,形成所述第二掺杂区。
根据一种实施例,所述形成包括掺杂类型相同的第一掺杂区和第二掺杂区的漂移区,包括:
形成包括第一区域和第二区域的所述第一掺杂区;其中,所述第一区域位于所述第二区域上方,所述第一区域的掺杂浓度大于所述第二区域的掺杂浓度。
通过本发明提供的上述绝缘栅双极型晶体管及其制作方法,所述绝缘栅双极型晶体管包括漂移区,所述漂移区包括掺杂类型相同的第一掺杂区和第二掺杂区;其中,所述第一掺杂区的掺杂浓度大于所述第二掺杂区的掺杂浓度;体区,与所述漂移区的掺杂类型不同的所述体区包括第一部分和第二部分;所述第一部分,位于所述第一掺杂区和发射极区之间,且与所述第一掺杂区接触;所述第二部分,位于所述第二掺杂区和栅极区之间,且与所述第二掺杂区接触,因为第一掺杂区的掺杂浓度高于第二掺杂区,因此可促进注入第一掺杂区中的载流子向第二掺杂区运动,提高了注入第二掺杂区的载流子浓度与第二掺杂区自身载流子浓度之间的差值,增强了第二掺杂区的电导调制效应,减小绝缘栅双极型晶体管的导通压降;此外,掺杂浓度高的第一掺杂区在关断时可提高载流子的复合效率,减小关断时间,降低关断损耗,所以,本发明实施例提供的绝缘栅双极型晶体管可获得较好的导通压降和关断时间的折中关系,使其导通压降和关断时间均较低。
附图说明
图1为本发明实施例提供的一种绝缘栅双极晶体管的示意图;
图2为本发明实施例提供的一种绝缘栅双极晶体管的结构示意图;
图3为本发明实施例提供的另一种绝缘栅双极型晶体管的结构示意图;
图4为本发明实施例提供的一种不同掺杂浓度的掺杂区域之间的能带示意图;
图5为本发明实施例提供的又一种绝缘栅双极型晶体管的结构示意图;
图6为本发明实施例提供的又一种绝缘栅双极型晶体管的结构示意图;
图7为本发明实施例提供的又一种绝缘栅双极型晶体管的结构示意图。
具体实施方式
以下结合说明书附图及具体实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法,然而应当理解,可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反,提供这些实施方式是为了能够更透彻的理解本公开,并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施方式的目的。除非特别说明或者指出,否则本发明中的术语“第一”、“第二”等描述仅用于区分本发明中的各个组件、元素、步骤等,而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
若本发明实施例中涉及方向性指示(诸如上、下、左、右、前、后……),则该方向性指示仅用于解释在某一特定姿态(诸如附图所示)下各部件之间的相对位置关系、运动情况等,如果该特定姿态发生改变,则该方向性指示也相应的随之改变。在本发明实施例中,术语“A在B之上/下”意味着包含A、B两者相互接触地一者在另一者之上/下的情形,或者A、B两者之间还间插有其他部件而一者非接触地位于另一者之上/下的情形。
需要说明的是,本发明实施例所记载的技术方案之间,在不冲突的情况下,可以任意组合。
如图1所示,本发明实施例提供一种绝缘栅双极型晶体管,包括:
漂移区10,所述漂移区10包括掺杂类型相同的第一掺杂区110和第二掺杂区120;其中,所述第一掺杂区110的掺杂浓度大于所述第二掺杂区120的掺杂浓度;
体区20,与所述漂移区10的掺杂类型不同的所述体区20包括第一部分210和第二部分220;
所述第一部分210,位于所述第一掺杂区110和发射极区30之间,且与所述第一掺杂区110接触;
所述第二部分220,位于所述第二掺杂区120和栅极区40之间,且与所述第二掺杂区120接触。
在本发明实施例中,所述第一掺杂区和第二掺杂区的掺杂类型相同,其掺杂类型可为受主掺杂或施主掺杂。当第一掺杂区和第二掺杂区为受主掺杂时,第一掺杂区和第二掺杂区的多数载流子为空穴,体区的掺杂类型为施主掺杂,体区的多数载流子为电子。当第一掺杂区和第二掺杂区为施主掺杂时,第一掺杂区和第二掺杂区的多数载流子为电子,体区的掺杂类型为受主掺杂,体区的多数载流子为空穴。此处的多数载流子为:单位体积内数量更多的载流子。
在本发明实施例中,所述掺杂浓度为掺杂产生的载流子的浓度。在一些发明实施例中,所述第一掺杂区,用于当所述绝缘栅双极型晶体管导通时,促进载流子向第二掺杂区移动;
和/或,
所述第一掺杂区,用于当所述绝缘栅双极型晶体管关断时,复合所述漂移区中的载流子。
下面以第一掺杂区和第二掺杂区的掺杂类型为施主掺杂,体区的掺杂类型为受主掺杂为例,具体说明绝缘栅双极型晶体管的工作过程。
给绝缘栅双极型晶体管的栅极加正向电压,电子从发射极区流出,流入漂移区,在体区第二部分靠近栅极区附近形成沟道,同时集电极区也会在正向电压的作用下向漂移区注入空穴,随着导通电流的增大,发射极区注入漂移区的电子浓度增大。为了维持漂移区的电中性,由集电极区注入到漂移区的空穴载流子浓度也会增大,使原本电阻值较高的漂移区内聚集了大量的电子和空穴导电载流子,增加了漂移区的电导率,降低了绝缘栅双极型晶体管的正向导通压降。
绝缘栅双极型晶体管在关断时,栅极电压由正值下降为零或负值,因此由发射极区向漂移区注入电子的路径被切断,绝缘栅双极型晶体管中电子电流迅速减小;而正向导通状态时存储在漂移区中的空穴却难以被快速抽取走,尤其是在体区第一部分与漂移区接触面附近,所述接触面附近的电子浓度低,当注入漂移区的空穴浓度较大时,所述接触面附近聚集的空穴会使得绝缘栅双极型晶体管在关断过程中拖尾电流存在时间较长,延长了绝缘栅双极型晶体管的关断时间,增大了器件的关断损耗。
下面以第一掺杂区和第二掺杂区的掺杂类型为受主掺杂,体区的掺杂类型为施主掺杂为例,说明绝缘栅双极型晶体管的工作过程。
给绝缘栅双极型晶体管的栅极加负向电压,空穴从发射极区流出,流入漂移区,在体区第二部分靠近栅极区附近形成沟道,同时集电极区也会在负向电压的作用下向漂移区注入电子,随着导通电流的增大,发射极区注入漂移区的空穴浓度增大。为了维持漂移区的电中性,由集电极区注入到漂移区的电子浓度也会增大,使原本电阻值较高的漂移区内聚集了大量的电子和空穴导电载流子,增加了漂移区的电导率,降低了绝缘栅双极型晶体管的导通压降。
绝缘栅双极型晶体管在关断时,栅极电压由负值变为零或正值,因此由发射极区向漂移区注入空穴的路径被切断,绝缘栅双极型晶体管中空穴电流迅速减小;而导通状态时存储在漂移区中的电子却难以被快速抽取走,尤其是在体区第一部分与漂移区接触面附近,所述接触面附近的空穴浓度低,当注入漂移区的电子浓度较大时,所述接触面附近聚集的电子会使得绝缘栅双极型晶体管在关断过程中拖尾电流存在时间较长,延长了绝缘栅双极型晶体管的关断时间,增大了器件的关断损耗。
为了实现较低导通压降和较低关断时间的折中,在本发明实施例通过在漂移区中设置掺杂类型相同的第一掺杂区和第二掺杂区,且第一掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度,可促进漂移区注入第一掺杂区的载流子向第二掺杂区移动,提高了导通时第二掺杂区中载流子浓度,保证了导电通路,减小了绝缘栅双极性晶体管的导通压降;并且,由于漂移区注入第一掺杂区的载流子会向第二掺杂区移动,减少了第一掺杂区与体区接触面附近关断时需要复合的载流子浓度,减少了关断时间,降低了关断损耗。
在一些发明实施例中,所述第一掺杂区可包括单个单一浓度掺杂区域或多个不同掺杂浓度的掺杂区域。
在本发明实施例中,当所述第一掺杂区包括多个不同掺杂浓度的掺杂区域时,多个不同掺杂浓度的掺杂区域可如图2所示,在平行于栅极区的方向上层叠设置;多个不同掺杂浓度的掺杂区域也可如图3所示,在垂直于栅极区的方向上依次设置。
在本发明实施例中,当第一掺杂区包括三个不同掺杂浓度的掺杂区域111、112、113,且三个不同掺杂浓度的掺杂区域如图2所示设置时,掺杂区域111的掺杂浓度大于掺杂区域112的掺杂浓度,掺杂区域112的掺杂浓度大于掺杂区域113的掺杂浓度。
在本发明实施例中,当第一掺杂区包括三个不同掺杂浓度的掺杂区域114、115、116,且三个不同掺杂浓度的掺杂区域如图3所示设置时,掺杂区域114的掺杂浓度大于掺杂区域115的掺杂浓度,掺杂区域115的掺杂浓度大于掺杂区域116的掺杂浓度。
如图4所示,在本发明实施例中,当第一掺杂区包括三个不同掺杂浓度的掺杂区域111、112、113,且三个不同掺杂浓度的掺杂区域如图2所示设置时,由于掺杂区域111的掺杂浓度大于第二掺杂区120的掺杂浓度,使得掺杂区域111的费米能级与导带底之间的距离,小于第二掺杂区120的费米能级与导带底之间的距离,在掺杂区域111与第二掺杂区120处于热平衡状态后,掺杂区域111与第二掺杂区120具有统一的费米能级,位于掺杂区域111价带顶附近的空穴的电势能高于位于第二掺杂区120价带顶附近的空穴,一方面,阻止了第二掺杂区120中的空穴向掺杂区域111运动,减少了掺杂区域111与体区第二部分210的界面处空穴的聚集数量,缩短了关断时间,降低了关断损耗;另一方面,促进了掺杂区域111中的空穴向第二掺杂区120移动,增加了第二掺杂区120中的空穴浓度,保证了导电通路,降低了导通压降。
在本发明实施例中,基于上述类似的原理,通过在第一掺杂区110中如图2所示设置掺杂浓度依次降低的掺杂区域111、掺杂区域112、掺杂区域113,可阻止空穴进入掺杂区域111,减少了在第一掺杂区与体区接触面附近的空穴数量,减少了关断时间和关断损耗,并促使进入第一掺杂区的空穴向第二掺杂区运动,增加了第二掺杂区中的空穴注入效率,保证了导电通路,降低了导通压降。
在本发明实施例中,通过在第一掺杂区110中如图3所示设置掺杂浓度依次降低的掺杂区域114、掺杂区域115、掺杂区域116,可促使进入第一掺杂区的空穴向第二掺杂区运动,增加了第二掺杂区中的空穴注入效率,保证了导电通路,降低了导通压降。
在另一些发明实施例中,所述第二掺杂区可包括单个单一浓度掺杂区域或多个不同掺杂浓度的掺杂区域。
在本发明实施例中,当第二掺杂区120包括多个不同掺杂浓度的掺杂区域时,所述多个不同掺杂浓度的掺杂区域可如图5所示,在垂直于栅极区40方向上依次层叠设置;所述多个不同掺杂浓度的掺杂区域也可如图6所示,在平行于栅极区40的方向上依次设置。
在本发明实施例中,当第二掺杂区包括如图5所示设置的三个不同掺杂浓度的掺杂区域121、掺杂区域122、掺杂区域123时,掺杂区域123的掺杂浓度大于掺杂区域122的掺杂浓度,掺杂区域122的掺杂浓度大于掺杂区域121的掺杂浓度。
在本发明实施例中,当第二掺杂区包括如图6所示设置的三个不同掺杂浓度的掺杂区域124、掺杂区域125、掺杂区域126时,掺杂区域126的掺杂浓度大于掺杂区域125的掺杂浓度,掺杂区域125的掺杂浓度大于掺杂区域124的掺杂浓度。
根据上述通过漂移区掺杂浓度影响漂移区中空穴运动的分析可知,通过在第二掺杂区120中设置掺杂浓度依次降低的掺杂区域123、掺杂区域122、掺杂区域121,或过在第二掺杂区120中设置掺杂浓度依次降低的掺杂区域126、掺杂区域125、掺杂区域124,可促使空穴从第一掺杂区向第二掺杂区运动,增加了第二掺杂区中的空穴注入效率,保证了导电通路,降低了导通压降,且降低了第一掺杂区中的空穴浓度,减少了关断时间和关断损耗。
为了便于在生产过程中分别准确控制第一掺杂区与第二掺杂区的掺杂浓度,第一掺杂区中多个不同掺杂浓度的掺杂区域体积相同,第二掺杂区中多个不同掺杂浓度的掺杂区域体积相同。
在一些发明实施例中,所述第一区域的掺杂浓度与所述第二区域的掺杂浓度的比值大于或等于10;
和/或,
所述第二区域的掺杂浓度与所述第二掺杂区的掺杂浓度的比值大于或等于10。
绝缘栅双极性晶体管在正向阻断时,主要依靠漂移区来承担正向阻断电压,漂移区的电阻率和厚度越大,器件的正向阻断电压越高,器件的耐压性能越好,但是也增大了器件的正向压降,因此需要折中考虑。当注入漂移区的载流子浓度大于其本身的掺杂浓度时,由于绝缘栅双极型晶体管内部的电导调制效果明显,使得绝缘栅双极型晶体管漂移区对器件的耐压和正向压降的影响较为折中。此外,较低掺杂浓度的漂移区能在更薄的厚度下,保持漂移区耐压能力不变。较高掺杂浓度的漂移区会减弱电导调制效应,无法保证导电通路,使得绝缘栅双极型晶体管无法正常工作。因此,为了获得耐压能力和导通压降的折中关系,漂移区中第一掺杂区和第二掺杂区的掺杂浓度不宜过高。
在漂移区中,通过设置第一掺杂区,可以改变注入漂移区中载流子的分布状况,减少聚集在第一掺杂区和体区接触面附近的载流子聚集,减少关断时间;通过设置第二掺杂区,使得漂移区的整体掺杂浓度不会过高,保证了耐压能力和导通压降的折中关系。
在一些发明实施例中,所述第一区域的掺杂浓度为1*1019cm-3至1*1020cm-3;所述第二区域的掺杂浓度为1*1018cm-3至1*1019cm-3
在本发明实施例中,可以通过调节第一掺杂区的第一区域和第二区域的体积比例、掺杂浓度大小等,进一步优化绝缘栅双极型晶体管的导通压降和关断时间。
在一些发明实施例中,所述第二掺杂区的掺杂浓度为1*1017cm-3至1*1018cm-3
在本发明实施例中,可以通过调节第一掺杂区、第二掺杂区的体积比例、掺杂浓度大小等,进一步优化绝缘栅双极型晶体管的导通压降和关断时间。
本发明实施例提供一种绝缘栅双极型晶体管的制作方法,包括:
形成包括掺杂类型相同的第一掺杂区和第二掺杂区的漂移区;其中,所述第一掺杂区的掺杂浓度大于所述第二掺杂区的掺杂浓度;
在所述第一掺杂区上方形成体区的第一部分,在所述第二掺杂区的上方形成所述体区的第二部分;其中,所述体区的掺杂类型与所述漂移区的掺杂类型不同;
在所述第一部分上方形成发射极区;
在所述第二部分上方形成栅极区。
在本发明实施例中,所述形成包括掺杂类型相同的第一掺杂区和第二掺杂区的漂移区的方法可包括:在半导体衬底的一个表面通过离子注入形成漂移区区,并通过注入不同浓度的离子,在漂移区形成第一掺杂区和第二掺杂区;其中,第一掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度。
在一些发明实施例中,所述形成包括掺杂类型相同的第一掺杂区和第二掺杂区的漂移区,包括:
形成多个不同掺杂浓度的掺杂区域,形成所述第一掺杂区;
和/或,
形成多个不同掺杂浓度的掺杂区域,形成所述第二掺杂区。
在一些发明实施例中,所述形成包括掺杂类型相同的第一掺杂区和第二掺杂区的漂移区,包括:
形成包括第一区域和第二区域的所述第一掺杂区;其中,所述第一区域位于所述第二区域上方,所述第一区域的掺杂浓度大于所述第二区域的掺杂浓度。
示例1
图7示出了一种绝缘栅双极型晶体管的结构示意图。所述绝缘栅双极型晶体管包括:集电极金属0,P+集电极区1,N-型主漂移区2,N+型掺杂区3,N型转移区4,P型体区5,N+发射极区6,发射极金属7,栅极层8,栅极金属9。其中,正号(+)表示掺杂浓度较高,负号(-)表示掺杂浓度较低。
在本示例中,通过离子注入的方法,在漂移区设置不同掺杂浓度的区域,即形成N型转移区,N-型主漂移区,N+型阻挡区,保证P型体区元胞下面部分的N型掺杂浓度高于靠近MOS沟道部分的N型掺杂浓度,能够在关断时有效增加漂移区中空穴的复合效率,减少关断时间,从而降低关断损耗。同时,该结构也促进了集电极区的空穴向栅极层运动,保证了导通的导电沟道,保证了较低的导通损耗。
在一些发明实施例中,所述绝缘栅双极型晶体管可为常规平面栅结构、沟槽栅结构、穿通结构(PT结构)、场终止-沟槽结构(FS-Trench结构)等。
以上所述,仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围。

Claims (9)

1.一种绝缘栅双极型晶体管,其特征在于,包括:
漂移区,所述漂移区包括掺杂类型相同的第一掺杂区和第二掺杂区;其中,所述第一掺杂区的掺杂浓度大于所述第二掺杂区的掺杂浓度;
体区,与所述漂移区的掺杂类型不同的所述体区包括第一部分和第二部分;
所述第一部分,位于所述第一掺杂区和发射极区之间,且与所述第一掺杂区接触;
所述第二部分,位于所述第二掺杂区和栅极区之间,且与所述第二掺杂区接触;
其中,所述第一掺杂区包括多个不同掺杂浓度的掺杂区域,沿着从所述发射极到所述第一部分的方向上,所述多个不同掺杂浓度的掺杂区域层叠设置,且掺杂浓度逐渐降低。
2.根据权利要求1所述的绝缘栅双极型晶体管,其特征在于,
所述第一掺杂区,用于当所述绝缘栅双极型晶体管导通时,促进载流子向第二掺杂区移动;
和/或,
所述第一掺杂区,用于当所述绝缘栅双极型晶体管关断时,复合所述漂移区中的载流子。
3.根据权利要求1所述的绝缘栅双极型晶体管,其特征在于,
所述第二掺杂区包括多个不同掺杂浓度的掺杂区域。
4.根据权利要求1所述的绝缘栅双极型晶体管,其特征在于,所述第一掺杂区包括第一区域和第二区域,所述第一区域位于所述第二区域上方;其中,
所述第一区域的掺杂浓度与所述第二区域的掺杂浓度的比值大于或等于10;和/或,
所述第二区域的掺杂浓度与所述第二掺杂区的掺杂浓度的比值大于或等于10。
5.根据权利要求4所述的绝缘栅双极型晶体管,其特征在于,
所述第一区域的掺杂浓度为1*1019cm-3至1*1020cm-3
所述第二区域的掺杂浓度为1*1018cm-3至1*1019cm-3
6.根据权利要求1至4任一项所述的绝缘栅双极型晶体管,其特征在于,
所述第二掺杂区的掺杂浓度为1*1017cm-3至1*1018cm-3
7.一种绝缘栅双极型晶体管的制作方法,其特征在于,包括:
形成包括掺杂类型相同的第一掺杂区和第二掺杂区的漂移区;其中,所述第一掺杂区的掺杂浓度大于所述第二掺杂区的掺杂浓度,所述第一掺杂区包括多个不同掺杂浓度的掺杂区域,沿着从上到下的方向,所述多个不同掺杂浓度的掺杂区域层叠设置,且掺杂浓度逐渐降低;
在所述第一掺杂区上方形成体区的第一部分,在所述第二掺杂区的上方形成所述体区的第二部分;其中,所述体区的掺杂类型与所述漂移区的掺杂类型不同;
在所述第一部分上方形成发射极区;
在所述第二部分上方形成栅极区。
8.根据权利要求7所述的制作方法,其特征在于,所述形成包括掺杂类型相同的第一掺杂区和第二掺杂区的漂移区,包括:
形成多个不同掺杂浓度的掺杂区域,形成所述第二掺杂区。
9.根据权利要求7所述的制作方法,其特征在于,所述形成包括掺杂类型相同的第一掺杂区和第二掺杂区的漂移区,包括:
形成包括第一区域和第二区域的所述第一掺杂区;其中,所述第一区域位于所述第二区域上方,所述第一区域的掺杂浓度大于所述第二区域的掺杂浓度。
CN201910691521.9A 2019-07-29 2019-07-29 绝缘栅双极型晶体管及其制作方法 Active CN112310205B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910691521.9A CN112310205B (zh) 2019-07-29 2019-07-29 绝缘栅双极型晶体管及其制作方法
PCT/CN2019/124843 WO2021017368A1 (zh) 2019-07-29 2019-12-12 绝缘栅双极型晶体管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910691521.9A CN112310205B (zh) 2019-07-29 2019-07-29 绝缘栅双极型晶体管及其制作方法

Publications (2)

Publication Number Publication Date
CN112310205A CN112310205A (zh) 2021-02-02
CN112310205B true CN112310205B (zh) 2022-04-19

Family

ID=74228819

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910691521.9A Active CN112310205B (zh) 2019-07-29 2019-07-29 绝缘栅双极型晶体管及其制作方法

Country Status (2)

Country Link
CN (1) CN112310205B (zh)
WO (1) WO2021017368A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184949A (zh) * 2011-05-09 2011-09-14 电子科技大学 一种深槽侧氧调制的平面型绝缘栅双极型晶体管
CN104701355A (zh) * 2013-12-04 2015-06-10 上海华虹宏力半导体制造有限公司 逆导型igbt半导体器件及制造方法
CN106104808A (zh) * 2014-03-20 2016-11-09 株式会社电装 半导体装置
CN107293579A (zh) * 2017-06-29 2017-10-24 四川大学 一种具有低导通压降的超结igbt
CN109192771A (zh) * 2018-08-29 2019-01-11 电子科技大学 一种电荷存储型绝缘栅双极型晶体管及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070181927A1 (en) * 2006-02-03 2007-08-09 Yedinak Joseph A Charge balance insulated gate bipolar transistor
US20080157117A1 (en) * 2006-12-28 2008-07-03 Mcnutt Ty R Insulated gate bipolar transistor with enhanced conductivity modulation
CN102110716B (zh) * 2010-12-29 2014-03-05 电子科技大学 槽型半导体功率器件
CN103477437B (zh) * 2011-02-23 2016-01-20 Abb技术有限公司 功率半导体装置
US9306045B2 (en) * 2013-11-19 2016-04-05 United Microelectronics Corp. Semiconductor power device
CN109219888B (zh) * 2016-12-08 2022-03-29 富士电机株式会社 半导体装置
CN107768433A (zh) * 2017-09-22 2018-03-06 广东美的制冷设备有限公司 绝缘栅双极晶体管及其制作方法、ipm模块、以及空调器
CN109065621B (zh) * 2018-08-29 2020-08-14 电子科技大学 一种绝缘栅双极晶体管及其制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184949A (zh) * 2011-05-09 2011-09-14 电子科技大学 一种深槽侧氧调制的平面型绝缘栅双极型晶体管
CN104701355A (zh) * 2013-12-04 2015-06-10 上海华虹宏力半导体制造有限公司 逆导型igbt半导体器件及制造方法
CN106104808A (zh) * 2014-03-20 2016-11-09 株式会社电装 半导体装置
CN107293579A (zh) * 2017-06-29 2017-10-24 四川大学 一种具有低导通压降的超结igbt
CN109192771A (zh) * 2018-08-29 2019-01-11 电子科技大学 一种电荷存储型绝缘栅双极型晶体管及其制备方法

Also Published As

Publication number Publication date
CN112310205A (zh) 2021-02-02
WO2021017368A1 (zh) 2021-02-04

Similar Documents

Publication Publication Date Title
US9082648B2 (en) Vertical insulated-gate turn-off device having a planar gate
US10418470B2 (en) Semiconductor device having IGBT portion and diode portion
EP2454756A2 (en) High breakdown voltage wide band-gap mos-gated bipolar junction transistors with avalanche capability
CN108365007B (zh) 绝缘栅双极型晶体管
CN108447905A (zh) 一种具有沟槽隔离栅极结构的超结igbt
US20150144994A1 (en) Power semiconductor device
US9252212B2 (en) Power semiconductor device
CN110504305B (zh) 一种具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件
CN112310205B (zh) 绝缘栅双极型晶体管及其制作方法
CN113690309B (zh) Ligbt、制备方法、智能功率模块、驱动电路及电器
US20150060999A1 (en) Power semiconductor device
CN110504315B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
CN108155228B (zh) 绝缘栅双极晶体管、ipm模块及空调器
CN107017282B (zh) 一种soi-ligbt器件及其制备方法
US9209287B2 (en) Power semiconductor device
CN112018172A (zh) 绝缘栅双极型晶体管、智能功率器件及电子产品
US10224404B2 (en) Insulated gate turn-off device with hole injector for faster turn off
CN113690310A (zh) Ligbt、制备方法、智能功率模块、驱动电路及电器
CN106601800A (zh) 一种沟槽绝缘栅双极型晶体管
CN112397580B (zh) 绝缘栅双极型晶体管及其制作方法
CN112310206A (zh) 绝缘栅双极晶体管及其制作方法
CN112331715B (zh) 绝缘栅双极型晶体管及其制作方法
US11610987B2 (en) NPNP layered MOS-gated trench device having lowered operating voltage
JP2009246037A (ja) 横型半導体装置
CN116207147A (zh) 具有降低的操作电压的npnp分层mos栅控沟槽装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant