CN106104808A - 半导体装置 - Google Patents

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Abstract

在具有SJ构造的半导体装置中，能够减少输出电容损失，并且抑制复原噪声和浪涌电压的增加。在第2导电型列区域(3)以及位于第2导电型列区域(3)上的半导体层(4)的至少某一方设置第1导电型区域(6)，该第1导电型区域(6)在第1电极(13)和第2电极(12)之间的电压为0时具有非耗尽层区域。并且，当第1电极(13)和第2电极(12)之间的电压为规定电压时，形成在第1导电型列区域(2)和第2导电型列区域(3)及第2导电型层(4)的界面的耗尽层(14)、以及形成在第1导电型区域(6)和该第1导电型区域(6)所形成的区域的界面之间的耗尽层(14)相连。

Description

半导体装置
本申请以2014年3月20日提交的日本专利申请2014-58060号及2014年12月18日提交的日本专利申请2014-256396号为基础，其记载内容援引于此。
技术领域
本发明涉及具有超结构造(以下称作SJ构造)的半导体装置，该超结构造配置有作为漂移区域的N型列区域和P型列区域。
背景技术
以往，提出了具有SJ构造的半导体装置，该SJ构造中，交替地反复配置作为漂移区域的N型列区域和P型列区域(例如参照专利文献1)。具体地说，在这样的半导体装置中，在SJ构造之上形成基底层，在基底层的表层部形成源极层。并且，形成有贯穿源极层及基底层而到达N型列区域的沟槽，在该沟槽依次形成有栅极绝缘膜及栅电极。
此外，在基底层上形成有与源极层及基底层电连接的源电极，在漏极层上形成有与漏极层电连接的漏电极。
另外，P型列区域及N型列区域的列宽相等且杂质浓度相等，维持电荷平衡。
现有技术文献
专利文献
专利文献1：日本特开2009-200300号公报
发明内容
但是，在上述半导体装置中，P型列区域与源极电位(基底层的电位)相等，所以漏极-源极之间的电容变大。因此，成为开关损失的输出电容损失可能会增加。
此外，在上述半导体装置中，二极管动作从导通状态变化为截止状态时，P型列区域及N型列区域中蓄积的载流子经由P型列区域从源电极急剧地排出，因而成为硬复原。因此，复原噪声和浪涌电压可能会增加。
本发明鉴于上述情况，其目的在于，在具有SJ构造的半导体装置中，减少输出电容损失，同时抑制复原噪声和浪涌电压的增加。
根据本发明的第一方式，半导体装置具备半导体基板，该半导体基板具备：半导体层，由第1导电型或第2导电型构成；第1导电型列区域，设置在半导体层上；第2导电型列区域，设置在半导体层上，与第1导电型列区域一起构成SJ构造；以及第2导电型层，设置在第1导电型列区域及第2导电型列区域上。半导体装置是在与半导体层电连接的第1电极和与第2导电型层电连接的第2电极之间流动的电流的半导体装置。
上述半导体装置还具有第1导电型区域，该第1导电型区域设置在第2导电型列区域以及位于第2导电型列区域上的半导体层的至少某一方。第1导电型区域在第1电极和第2电极之间的电压为0时具有非耗尽层区域，在第1电极和第2电极之间的电压为规定电压时，形成在第1导电型列区域和第2导电型列区域及第2导电型层的界面的耗尽层、以及在第1导电型区域和该第1导电型区域所设置的区域的界面之间形成的耗尽层相连。
由此，形成在第1导电型列区域和第2导电型列区域及第2导电型层的界面的耗尽层、以及形成在第1导电型区域和该第1导电型区域所设置的区域的界面之间的耗尽层相连，从而能够使第2导电型列区域成为漂浮状态。因此，能够减少漏极-源极之间的电容，能够减少输出电容损失。
此外，在第2导电型列区域以及位于第2导电型列区域上的半导体层的至少某一方设置第1导电型区域。因此，二极管动作从导通状态变化为截止状态而第1导电型列区域及第2导电型列区域内的载流子经由第2导电型列区域从第2电极排出时，第1导电型区域成为壁垒。因此，成为载流子缓慢地从第2电极排出的软复原，能够抑制复原噪声或浪涌电压增加。
根据本发明的第二形态，在第一形态的半导体装置中，在第1电极和第2电极之间的电压为0时，形成在第1导电型列区域和第2导电型列区域及第2导电型层的界面的耗尽层、以及形成在第1导电型区域和该第1导电型区域所设置的区域的界面之间的耗尽层相连。
由此，能够减少第1电极和第2电极之间的电压为0时、也就是在第1电极和第2电极之间不流动电流的截止状态时的漏极-源极之间的电容(参照图5)。因此，能够减小半导体装置完全耗尽时的漏极-源极之间的电容的变化量，能够抑制开关噪声或栅极误动作的产生。
根据本发明的第三形态，在第一或第二形态的半导体装置中，将第1导电型区域的每单位面积的电荷量设为2.0×10－8C/cm2以上(参照图9)。由此，能够大大地减少输出电容损失。
根据本发明的第四形态，在第一～第三形态的任一个的半导体装置中，将第1导电型区域的每单位面积的电荷量设为3.0×10－7C/cm2以下(参照图8)。由此，能够抑制耐压下降。
附图说明
本发明的上述目的及其他目的、特征和优点，通过参照附图进行的下面的详细说明而变得更加明确。
图1是本发明的第1实施方式中的半导体装置的截面图。
图2是表示半导体基板的深度方向上的剩余浓度的图。
图3A是表示图1所示的半导体装置的耗尽层的状态的图。
图3B是表示图1所示的半导体装置的耗尽层的状态的图。
图3C是表示图1所示的半导体装置的耗尽层的状态的图。
图3D是表示图1所示的半导体装置的耗尽层的状态的图。
图4A是表示比较例的半导体装置的耗尽层的状态的图。
图4B是表示比较例的半导体装置的耗尽层的状态的图。
图4C是表示比较例的半导体装置的耗尽层的状态的图。
图5是漏极-源极之间的电压和漏极-源极之间的电容的关系的模拟结果。
图6是N型区域的厚度和耐压的关系的模拟结果。
图7是表示N型区域的杂质浓度和耐压的关系的模拟结果。
图8是表示N型区域的每单位面积的电荷量和耐压的关系的模拟结果。
图9是表示N型区域的每单位面积的电荷量和输出电容损失的关系的模拟结果。
图10是表示N型区域的每单位面积的电荷量和输出电容损失的关系的模拟结果。
图11是本发明的第2实施方式中的半导体装置的截面图。
图12A是表示图11所示的半导体装置的耗尽层的状态的图。
图12B是表示图11所示的半导体装置的耗尽层的状态的图。
图12C是表示图11所示的半导体装置的耗尽层的状态的图。
图12D是表示图11所示的半导体装置的耗尽层的状态的图。
图13是表示漏极-源极之间的电压和漏极-源极之间的电容的关系的模拟结果。
图14是本发明的第3实施方式中的半导体装置的截面图。
图15是表示N型区域的宽度相对于P型列区域的宽度的比例和输出电容损失的关系的图。
图16是N型区域的宽度相对于P型列区域的宽度的比例为100％以上的半导体装置的截面图。
图17是表示N型区域的宽度相对于P型列区域的宽度的比例和输出电容损失的关系的图。
图18是表示N型区域的偏差和输出电容损失的关系的模拟结果。
图19是表示N型区域的偏差和耐压的关系的模拟结果。
图20是本发明的第4实施方式中的N型列区域、P型列区域及N型区域的俯视图。
图21是表示N型区域的长边方向的长度相对于P型列区域的长边方向的长度的比例和输出电容损失的关系的模拟结果。
图22是本发明的第5实施方式中的半导体装置的截面图。
图23是表示漏极-源极之间的电压和漏极-源极之间的电容的关系的模拟结果。
图24是本发明的第6实施方式中的半导体装置的截面图。
图25是表示漏极-源极之间的电压和漏极-源极之间的电容的关系的模拟结果。
图26是本发明的其他实施方式中的半导体装置的截面图。
图27A是本发明的其他实施方式中的N型列区域、P型列区域及N型区域的俯视图。
图27B是本发明的其他实施方式中的N型列区域、P型列区域及N型区域的俯视图。
图27C是本发明的其他实施方式中的N型列区域、P型列区域及N型区域的俯视图。
图27D是本发明的其他实施方式中的N型列区域、P型列区域及N型区域的俯视图。
具体实施方式
以下基于附图说明本发明的实施方式。另外，在以下的各实施方式中，对于彼此相同或均等的部分附加同一符号而进行说明。
(第1实施方式)
参照附图说明本发明的第1实施方式。在本实施方式中，列举出形成有槽栅型的纵型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)的半导体装置来进行说明。
如图1所示，在半导体装置中，在由硅基板等构成的N+型的漏极层1上，作为漂移区域的N型列区域2及P型列区域3构成SJ构造。在本实施方式中，这些N型列区域2及P型列区域3在与漏极层1的面方向平行的一个方向(图1中纸面垂直方向)上延伸设置，并且在与该一个方向正交的方向(图1中纸面左右方向)上交替地排列。并且，在SJ构造上形成有P+型的基底层4而构成半导体基板5。
另外，关于N型列区域2及P型列区域3，如果将N型列区域2及P型列区域3的排列方向设为宽度方向，则列宽彼此相等，并且杂质浓度彼此相等。虽然没有特别限定，在本实施方式中设列宽为3μm(列间距为6μm)、杂质浓度为8.0×1015cm－3。此外，N型列区域2、P型列区域3、基底层4由硅等构成。
此外，在P型列区域3形成有N型区域6。在本实施方式中，N型区域6形成在P型列区域3的表层部的整个面。另外，在图1中，仅图示了1个P型列区域3，但实际上P型列区域3形成有多个。并且，N型区域6形成在任意的P型列区域3。即，N型列区域6可以形成在多个P型列区域3的全部，也可以仅形成在多个P型列区域3中的仅一个。即，形成有N型区域6的P型列区域3的数量可以适当变更。此外，关于N型区域6的具体的每单位面积的电荷量留待后述。
在基底层4的表层部形成有比N型列区域2更高杂质浓度的N+型的源极层7。另外，虽然没有特别图示，也可以在基底层4的表层部形成有比该基底层4更高杂质浓度的P+型的接触层。
此外，以贯穿源极层7及基底层4而到达N型列区域2的方式形成有沟槽8。在本实施方式中，沟槽8以N型列区域2及P型列区域3的延伸设置方向(图1中纸面垂直方向)作为长边方向而等间隔地排列形成有多条。
并且，以覆盖沟槽8的表面的方式形成有栅极绝缘膜9，在该栅极绝缘膜9的表面，以嵌入沟槽8的方式形成由掺Poly-Si等构成的栅电极10。像这样构成槽栅构造。
此外，在槽栅构造及基底层4上以覆盖栅电极10的方式形成有层间绝缘膜11，在该层间绝缘膜11上形成有源电极12。并且，该源电极12穿过形成于层间绝缘膜11的接触孔11a而与源极层7及基底层4(接触层)电连接。另一方面，在漏极层1中的与SJ构造相反的一侧，形成有与漏极层1电连接的漏电极13。
以上是本实施方式中的半导体装置的构造。另外，在本实施方式中，N型相当于第1导电型，P型相当于第2导电型。此外，漏极层1相当于半导体层，N型列区域2相当于第1导电型列区域，P型列区域3相当于第2导电型列区域，基底层4相当于第2导电型层，N型区域6相当于第1导电型区域。此外，源电极12相当于第2电极，漏电极13相当于第1电极。
在这样的半导体装置中，基本上，不向栅电极10施加栅极电压时，在与沟槽8相接的部分的基底层4不形成沟道。此外，向栅电极10施加规定的栅极电压时，在与沟槽8相接的部分的基底层4形成导电型反转的沟道，在源电极12和漏电极13之间经由沟道流动电流。
接下来，参照图2说明本实施方式的半导体装置中的半导体基板5的电荷平衡。
如上述那样，N型列区域2和P型列区域3各自的列宽相等，并且各自的杂质浓度相等。因此，如图2所示，半导体基板5的剩余浓度在厚度(深度)方向上，在形成有基底层4的部分成为富P的状态。此外，在SJ构造中的形成有N型区域6的部分成为富N的状态，在SJ构造中的未形成N型区域6的部分，电荷平衡相等。此外，在形成有漏极层1的部分成为富N的状态。
在这样的半导体装置中，如图3A所示，漏极-源极之间的电压为0V(截止状态)的情况下，耗尽层14形成在基底层4和N型列区域2及N型区域6的PN接合面、N型列区域2和P型列区域3的PN接合面、P型列区域3和N型区域6的PN接合面。即，在本实施方式中，漏极-源极之间的电压为0V的情况下，通过耗尽层14而基底层4和P型列区域3被分断，P型列区域3成为漂浮状态。
这时，例如形成在基底层4和N型列区域2的PN接合面的耗尽层14、以及形成在基底层4和N型区域6的PN接合面的耗尽层14相连，形成在N型列区域2和P型列区域3的PN接合面的耗尽层14、以及形成在P型列区域3和N型区域6的PN接合面的耗尽层14相连。
此外，向漏极-源极之间施加低电压时，基底层4成为源极电位，N型列区域2及N型区域6成为漏极电位。因此，如图3B所示，形成在基底层4和N型列区域2及N型区域6的PN接合面的耗尽层14扩大，N型区域6被该耗尽层14覆盖。此外，形成在基底层4和N型列区域2及N型区域6的PN接合面的耗尽层14、以及形成在N型列区域2和P型列区域3的PN接合面的耗尽层14一体化。另外，在图3B的状态下，形成在N型列区域2和P型列区域3的PN接合面的耗尽层14几乎不变化。
接下来，如果漏极-源极之间的电压变高，则如图3C所示，形成在N型列区域2和P型列区域3的PN接合面的耗尽层14扩大。另外，这时，P型列区域3从漂浮状态变成比源极电位更高的电位状态，不再与源极电位相等。并且，如果漏极-源极之间的电压进一步变高，则如图3D所示，耗尽层14完全覆盖P型列区域3而半导体装置完全耗尽。
与此相对，作为比较例，在P型列区域3不具备N型区域6的以往的半导体装置中，如图4A所示，漏极-源极之间的电压为0V(截止状态)的情况下，耗尽层14沿着N型列区域2和P型列区域3的PN接合面形成。另外，P型列区域3与基底层4的电位相等。并且，向漏极-源极之间施加低电压时，如图4B所示，沿着N型列区域2和P型列区域3的PN接合面形成的耗尽层14扩大。接着，如果漏极-源极之间的电压进一步变高，则如图4C所示，耗尽层14完全覆盖P型列区域3而半导体装置完全耗尽。
像这样，在本实施方式的半导体装置中，在截止状态下，能够使P型列区域3成为漂浮状态。因此，如图5所示，能够减少漏极-源极之间的电压为0V(截止)时的漏极-源极之间的电容。因此，能够减少输出电容损失。另外，在本实施方式中，漏极-源极之间的电压为0V的情况相当于第1电极和第2电极之间为规定电压时。
此外，由于能够减少漏极-源极之间的电压为0V时的漏极-源极之间的电容，所以如图5中箭头A、B所示，能够减小半导体装置完全耗尽时的漏极-源极之间的电容的变化量。因此，能够抑制开关噪声和栅极误动作。另外，图5是将栅极-源极之间的电压设为0V、将频率设为1MHz时的模拟结果。
此外，在这样的半导体装置中，N型区域6的电荷量对耐压产生影响。即，如图6所示，如果N型区域6的厚度变厚则耐压下降。具体地说，N型区域6的杂质浓度为1.0×1016cm－3的情况下，如果厚度比1μm更厚，则耐压开始下降。此外，在N型区域6的杂质浓度为2.0×1016cm－3及3.0×1016cm－3的情况下，如果厚度比0.6μm更厚，则耐压开始下降。
此外，如图7所示，如果N型区域6的杂质浓度变高，则耐压下降。具体地说，N型区域6的厚度为0.5μm的情况下，如果杂质浓度比
3.0×1016cm－3更大，则耐压开始下降。此外，N型区域6的厚度为1μm及2μ的情况下，如果杂质浓度比1.0×1016cm－3更大，则耐压开始下降。
像这样，N型区域6的电荷量(厚度及杂质浓度)对耐压产生影响。在此，如果将N型区域6的每单位面积的电荷量定义为杂质浓度×厚度×电荷，则每单位面积的电荷量和耐压的关系如下那样。即，如图8所示，在N型区域6，每单位面积的电荷量大于1.2×10－7C/cm2时，耐压开始下降。并且，每单位面积的电荷量大于3.0×10－7C/cm2时，耐压几乎不变化。每单位面积的电荷量大于3.0×10－7C/cm2时耐压几乎不变化的原因是，每单位面积的电荷量过多而N型区域6不再耗尽，所以形成在基底层4和N型区域6的PN接合面的耗尽层14不到达P型列区域3，耐压降低到最大限度。
另外，在图8中，图示了N型区域6的杂质浓度为1.0～3.0×1016cm－3的情况，但即使N型区域6的杂质浓度变化，耐压开始降低的每单位面积的电荷量和耐压成为最小的每单位面积的电荷量也几乎不变。
因此，在N型区域6，每单位面积的电荷量为3.0×10－7C/cm2以下，更优选为1.2×10－7C/cm2以下。
此外，在N型区域6，如果每单位面积的电荷量过低，则即使漏极-源极之间的电压为0V时，也会由于内置电位而完全耗尽，所以P型列区域3成为源极电位。即，在N型区域6，如果每单位面积的电荷量过低，则即使漏极-源极之间的电压为0V时，N型区域6内也不存在未耗尽的非耗尽层区域，P型列区域3不会成为漂浮状态。因此，即使形成了N型区域6，输出电容损失也不易减少。因此，N型区域6设为在漏极-源极之间的电压为0V时具有非耗尽层区域的每单位面积的电荷量。具体地说，如图9所示，N型区域6在每单位面积的电荷量为2.0×10－8C/cm2以上的情况下输出电容损失减少，所以每单位面积的电荷量设为2.0×10－8C/cm2以上。
另外，在图9中图示了N型区域6的杂质浓度为1.0～3.0×1016cm－3的情况，但即使N型区域6的杂质浓度变化，输出电容损失开始减少的每单位面积的电荷量也几乎不变。此外，图9是将漏极-源极之间的电压设为400V时的模拟结果。
根据以上说明，在本实施方式的N型区域6，每单位面积的电荷量设为2.0×10－8C/cm2以上且3.0×10－7C/cm2以下。
另外，上述那样的半导体装置，N型列区域2及P型列区域3的深度(半导体基板5的厚度)根据所要求的耐压(使用用途)而适当变更。但是，如图10所示，当N型区域6的每单位面积的电荷量成为2.0×10－8C/cm2以上时，输出电容损失与要求的耐压无关而减少。即，N型区域6的每单位面积的电荷量不依赖于N型列区域2及P型列区域3的深度。
如以上说明，在本实施方式中，在P型列区域3形成有N型区域6，当漏极-源极之间的电压为0V时，能够使P型列区域3成为漂浮状态。因此，能够减少漏极-源极之间的电容，能够减少输出电容损失。
此外，由于能够减少漏极-源极之间的电压为0V时的漏极-源极之间的电容，所以能够减小半导体装置完全耗尽时的漏极-源极之间的电容的变化量。因此，能够抑制开关噪声和栅极误动作的发生。
进而，由于在P型列区域3形成N型区域6，所以二极管动作从导通状态变化为截止状态而N型列区域2及P型列区域3内的载流子经由P型列区域3被排出到源电极12时，N型区域6成为壁垒。因此，成为载流子缓慢地排出到源电极12的软复原，能够抑制复原噪声和浪涌电压增加。
此外，在N型区域6，每单位面积的电荷量设为2.0×10－8C/cm2以上。因此，能够可靠地得到输出电容损失的效果。
进而，在N型区域6，每单位面积的电荷量设为3.0×10－7C/cm2以下。因此，能够抑制耐压下降。
(第2实施方式)
说明本发明的第2实施方式。本实施方式与第1实施方式相比，将N型区域6形成在基底层4，其他与第1实施方式相同，在此省略说明。
在本实施方式中，如图11所示，N型区域6形成在基底层4之中的位于P型列区域3上的部分。另外，N型区域6设置为，宽度(图11中纸面左右方向的长度)为2μm、厚度为1μm、杂质浓度为2.0×1016cm－3。
在这样的半导体装置中，如图12A所示，漏极-源极之间的电压为0V(截止状态)的情况下，形成在N型列区域2和P型列区域3及基底层4的PN接合面的耗尽层14、以及形成在N型区域6和P型列区域3及基底层4的PN接合面的耗尽层14不相连。即，P型列区域3与基底层4的电位相等。并且，如图12B所示，向漏极-源极之间施加规定电压时，形成在N型列区域2和P型列区域3及基底层4的PN接合面的耗尽层14、以及形成在N型区域6和P型列区域3及基底层4的PN接合面的耗尽层14相连。因此，基底层4和P型列区域3被分断而P型列区域3成为漂浮状态。
并且，如图12C所示，如果漏极-源极之间的电压变高，则N型区域6被该耗尽层14覆盖。进而，如图12D所示，如果漏极-源极之间的电压进一步变高，则耗尽层14完全覆盖P型列区域3而半导体装置完全耗尽。
由此，如图13所示，漏极-源极之间的电压为0V的情况下，P型列区域3与基底层4的电位相等，所以漏极-源极之间的电容与以往的半导体装置相同。但是，向漏极-源极之间施加规定电压时，形成在N型列区域2和P型列区域3及基底层4的PN接合面的耗尽层14、以及形成在N型区域6和P型列区域3及基底层4的PN接合面的耗尽层14相连。并且，P型列区域3成为漂浮状态(参照图12B)。因此，在该状态下，能够减少漏极-源极之间的电容，能够降低输出电容损失。另外，图13是将栅极-源极之间的电压设为0V、将频率设为1MHz时的模拟结果。
此外，通过在基底层4形成N型区域6，与在P型列区域3形成N型区域6的情况相比，能够抑制在P型列区域3产生电场集中，能够提高耐压。
进而，在本实施方式中，在漏极-源极之间的电压为0V的情况下，P型列区域3与基底层4的电位相等，能够抑制导通电阻变高。
并且，像这样将N型区域6形成在基底层4的情况下，也与上述第1实施方式同样，通过将每单位面积的电荷量设为2.0×10－8C/cm2以上，能够可靠地得到输出电容损失的效果。此外，通过将每单位面积的电荷量设为3.0×10－7C/cm2以下，能够抑制耐压下降。
此外，上面说明了在基底层4形成N型区域6且漏极-源极之间的电压为0V(截止状态)的情况下，形成在N型列区域2和P型列区域3及基底层4的PN接合面的耗尽层14、以及形成在N型区域6和P型列区域3及基底层4的PN接合面的耗尽层14不相连。但是，即使在基底层4形成N型区域6的情况下，也可以通过适当调整N型区域6的宽度等，在漏极-源极之间的电压为0V(截止状态)的情况下，形成在N型列区域2和P型列区域3及基底层4的PN接合面的耗尽层14、以及形成在N型区域6和P型列区域3及基底层4的PN接合面的耗尽层14相连。这种情况下，与上述第1实施方式同样，能够减少漏极-源极之间的电压为0V(截止状态)时的漏极-源极之间的电容，所以能够抑制开关噪声和栅极误动作的发生。
(第3实施方式)
说明本发明的第3实施方式。本实施方式与第1实施方式相比，变更了N型区域6的宽度，其他与第1实施方式相同，在此省略说明。
在本实施方式中，如图14所示，N型区域6不形成在P型列区域3的表层部的整个面，而是形成在P型列区域3的表层部的一部分。具体地说，N型区域6的宽度(图14中纸面左右方向的长度)设为1.5μm，以中心与P型列区域3的中心一致的方式形成在P型列区域3的中央部。即，N型区域6的宽度设为P型列区域3的宽度的50％的长度。并且，P型列区域3成为与基底层4相连的状态而与该基底层4电连接。
像这样，即使是没有在P型列区域3的表层部的整个面形成N型区域6的半导体装置，也与上述第2实施方式同样，在向漏极-源极之间施加规定电压时P型列区域3成为漂浮状态，从而能够减少输出电容损失(参照图15)。
另外，图15是将N型区域6的厚度设为1μm、将杂质浓度设为
1.0×1016cm－3、2.0×1016cm－3、将漏极-源极之间的电压设为400V时的模拟结果。此外，图15中的N型区域6的宽度相对于P型列区域3的宽度的比例为0％意味着在P型列区域3未形成N型区域6。并且，图15中的N型区域6的宽度相对于P型列区域3的比例为100％以上指的是，如图16所示，N型区域6从P型列区域3向N型列区域2突出地形成的情况。例如，图15中的N型区域6的宽度相对于P型列区域3的宽度的比例为200％指的是，N型列区域2及P型列区域3的表层部的整个面被N型区域6覆盖的状态。像这样，在N型列区域2及P型列区域3的表层部的整个面被N型区域6覆盖的半导体装置的情况下，例如如下那样制造：形成N型列区域2及P型列区域3，对N型列区域2及P型列区域3的与漏极层1侧相反一侧的表面的整个面进行离子注入或热处理而形成N型区域6之后，形成沟槽8或栅电极10等。此外，这样的半导体装置也可以是，形成N型列区域2及P型列区域3，先形成沟槽8，然后对N型列区域2及P型列区域3的与漏极层1侧相反一侧的表面的整个面进行离子注入或热处理而形成N型区域6之后，再形成栅电极10等。此外，如图15所示，N型区域6即使从P型列区域3一直形成到N型列区域2，也能够减少输出电容损失。
此外，在本实施方式中，采用了N型列区域2和P型列区域3的宽度相等的半导体装置，但是N型列区域3的宽度相对于P型列区域3的宽度的比例为3以下的情况下，优选为N型区域6的宽度相对于P型列区域3的宽度的比例为33％(0.33)以上。这是因为，如图17所示，N型列区域2的宽度相对于P型列区域3的宽度的比例为3以下的情况下，如果N型区域6的宽度相对于P型列区域3的宽度的比例为33％以上，则输出电容损失急剧降低。此外，P型列区域3的宽度和N型列区域2的宽度相等的情况、即N型列区域2的宽度相对于P型列区域3的宽度的比例为1的情况下，如果N型区域6的宽度相对于P型列区域3的宽度的比例为10％(0.1)以上，则能够急剧降低输出电容损失。
另外，本实施方式也与上述第1实施方式同样，形成有N型列区域6的P型列区域3的数量可以适当变更，形成有N型列区域6的P型列区域3和该N型区域6的关系如上述那样即可。此外，图17是将N型区域6的厚度设为1μm、将杂质浓度设为2.0×1016cm－3、将漏极-源极之间的电压设为400V时的模拟结果。
并且，与上述第2实施方式同样，漏极-源极之间的电压为0V的情况下，P型列区域3与基底层4的电位相等，所以能够抑制导通电阻变高。
另外，上面说明了N型区域6没有形成在P型列区域3的表层部的整个面、N型区域6形成在P型列区域3的中央部的构造。但是，由于形成N型区域6时的准直偏差等，N型区域6和P型列区域3的中心也可以偏离。
例如，如果将P型列区域3的中心和N型区域6的中心的偏离作为偏差，则如图18所示，即使N型区域6的中心和P型列区域3的中心偏离，输出电容损失也几乎不变化。同样，如图19所示，即使N型区域6的中心和P型列区域3的中心偏离，耐压也几乎不变化。
另外，图18及图19是将N型区域6的厚度设为1μm、将N型区域6的宽度设为1.5μm(P型列区域3的宽度的50％的宽度)、将杂质浓度设为2.0×1016cm－3时的模拟结果。此外，在图18中，将漏极-源极之间的电压设为400V。
(第4实施方式)
说明本发明的第4实施方式。本实施方式与第3实施方式相比，变更了N型区域6在长边方向上的长度，其他与第3实施方式相同，在此省略说明。
在本实施方式中，如图20所示，N型区域6的宽度与P型列区域3的宽度相等，但是长边方向(P型列区域3的延伸设置方向)的长度比P型列区域3在长边方向上的长度更短。在本实施方式中，N型区域6的长边方向的中心与P型列区域3中的长边方向的中心一致，长边方向的长度是P型列区域3在长边方向上的长度的33％的长度。并且，P型列区域3成为与基底层4相连的状态而与该基底层4电连接。另外，在本实施方式中，N型列区域2及P型列区域3的长边方向相当于一个方向。
像这样，即使是N型区域6在长边方向上的长度比P型列区域3在长边方向上的长度更短的半导体装置，也与上述第3实施方式同样，能够减少输出电容损失(参照图21)。
此外，在本实施方式中，采用了N型列区域2和P型列区域3的宽度相等的半导体装置，但是在N型列区域3的宽度相对于P型列区域3的宽度的比例为3以下的情况下，优选为N型区域6在长边方向上的长度相对于P型列区域3在长边方向上的长度的比例设为33％(0.33)以上。如图21所示，N型列区域2在长边方向上的长度相对于P型列区域3在长边方向上的长度的比例为3以下的情况下，如果N型区域6在长边方向上的长度相对于P型列区域3在长边方向上的长度的比例为33％以上，则能够急剧降低输出电容损失。此外，P型列区域3的宽度和N型列区域2的宽度相等的情况、即N型列区域2的宽度相对于P型列区域3的宽度的比例为1的情况下，如果N型区域6在长边方向上的长度相对于P型列区域3在长边方向上的长度的比例为18％(0.18)以上，则能够急剧降低输出电容损失。
另外，在本实施方式中，与上述第1实施方式同样，形成有N型列区域6的P型列区域3的数量能够适当变更，形成有N型列区域6的P型列区域3和该N型区域6的关系如上述那样即可。此外，图21是将N型区域6的厚度设为1μm、将杂质浓度设为3.0×1016cm－3、将漏极-源极之间的电压设为400V时的模拟结果。并且，N型区域6在长边方向上的长度相对于图21中的P型列区域3在长边方向上的长度的比例为0％意味着在P型列区域3不形成N型区域6。
此外，如图21所示，例如在N型列区域2的宽度相对于P型列区域3的宽度的比例为1的情况下，如果N型区域6在长边方向上的长度相对于P型列区域3在长边方向上的长度的比例成为50％以上，则输出电容损失增加。这是因为，通过提高N型区域6的覆盖率，电荷量增加而N型区域6完全耗尽的电压值变高。因此，优选为根据用途来适当地变更N型区域6在长边方向上的长度相对于P型列区域3在长边方向上的长度的比例。
另外，上面说明了N型区域6和P型列区域3的中心一致的情况，但是N型区域6和P型列区域3的中心也可以偏离。
(第5实施方式)
说明本发明的第5实施方式。本实施方式与第1实施方式相比，变更了形成N型区域6的部分，其他与第1实施方式相同，在此省略说明。
在本实施方式中，如图22所示，N型区域6在P型列区域3的深度方向上形成在表层部和底部之间。具体地说，N型区域6从P型列区域3和基底层4的界面(PN接合面)形成到10μm的深度。
像这样，通过变更形成N型区域6的场所，能够适当变更半导体装置完全耗尽时的漏极-源极之间的电压，所以能够提高与外部设备的连接条件等的自由度。
即，上述半导体装置例如与作为调整开关速度的外部设备的外部电容器(缓冲电容器)同时使用，但是如果漏极-源极之间的电容变化大的部分与外部电容器的电容一致，则容易产生噪声。即，如图23所示，在未形成N型区域6的情况和N型区域6形成在表层部的情况下(N型区域6的深度为0μm)，漏极-源极之间的电容急剧变化的部分(半导体装置完全耗尽的部分)和外部电容器的电容一致，所以容易产生噪声。与此相对，N型区域6的深度为10μm的情况下，漏极-源极之间的电容平缓地变化的部分与外部电容器的电容一致，所以能够抑制噪声的产生。
另外，在图23中，N型区域6的深度指的是距离P型列区域3和基底层4的界面的深度，N型区域6的深度为0μm指的是N型区域6形成在P型列区域3的表层部。此外，图23是将N型区域6的厚度设为1μm、将杂质浓度设为2.0×1016cm－3时的模拟结果。
(第6实施方式)
说明本发明的第6实施方式。本实施方式与第5实施方式相比，形成有多个N型区域6，其他与第5实施方式相同，在此省略说明。
在本实施方式中，如图24所示，N型区域6在P型列区域3形成有多个。具体地说，N型区域6形成在P型列区域3之中的表层部，并且形成在距离P型列区域3和基底层4的界面的深度为10μm的部分。
由此，如图25所示，N型区域6形成在P型列区域3的表层部，所以能够减少漏极-源极之间的电容。此外，N型区域6形成在距离P型列区域3和基底层4的界面的深度为10μm的部分，所以能够变更半导体装置完全耗尽时的漏极-源极之间的电压。
即，通过在P型列区域3的深度方向上形成多个N型区域6，能够得到在各部分具有所形成的特性的半导体装置。
另外，上面说明了在P型列区域3形成多个N型区域6的例子，但也可以在基底层6形成多个N型区域6的一部分。
(其他实施方式)
本发明不限于上述的实施方式，也可以适当变更。
例如，在上述各实施方式中，说明了第1导电型为N型、第2导电型为P型的情况，但是对于第1导电型为P型、第2导电型为N型的半导体装置也能够应用本发明。即，对于将上述各实施方式中说明的各部的导电型反转的构造也能够应用本发明。
例如，作为一个实施方式，半导体装置具有半导体基板5，该半导体基板5具备：半导体层1，由第1导电型或第2导电型构成；第1导电型列区域2，设置在半导体层1上；第2导电型列区域3，设置在半导体层上，与第1导电型列区域2一起构成SJ构造；以及第2导电型层4，设置在第1导电型列区域2及第2导电型列区域3上。在半导体装置中，在与半导体层1电连接的第1电极13和与第2导电型层4电连接的第2电极12之间流动电流。
上述半导体装置还具有第1导电型区域6，该第1导电型区域6设置在第2导电型列区域3以及位于第2导电型列区域3上的半导体层的至少某一方。第1导电型区域6在第1电极13和第2电极12之间的电压为0时具有非耗尽层区域，在第1电极13和第2电极12之间的电压为规定电压时，形成在第1导电型列区域2和第2导电型列区域3及第2导电型层4的界面的耗尽层14、以及形成在第1导电型区域6和该第1导电型区域6所设置的区域的界面之间的耗尽层14相连。
由此，形成在第1导电型列区域2和第2导电型列区域3及第2导电型层4的界面的耗尽层14、以及形成在第1导电型区域6和该第1导电型区域6所设置的区域的界面之间的耗尽层14相连，从而能够使第2导电型列区域3成为漂浮状态。因此，能够减少漏极-源极之间的电容，减少输出电容损失。
此外，在第2导电型列区域3以及位于第2导电型列区域3上的半导体层的至少某一方设置有第1导电型区域6。因此，二极管动作从导通状态变化为截止状态而第1导电型列区域2及第2导电型列区域3内的载流子经由第2导电型列区域3排出到第2电极12时，第1导电型区域6成为壁垒。因此，成为载流子缓慢地排出到第2电极12的软复原，能够抑制复原噪声或浪涌电压增加。
在上述半导体装置中，也可以是，当第1电极13和第2电极12之间的电压为0时，形成在第1导电型列区域2和第2导电型列区域3及第2导电型层4的界面的耗尽层14、以及形成在第1导电型区域6和该第1导电型区域6所设置的区域的界面之间的耗尽层14相连。
由此，能够减少第1电极13和第2电极12之间的电压为0时、即第1电极13和第2电极12之间不流动电流的截止状态时的漏极-源极之间的电容。因此，能够减小半导体装置完全耗尽时的漏极-源极之间的电容的变化量，抑制开关噪声和栅极误动作的发生。
在上述半导体装置中，能够使第1导电型区域6的每单位面积的电荷量成为2.0×10－8C/cm2以上。由此，能够大大地减少输出电容损失。
在上述半导体装置中，能够使第1导电型区域的每单位面积的电荷量成为3.0×10－7C/cm2以下。由此，能够抑制耐压下降。此外，上述各实施方式中说明的半导体装置的构成只是一例，不限于上述说明的构造，也可以采用能够实现本发明的其他构造。例如，沟槽8也可以不沿着N型列区域2及P型列区域3的排列方向延伸设置。即，沟槽8也能够以横穿N型列区域2及P型列区域3的方式形成。
此外，半导体元件不限于MOSFET，也可以是二极管等。此外，也可以取代N型的漏极层1，而采用具有P型的集电层的半导体装置。即，半导体元件也可以是IGBT(InsulatedGate Bipolar Transistor)。进而，栅极构造也可以不是槽栅型，而是平板型。此外，SJ构造也可以不是上述的条纹状，而是点状。进而，也可以采用形成有横型MOSFET的半导体装置。并且，作为漏极层1，也可以取代硅基板而使用氮化镓基板、碳化硅基板、钻石基板等。此外，N型列区域2、P型列区域3、基底层4也可以取代硅而由氮化镓、碳化硅、钻石等构成。
进而，在上述各实施方式中，也可以采用在邻接的P型列区域3的仅一方形成N型区域6的半导体装置。即，N型区域6也可以形成为所谓的间隔状。
并且，在上述各实施方式中，基底层4也利用在N型列区域2及P型列区域3的表层部相互分离地形成多个。
进而，N型区域6的形状没有特别限定。例如，也可以如图26所示，N型区域6是沿着P型列区域3的深度方向而宽度变窄的锥台形状。
此外，如图27A所示，N型区域6形成在P型列区域3内的情况下，也可以形成为，在平面形状中，从沿着长边方向邻接的N型列区域2的一方离开的锥台形状。并且，如图27B所示，N型区域6形成在P型列区域3内的情况下，也可以形成为，在平面形状中，从沿着长边方向邻接的N型列区域2的双方离开的锥台形状。进而，如图27C所示，N型区域6也可以形成为在平面形状中遍及N型列区域2及P型列区域3的锥台形状。此外，如图27D所示，N型区域6也可以形成为，在平面形状中零散地形成在P型列区域3内。
以上基于实施例说明了本发明，但是本发明不限于该实施例和构造。本发明包含各种变形例和均等范围内的变形。此外，各种组合、以及包含仅一个要素或更多更少的要素的其他组合也包含在本发明的范围和思想范围内。

Claims (13)

1.一种半导体装置，具有半导体基板(5)，
所述半导体基板(5)具备：
半导体层(1)，由第1导电型或第2导电型构成；
第1导电型列区域(2)，设置在所述半导体层上；
第2导电型列区域(3)，设置在所述半导体层上，与所述第1导电型列区域一起构成超结构造；以及
第2导电型层(4)，设置在所述第1导电型列区域及所述第2导电型列区域上，
在与所述半导体层电连接的第1电极(13)和与所述第2导电型层电连接的第2电极(12)之间流动电流，
所述半导体装置还具备第1导电型区域(6)，该第1导电型区域(6)设置在所述第2导电型列区域以及位于所述第2导电型列区域上的半导体层的至少某一方，
所述第1导电型区域在所述第1电极和所述第2电极之间的电压为0时具有非耗尽层区域，
当所述第1电极和所述第2电极之间的电压为规定电压时，形成在所述第1导电型列区域和所述第2导电型列区域及所述第2导电型层的界面的耗尽层(14)、以及形成在所述第1导电型区域和该第1导电型区域所形成的区域的界面之间的耗尽层(14)相连。
2.如权利要求1所述的半导体装置，
当所述第1电极和所述第2电极之间的电压为0时，形成在所述第1导电型列区域和所述第2导电型列区域及所述第2导电型层的界面的耗尽层、以及形成在所述第1导电型区域和该第1导电型区域所形成的区域的界面之间的耗尽层相连。
3.如权利要求1或2所述的半导体装置，
所述第1导电型区域，每单位面积的电荷量为2.0×10－8C/cm2以上。
4.如权利要求1～3中任一项所述的半导体装置，
所述第1导电型区域，每单位面积的电荷量为3.0×10－7C/cm2以下。
5.如权利要求1～4中任一项所述的半导体装置，
所述第1导电型区域，在所述半导体基板的面方向上形成在所述第2导电型列区域的整个面。
6.如权利要求1～4中任一项所述的半导体装置，
所述第1导电型区域，在所述半导体基板的面方向上设置在所述第2导电型列区域的一部分，
所述第2导电型列区域与所述第2导电型层相连。
7.如权利要求6所述的半导体装置，
所述第1导电型列区域及所述第2导电型列区域在与所述半导体层的面方向平行的一个方向上延伸设置，并且在与该一个方向正交的方向上交替排列，
所述第1导电型区域在所述第1导电型列区域及所述第2导电型列区域的排列方向上的长度，比所述第2导电型列区域在所述排列方向上的长度短。
8.如权利要求7所述的半导体装置，
第1导电型列区域在所述排列方向上的长度相对于第2导电型列区域在所述排列方向上的长度的比例为3以下的情况下，所述第1导电型区域在所述排列方向上的长度相对于所述第2导电型列区域在所述排列方向上的长度的比例为33％以上。
9.如权利要求6所述的半导体装置，
所述第1导电型列区域及所述第2导电型列区域在与所述半导体层的面方向平行的一个方向上延伸设置，并且在与该一个方向正交的方向上交替排列，
所述第1导电型区域在所述一个方向上的长度，比所述第2导电型列区域在所述一个方向上的长度短。
10.如权利要求9所述的半导体装置，
第1导电型列区域在所述第1导电型列区域及所述第2导电型列区域的排列方向上的长度相对于第2导电型列区域在所述排列方向上的长度的比例为3以下的情况下，所述第1导电型区域在所述一个方向上的长度相对于所述第2导电型列区域在所述一个方向上的长度的比例为33％以上。
11.如权利要求1～10中任一项所述的半导体装置，
所述第1导电型区域设置在所述第2导电型列区域的表层部。
12.如权利要求1～11中任一项所述的半导体装置，
所述第1导电型区域设置在所述第2导电型列区域的表层部和所述表层部的相反一侧的底部之间。
13.如权利要求1～12中任一项所述的半导体装置，
所述第1导电型区域在所述半导体基板的厚度方向上在所述第2导电型列区域设置多个。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108110058A (zh) * 2017-12-14 2018-06-01 福建晋润半导体技术有限公司 一种非对称mosfet器件及其制备方法
CN108198851A (zh) * 2017-12-27 2018-06-22 四川大学 一种具有增强载流子存储效应的超结igbt
CN108899282A (zh) * 2018-07-04 2018-11-27 张帅 带有电荷平衡结构的沟槽栅场效应晶体管及其制造方法
CN112310205A (zh) * 2019-07-29 2021-02-02 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法
CN115132875A (zh) * 2022-07-26 2022-09-30 核芯光电科技(山东)有限公司 一种用于减少电容的Si-PIN探测装置及方法
CN117525156A (zh) * 2024-01-05 2024-02-06 深圳天狼芯半导体有限公司 一种具有阳极肖特基接触的mosfet及制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201800006323A1 (it) * 2018-06-14 2019-12-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione
WO2020078626A1 (en) 2018-10-18 2020-04-23 Abb Schweiz Ag Insulated gate power semiconductor device and method for manufacturing such device
CN109830532A (zh) 2019-01-22 2019-05-31 上海华虹宏力半导体制造有限公司 超结igbt器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261562A (ja) * 2005-03-18 2006-09-28 Toyota Industries Corp 半導体装置
US20070114598A1 (en) * 2003-12-24 2007-05-24 Koji Hotta Trench gate field effect devices
JP2009200300A (ja) * 2008-02-22 2009-09-03 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
CN103515438A (zh) * 2012-06-20 2014-01-15 株式会社东芝 半导体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3804375B2 (ja) * 1999-12-09 2006-08-02 株式会社日立製作所 半導体装置とそれを用いたパワースイッチング駆動システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070114598A1 (en) * 2003-12-24 2007-05-24 Koji Hotta Trench gate field effect devices
JP2006261562A (ja) * 2005-03-18 2006-09-28 Toyota Industries Corp 半導体装置
JP2009200300A (ja) * 2008-02-22 2009-09-03 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
CN103515438A (zh) * 2012-06-20 2014-01-15 株式会社东芝 半导体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108110058A (zh) * 2017-12-14 2018-06-01 福建晋润半导体技术有限公司 一种非对称mosfet器件及其制备方法
CN108198851A (zh) * 2017-12-27 2018-06-22 四川大学 一种具有增强载流子存储效应的超结igbt
CN108198851B (zh) * 2017-12-27 2020-10-02 四川大学 一种具有载流子存储效应的超结igbt
CN108899282A (zh) * 2018-07-04 2018-11-27 张帅 带有电荷平衡结构的沟槽栅场效应晶体管及其制造方法
CN112310205A (zh) * 2019-07-29 2021-02-02 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法
CN112310205B (zh) * 2019-07-29 2022-04-19 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法
CN115132875A (zh) * 2022-07-26 2022-09-30 核芯光电科技(山东)有限公司 一种用于减少电容的Si-PIN探测装置及方法
CN115132875B (zh) * 2022-07-26 2024-02-06 核芯光电科技(山东)有限公司 一种减少Si-PIN探测装置的电容的方法及Si-PIN探测装置
CN117525156A (zh) * 2024-01-05 2024-02-06 深圳天狼芯半导体有限公司 一种具有阳极肖特基接触的mosfet及制备方法

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