CN107431092A - 半导体装置 - Google Patents

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Abstract

半导体装置具备：漏极区(1)，其由第一或第二导电型半导体构成；漂移层(2)，其由第一导电型半导体构成；基极区(4)，其由第二导电型半导体构成；源极区(5)，其由高浓度的第一导电型半导体构成；接触区(6)，其由高浓度的第二导电型半导体构成；沟槽栅结构，其包含上段侧栅结构以及下段侧栅结构；源电极(10)，其与所述源极区以及所述接触区连接；漏电极(12)，其被配置在所述漏极区的背面侧。所述上段侧栅结构被配置在沟槽(7)内的上段侧，并具有第一栅绝缘膜(8a)和第一栅电极(9a)。此外，所述下段侧栅结构被配置在所述沟槽内的下段侧，并具有由较高的介电常数的绝缘材料构成的第二栅绝缘膜(8b)和第二栅电极(9b)。

Description

半导体装置
关联申请的相互参照
本申请为基于2015年3月24日提交的日本专利申请号2015-61395号的发明，并援引其记载内容于此。
技术领域
本公开涉及一种具有沟槽栅结构的半导体装置，尤其优选适用于由碳化硅(以下称为SiC)构成的半导体装置。
背景技术
一直以来，作为为了使大电流流通而使沟道密度提高的结构，已知有一种具有沟槽栅结构的半导体装置。在该沟槽栅结构中存在如下结构，即，在栅电极的正下方具备另一个栅电极(以下，将上段侧称为第一栅电极，将下段侧称为第二栅电极)，并且将第二栅电极与源极电位连接(例如，参照专利文献1)。通过采用这种结构，从而能够实现寄生电容Cgd的降低和沟槽栅底部处的电场缓和。
由于采用具备第一栅电极与第二栅电极这两段的双栅结构，并通过被设为源极电位的第二栅电极而能够获得屏障效果，因而能够减少在第一栅电极与漏电极之间产生的寄生电容Cgd(反馈电容)。因此，与不具有第二栅电极的单栅结构的MOSFET相比较，能够实现高速开关。此外，通过具备第二栅电极，从而能够抑制高电压进入上段的栅绝缘膜中。因此，使得上段的沟槽栅底部中的电场集中得到缓和，从而能够实现耐压提高。
然而，如果在双栅结构的MOSFET(Metallic Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)中将应该实现低导通电阻的漂移层设为高浓度，则在双栅结构的底部处将被施加较大的电场，进而可能会产生栅绝缘膜的绝缘击穿。尤其在通过SiC构成具有双栅结构的半导体装置的情况下，与由Si构成的情况相比而较大的电场会被施加到双栅结构的底部处，还可能产生栅绝缘膜的绝缘击穿的问题。由于导通电阻的降低与被施加在栅绝缘膜上的电场强度之间的关系存在此消彼长的关系，因此在实现低导通电阻的同时实现绝缘耐压的提升较为困难，因而期待能够两者同时实现的结构。
在先技术文献
专利文献
专利文献1：日本特开2011-199109号公报
发明内容
本公开的目的在于，提供一种能够在实现低导通电阻的同时提升绝缘耐压的结构的半导体装置。
本公开的一个方式所涉及的半导体装置具备：漏极区，其由第一或第二导电型半导体构成；漂移层，其被配置在所述漏极区之上，并由与所述漏极区相比杂质浓度较低的第一导电型半导体构成；基极区，其被配置在所述漂移层之上，并由第二导电型半导体构成；源极区，其被配置在所述基极区的上层部，并由与所述漂移层相比为高浓度的第一导电型半导体构成；接触区，其被配置在所述基极区的上层部，并且由与所述基层相比被设为高浓度的第二导电型半导体构成；沟槽栅结构，其包含上段侧栅结构以及下段侧栅结构；源电极，其与所述源极区以及所述接触区电连接；漏电极，其被配置在所述漏极区的背面侧。所述上段侧栅结构被配置于沟槽内的上段侧，所述沟槽从所述源极区的表面起被配置到与所述基极区相比而较深处为止，所述上段侧栅结构具有从所述沟槽的入口起被配置到与所述基极区相比而较深处为止的第一栅绝缘膜、和被配置在该第一栅绝缘膜之上的第一栅电极。此外，所述下段侧栅结构被配置在所述沟槽内的下段侧，并具有在与所述第一栅绝缘膜相比而较深的位置处被配置在所述沟槽的内壁面上并且由与所述第一栅绝缘膜相比介电常数较高的绝缘材料构成的第二栅绝缘膜、和被配置在第二栅绝缘膜之上的第二栅电极。
以此方式，通过由与上段侧的第一栅绝缘膜相比介电常数较高的绝缘材料而构成下段侧的第二栅绝缘膜，从而能够缓和电场集中。即，如果由介电常数较高的绝缘材料而构成第二栅绝缘膜，则与由介电常数较低的绝缘材料而构成的情况相比较，能够抑制高电压进入第二栅绝缘膜。由此，抑制了电场进入上段侧的第一栅绝缘膜，从而使第一栅绝缘膜内的等电位线的间隔变宽，进而缓和了第一栅绝缘膜内的电场集中。由此，能够抑制应该实现第一栅电极与漏电极之间的绝缘的第一栅绝缘膜的绝缘击穿。
而且，由于通过上述方式能够抑制第一栅绝缘膜的绝缘击穿，因此为了实现低导通电阻而能够将漂移层的杂质浓度设为较高从而实现内部电阻的减少。由此，能够提供可在实现低导通电阻的同时提升绝缘耐压的结构的半导体装置。
附图说明
关于本公开的上述目的以及该其他目的、特征、优点，通过参照附图而进行的下述详细叙述而进一步被明确。该附图如下。
图1为表示本公开的第一实施方式所涉及的SiC半导体装置的剖面结构的图；
图2为表示本公开的第二实施方式所涉及的SiC半导体装置的剖面结构的图；以及，
图3为表示本公开的第三实施方式所涉及的SiC半导体装置的剖面结构的图。
具体实施方式
下面，基于附图来对本公开的实施方式进行说明。另外，在以下的各个实施方式彼此之间，对于彼此相同或均等的部分标注相同的符号来实施说明。
第一实施方式
对本公开的第一实施方式进行说明。此处，虽然举出了由SiC来形成半导体装置的SiC半导体装置为例而进行说明，但也可以由Si等其他半导体材料而构成半导体装置。
首先，参照图1对本实施方式所涉及的具有反转型的沟槽栅结构的纵型MOSFET的SiC半导体装置进行说明。另外，虽然在图1中仅记载有纵型MOSFET的一个单元，但与图1所示的纵型MOSFET相同的结构的半导体以多个单元相邻的方式而被配置。此处所说的一个单元是指，从后文叙述的p+型接触区6的中心起隔着沟槽栅结构而位于相邻位置的p+型接触区6的中心为止。
如图1所示，使用由如下的SiC单晶而组成的n+型半导体基板1来形成SiC半导体装置，其中，SiC单晶为，以n型杂质(磷或氮等)为高浓度、例如1×1019～1×1020cm-3的杂质浓度而被掺杂的厚度300μm左右的SiC单晶。在该n+型半导体基板1之上形成有由如下的SiC而组成的n型漂移层2，所述SiC为，以n型杂质例如为1×1015～1×1016cm-3的杂质浓度而被掺杂的厚度为5～15μm左右的SiC。
此外，在n型漂移层2的表面上形成有由SiC而组成的p型基极区4。p型基极区4为构成纵型MOSFET的沟道区域的层，并且在构成后文叙述的沟槽栅结构的沟槽7的两侧以与沟槽7的侧面相接的方式而形成。p型基极区4采用如下方式而构成，即，以p型杂质例如为1×1015～1×1018cm-3的杂质浓度而被掺杂，并且厚度为0.7～1.8μm左右。
在p型基极区4的表层部中的沟槽7侧，以与沟槽栅结构相接的方式而形成有n型杂质高浓度地被掺杂的n+型源极区5。在本实施方式的情况下，例如通过向p型基极区4的离子注入等而形成n+型源极区5，并且以杂质浓度为1×1021cm-3左右、厚度为0.3μm左右而形成n+型源极区5。此外，在p型基极区4的表层部中隔着n+型源极区5而与沟槽7相反的一侧，形成有p型杂质高浓度地被掺杂的p+型接触区6。在本实施方式的情况下，例如通过向p型基极区4的离子注入等而形成p+型接触区6，并且以杂质浓度为1×1021cm-3左右、厚度为0.3μm左右而形成p+型接触区6。
另外，形成有沟槽7，所述沟槽7贯穿p型基极区4以及n+型源极区5而到达n型漂移层2，并且底部被设在从n+型半导体基板1的表面以预定距离而分离的深度处。因此，成为以与沟槽7的侧面相接的方式而配置有p型基极区4以及n+型源极区5的状态。
而且，在该沟槽7内构成有双栅结构。具体而言，在沟槽7内且在成为沟槽7的入口侧的上段侧，具备具有第一栅绝缘膜8a和第一栅电极9a的上段侧栅结构，并且在其下段侧，具备具有第二栅绝缘膜8b与第二栅电极9b的下段侧栅结构。
上段侧栅结构所具备的第一栅绝缘膜8a例如由硅氧化膜(SiO2)等介电常数较小的绝缘膜构成，例如设为50～100nm左右的膜厚。第一栅电极9a从沟槽7的表面起被形成至与p型基极区4的底部相比而较深的位置为止。第一栅电极9a由掺杂有杂质的Poly-Si构成，并通过与未图示的栅极配线连接而能够被施加栅极电压。由此，在施加栅极电压时，能够在p型基极区4中的沟槽7的侧面、即与第一栅电极9a对置的部分的整个区域内形成沟道。关于包含第一栅绝缘膜8a以及第一栅电极9a的整体在内的上段侧栅结构的深度，只要使第一栅电极9a的底部处于与p型基极区4的底部相比而较深的位置即可，例如设定在0.8～2μm的深度处。
下段侧栅结构所具备的第二栅绝缘膜8b由与第一栅绝缘膜8a相比介电常数较高的绝缘膜构成。例如，第二栅绝缘膜8b通过氮氧化硅、氮化硅、氧化铝、氮化铝、氧化铪、氮化铪、氧化钛、氧化锆、稀土类氧化物(例如，氧化镧、氧化铈、氧化钇)中的任意一种或任意两种以上的混合、或者任意两种以上的层压而形成。关于第二栅绝缘膜8b的膜厚可以为任意值，但优选被设为第一栅绝缘膜8a以上的膜厚，在本实施方式中设为例如50～100nm左右的膜厚。第二栅电极9b被形成在从沟槽7中上段侧栅结构的底部起与n+型半导体基板1相比而较浅的位置、即被形成在n型漂移层2的厚度内。第二栅电极9b在与图1不同的截面上与后文所述的源电极10连接而被设为源极电位。第二栅电极9b由被掺杂了杂质的Poly-Si构成。关于包含了第二栅绝缘膜8b以及第二栅电极9b的整体在内的下段侧栅结构的深度，只要使下段栅结构被形成在n型漂移层2的厚度内则可以为任意值，但例如设定为从上段侧栅结构的底部起深0.8～2μm的深度处。
通过这种结构，构成了在沟槽7内形成有上段侧栅结构以及下段侧栅结构的双栅结构的沟槽栅结构。
另外，虽然在图1中未图示，但沟槽栅结构被设为，例如以与纸面垂直的方向作为长度方向的短栅状，并且被设为通过多条沟槽栅结构在纸面左右方向上等间隔地排列成条纹状而具备了多个单元的结构。
此外，在n+型源极区5以及p+型接触区6的表面上形成有源电极10。源电极10由多种金属(例如Ni/Al等)构成。具体而言，与n+型源极区5连接的部分由能够与n型SiC欧姆接触的金属构成，并且隔着p+型接触区6而与p型基极区4连接的部分由能够与p型SiC欧姆接触的金属构成。另外，源电极10隔着层间绝缘膜11而与同第一栅电极9a电连接的未图示的栅配线电分离。而且，源电极10通过被形成在层间绝缘膜11上的接触孔与n+型源极区5以及p+型接触区6电接触。
另外，在n+型半导体基板1的背面侧形成有与n+型半导体基板1电连接的漏电极12。通过这种结构，从而构成了n沟道型的反转型的沟槽栅结构的纵型MOSFET。
以此方式而构成的纵型MOSFET在对第一栅电极9a施加栅极电压时，p型基极区4中的与沟槽7的侧面相接的部分成为反转型沟道，从而使电流在源电极10与漏电极12之间流通。
另一方面，在未施加栅极电压的情况下，施加高电压(例如1200V)以作为漏极电压。在具有硅设备的近10倍的电场击穿强度的SiC中，因该电压的影响向沟槽栅结构也施加硅设备的近10倍的电场，从而能够产生电场集中。
然而，在本实施方式中，由与第一栅绝缘膜8a相比介电常数较高的绝缘材料构成下段侧的第二栅绝缘膜8b，因而能够缓和电场集中。即，在由介电常数较高的绝缘材料构成第二栅绝缘膜8b时，与由介电常数较低的绝缘材料构成的情况相比较，能够抑制高电压进入到第二栅绝缘膜8b内。由此，抑制了电场进入上段侧的第一栅绝缘膜8a的情况，从而使第一栅绝缘膜8a内的等电位线的间隔变宽，进而使第一栅绝缘膜8a内的电场集中得到缓和。因此，能够抑制应该实现第一栅电极9a与漏电极之间的绝缘的第一栅绝缘膜8a的绝缘击穿。
此处，与由介电常数较高的膜构成的第二栅绝缘膜8b同样地，对于第一栅绝缘膜8a也考虑到由介电常数较高的膜而构成。然而，在由介电常数较高的膜而构成第一栅绝缘膜8a的情况下，为了获得与由介电常数较低的膜而形成的情况相同的氧化膜电容，与用介电常数较低的膜而形成的情况相比会使膜厚变厚。
例如，作为构成第一栅绝缘膜8a的绝缘材料的一个示例的硅氧化膜的相对介电常数为4。此外，作为构成第二栅绝缘膜8b的绝缘材料的一个示例的氧化铝的相对介电常数约为8，氧化铪的相对介电常数约为16，氧化镧的相对介电常数约为20，氧化铯的相对介电常数约为20。在由与第二栅绝缘膜8b相同的材料构成第一栅绝缘膜8a的情况下，需要将第一栅绝缘膜8a的膜厚加厚与该介电常数的比相对应的厚度的量。例如，在由氧化镧构成第一栅绝缘膜8a的情况下，将会需要由硅氧化膜构成的情况的5倍的膜厚。由于如此而使第一栅绝缘膜8a的膜厚变厚时将变得无法将元件微小化，因此优选为将第一栅绝缘膜8a的膜厚尽量设为较薄。
对此，在本实施方式中，将构成第一栅绝缘膜8a的绝缘材料设为与构成第二栅绝缘膜8b的绝缘材料相比介电常数较低的绝缘材料。因此，和由与第二栅绝缘膜8b相同的材料构成的情况相比较，能够将第一栅绝缘膜8a的膜厚设为较薄。因此，能够实现元件的微小化。
以此方式，由与第一栅绝缘膜8a相比介电常数较高的绝缘材料而构成了第二栅绝缘膜8b。由此，能够缓和第一栅绝缘膜8a内的电场集中，进而能够抑制第一栅绝缘膜8a的绝缘击穿。而且，由于以此方式能够抑制第一栅绝缘膜8a的绝缘击穿，因此为了实现低导通电阻而将n型漂移层2的杂质浓度设为较高从而能够实现内部电阻的降低。由此，能够提供可在实现低导通电阻的同时提高绝缘耐压的结构的SiC半导体装置。
此外，关于第二栅绝缘膜8b的膜厚为任意值。这是因为，在沟槽栅结构中，欲从绝缘击穿角度保护的是第一栅绝缘膜8a，而第二栅绝缘膜8b并非保护对象。但是，当第二栅绝缘膜8b的膜厚过薄时，第二栅电极9b与漏极区之间所构成的电容会变大，进而有可能会使纵型MOSFET的开关速度变慢。因此，优选为，将第二栅绝缘膜8b的膜厚设定为第一栅绝缘膜8a的膜厚以上。
另外，关于本实施方式的SiC半导体装置的制造方法，虽然基本上与现有技术相同，但与现有技术相比仅对于沟槽栅结构的形成工序进行了变更。例如，在通过凹蚀而形成了沟槽7之后，以对沟槽7的内壁面进行覆盖的方式通过CVD(chemical vapor deposition:化学气相沉积)或ALD(atomic layer deposition:原子层沉积)等来形成第二栅绝缘膜8b。而且，在第二栅绝缘膜8b的表面上形成第二栅电极9b。然后，通过凹蚀，将第二栅电极9b以及第二栅绝缘膜8b的不需要的部分进行去除直至与沟槽7中的p型基极区4相比而较深的位置为止。由此，形成了下段侧栅结构。接着，以对沟槽7的侧壁面以及下段侧栅结构的上表面进行覆盖的方式通过CVD或ALD等而形成第一栅绝缘膜8a，而且在第一栅绝缘膜8a的表面上形成第一栅电极9a。然后，通过凹蚀，将沟槽7的外部的第一栅电极9a以及第一栅绝缘膜8a的不需要的部分去除。由此，形成了上段侧栅结构，进而形成了双栅结构的沟槽栅结构。如果通过这种制造方法而形成沟槽栅结构，则在后续的工序中可以通过与现有的技术相同的方法而制造出本实施方式所涉及的SiC半导体装置。
第二实施方式
对本公开的第二实施方式进行说明。本实施方式为相对于第一实施方式能够实现进一步高耐压化的结构，由于其他方面与第一实施方式相同，因此仅对与第一实施方式不同的部分进行说明。
如图2所示，在本实施方式的SiC半导体装置中，在沟槽栅结构的两侧，以从沟槽7分离预定距离的方式而形成有p型深层3。在本实施方式的情况下，p型深层3被设为与沟槽7平行、即以与图2的纸面垂直的方向作为长度方向的短栅状，并且多条p型深层3被设为呈条纹状排列，并且在各个p型深层3之间配置了沟槽7的布局。具体而言，在形成有沟槽7的位置的两侧，在n型漂移层2中形成有部分凹陷的凹部(第一凹部)2a，并且在该凹部2a内嵌入有掺杂了p型杂质的p型层，从而形成p型深层3。p型深层3与p型基极区4相比p型杂质浓度被设为高浓度，例如被设为1×1017～1×1019cm-3左右。
以此方式，在本实施方式所涉及的SiC半导体装置中，采用了具备p型深层3的结构。因此，在p型深层3与n型漂移层2之间的PN结部处的耗尽层向n型漂移层2侧较大程度地延伸，从而使由漏极电压的影响而产生的高电压不容易进入第二栅绝缘膜8b。
因此，高电压更加不容易进入第一栅绝缘膜8a，从而能够缓和第一栅绝缘膜8a内的电场集中、尤其是第一栅绝缘膜8a中的沟槽7的底部处的电场集中。由此，使得第一栅绝缘膜8a的绝缘击穿进一步得到抑制，从而成为高耐压的SiC半导体装置。
第三实施方式
对本公开的第三实施方式进行说明。本实施方式中也为相对于第一实施方式能够进一步高耐压化的结构，由于其他方面与第一实施方式相同，因此仅对于与第一实施方式不同的部分进行说明。
如图3所示，在本实施方式的SiC半导体装置中，在沟槽栅结构的底部的n型漂移层2的表层部上形成有p型底层20。在本实施方式的情况下，p型底层20被形成在沟槽7的底部的整个区域、即呈以与图3的纸面垂直的方向作为长度方向的短栅状。例如，p型底层20通过如下方式而形成，即，在形成了沟槽7之后，在由掩膜覆盖沟槽7以外的部分的状态下将p型杂质进行离子注入。p型底层20与p型基极区4相比p型杂质浓度被设为高浓度，例如被设为1×1017～1×1019cm-3左右。
以此方式，在本实施方式所涉及的SiC半导体装置中，采用了具备p型底层20的结构。因此，p型底层20与n型漂移层2之间的PN结部的耗尽层向n型漂移层2侧较大程度地延伸，从而使由漏极电压的影响而产生的高电压不容易进入第二栅绝缘膜8b。
因此，高电压更加不容易进入第一栅绝缘膜8a，从而能够缓和第一栅绝缘膜8a内的电场集中、尤其是第一栅绝缘膜8a中的沟槽7的底部的电场集中。由此，使得第一栅绝缘膜8a的绝缘击穿进一步得到抑制，从而成为高耐压的SiC半导体装置。
另外，在通过离子注入而形成如本实施方式那样的形成在沟槽7的底部的p型底层20的情况下，优选为，沟槽7的侧面相对于基板垂直或沟槽7的底部成为与入口侧相比宽度较宽，从而侧面成为倒锥体状。这是由于如果沟槽7的侧面为倾斜，则该侧面上也会被实施离子注入，从而有可能使纵型MOSFET的元件特性改变。
其他实施方式
本公开并不限定于上述的实施方式，可以在本公开所记载的技术范围内进行适当变更。
例如，在第二实施方式中说明的p型深层3的布局为一个示例，并不限定于相对于沟槽7平行地形成的情况，也可以被形成为与沟槽7交叉，或者还可以形成为点状或网眼状。此外，对于沟槽7也不限定于条纹状，也可以被设为点状，或设为网眼状。
此外，还可以采用具备在第二实施方式中进行说明的p型深层3和在第三实施方式中进行说明的p型底层20这双方的结构。
此外，虽然在上述实施方式中举出SiC半导体装置为例而进行了说明，但也可以由Si等其他半导体材料构成半导体装置。在采用上述各个实施方式中所说明的SiC半导体装置的情况下，设为在构成漏极区的n+型半导体基板1之上将n型漂移层2进行成膜。相对于此，也可以采用如下方式，即，通过由n型基板构成n型漂移层2，并且在n型基板的背面侧实施n型杂质离子注入，从而形成由n+型层构成的漏极区。
此外，虽然在上述第二实施方式中将p型深层3形成至与沟槽7相比而较深处为止，但只要至少形成至与上段侧栅结构相比而较深处为止即可。即，由于通过p型深层3从绝缘击穿角度进行保护的是第一栅绝缘膜8a，因此只要实现第一栅绝缘膜8a内的电场缓和即可。因此，通过将p型深层3设为至少与第一栅绝缘膜8a的底部相比而较深，从而能够获得第一栅绝缘膜8a内的电场缓和的效果。
此外，虽然在上述各个实施方式中举出第一导电型设为n型、第二导电型设为p型的n沟道型的MOSFET为例而进行了说明，但也可以针对于使各个构成要素的导电型反转的p沟道型的MOSFET应用本公开。此外，虽然在上述说明中举出沟槽栅结构的MOSFET为例而进行了说明，但也可以针对于相同的沟槽栅结构的IGBT应用本公开。IGBT仅是针对于上述各个实施方式将基板1的导电型从n型变更为p型，而其他的结构和制造方法与上述各个实施方式相同。
虽然本公开基于实施例进行了叙述，但可以理解为本公开并不限定于该实施例或结构。本公开还包含各种改变例和在均等范围内的变形。而且，包括各种组合或形态、而且在此基础上仅一个要素、在此以上、或在此以下的其他组合或形态也都应落入本公开的范围或思想范围内。

Claims (8)

1.一种半导体装置，具备：
漏极区(1)，其由第一或第二导电型半导体构成；
漂移层(2)，其被配置在所述漏极区之上，并且由与所述漏极区相比杂质浓度较低的第一导电型半导体构成；
基极区(4)，其被配置在所述漂移层之上，并且由第二导电型半导体构成；
源极区(5)，其被配置在所述基极区的上层部，并且由与所述漂移层相比为高浓度的第一导电型半导体构成；
接触区(6)，其被配置在所述基极区的上层部，并且由与所述基极层相比被设为高浓度的第二导电型半导体构成；
沟槽栅结构，其包含上段侧栅结构以及下段侧栅结构；
源电极(10)，其与所述源极区以及所述接触区电连接；
漏电极(12)，其被配置在所述漏极区的背面侧，
其中，所述上段侧栅结构被配置于沟槽(7)内的上段侧，所述沟槽(7)从所述源极区的表面起被配置到与所述基极区相比而较深处为止，且所述上段侧栅结构具有从所述沟槽的入口起被配置到与所述基极区域相比而较深处为止的第一栅绝缘膜(8a)、和被配置在该第一栅绝缘膜之上的第一栅电极(9a)，
所述下段侧栅结构被配置在所述沟槽内的下段侧，并具有在与所述第一栅绝缘膜相比而较深的位置处被配置在所述沟槽的内壁面上且由与所述第一栅绝缘膜相比介电常数较高的绝缘材料构成的第二栅绝缘膜(8b)、和被配置在该第二栅绝缘膜之上的第二栅电极(9b)。
2.如权利要求1所述的半导体装置，其中，
所述第一栅绝缘膜由硅氧化膜构成，
所述第二栅绝缘膜由与硅氧化膜相比介电常数较高的绝缘材料构成。
3.如权利要求2所述的半导体装置，其中，
所述第二栅绝缘膜由氮氧化硅、氮化硅、氧化铝、氮化铝、氧化铪、氮化铪、氧化钛、氧化锆、稀土类氧化物中的任意一种构成。
4.如权利要求2所述的半导体装置，其中，
所述第二栅绝缘膜由氮氧化硅、氮化硅、氧化铝、氮化铝、氧化铪、氮化铪、氧化钛、氧化锆、稀土类氧化物中的任意两种以上的混合材料构成。
5.如权利要求2所述的半导体装置，其中，
所述第二栅绝缘膜通过氮氧化硅、氮化硅、氧化铝、氮化铝、氧化铪、氮化铪、氧化钛、氧化锆、稀土类氧化物中的任意两种以上的层压而构成。
6.如权利要求1至5中任一项所述的半导体装置，其中，
在位于与所述基极区相比靠下方的所述漂移层内具有第二导电型的深层(3)，所述深层(3)被配置到与所述上段侧栅结构相比而较深处为止，并且与所述基极区相比第二导电型的杂质浓度被设为高浓度。
7.如权利要求1至6中任一项所述的半导体装置，其中，
在所述沟槽的底部中的所述漂移层内具有第二导电型的底层(20)，所述底层(20)与所述基极区相比第二导电型的杂质浓度被设为高浓度。
8.一种碳化硅半导体装置，其中，
构成权利要求1至7中任一项所述的半导体装置的半导体由碳化硅构成。
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