JP2015195345A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015195345A
JP2015195345A JP2014256396A JP2014256396A JP2015195345A JP 2015195345 A JP2015195345 A JP 2015195345A JP 2014256396 A JP2014256396 A JP 2014256396A JP 2014256396 A JP2014256396 A JP 2014256396A JP 2015195345 A JP2015195345 A JP 2015195345A
Authority
JP
Japan
Prior art keywords
region
conductivity type
type column
type
column region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014256396A
Other languages
English (en)
Inventor
祐麻 利田
Yuma Toshida
祐麻 利田
望 赤木
Nozomi Akagi
望 赤木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2014256396A priority Critical patent/JP2015195345A/ja
Priority to CN201580015009.2A priority patent/CN106104808A/zh
Priority to DE112015001353.9T priority patent/DE112015001353T5/de
Priority to US15/123,755 priority patent/US20170018642A1/en
Priority to PCT/JP2015/001440 priority patent/WO2015141212A1/ja
Publication of JP2015195345A publication Critical patent/JP2015195345A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/157—Doping structures, e.g. doping superlattices, nipi superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】ＳＪ構造を有する半導体装置において、出力容量損失を低減しつつ、リカバリノイズやサージ電圧の増加も抑制する。
【解決手段】第２導電型カラム領域３および第２導電型カラム領域３上に位置する半導体層４の少なくともいずれか一方に、第１電極１３と第２電極１２との間の電圧が０であるときに非空乏層領域を有する第１導電型領域６を形成する。そして、第１電極１３と第２電極１２との間の電圧が所定電圧であるとき、第１導電型カラム領域２と第２導電型カラム領域３および第２導電型層４との界面に形成される空乏層１４と、第１導電型領域６と当該第１導電型領域６が形成される領域の界面との間に形成される空乏層１４とが繋がるようにする。
【選択図】図１

Description

本発明は、ドリフト領域としてのＮ型カラム領域とＰ型カラム領域とが配置されたスーパージャンクション構造（以下、ＳＪ構造という）を有する半導体装置に関するものである。
従来より、ドリフト領域としてのＮ型カラム領域とＰ型カラム領域とが交互に繰り返し配置されたＳＪ構造を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、このような半導体装置では、ＳＪ構造の上にベース層が形成され、ベース層の表層部にソース層が形成されている。そして、ソース層およびベース層を貫通してＮ型カラム領域に達するトレンチが形成され、当該トレンチにゲート絶縁膜およびゲート電極が順に形成されている。
また、ベース層上には、ソース層およびベース層と電気的に接続されるソース電極が形成され、ドレイン層上には、ドレイン層と電気的に接続されるドレイン電極が形成されている。
なお、Ｐ型カラム領域およびＮ型カラム領域は、カラム幅が等しくされていると共に不純物濃度が等しくされ、チャージバランスが維持されている。
特開２００９−２００３００号公報
しかしながら、上記半導体装置では、Ｐ型カラム領域がソース電位（ベース層の電位）と等しくなるために、ドレイン−ソース間の容量が大きくなる。したがって、スイッチング損失となる出力容量損失が増加するという問題がある。
また、上記半導体装置では、ダイオード動作のオン状態からオフ状態に変化する際、Ｐ型カラム領域およびＮ型カラム領域に蓄積されているキャリアがＰ型カラム領域を介してソース電極から急峻に抜き取られるためにハードリカバリとなる。このため、リカバリノイズやサージ電圧が増加するという問題もある。
本発明は上記点に鑑みて、ＳＪ構造を有する半導体装置において、出力容量損失を低減しつつ、リカバリノイズやサージ電圧の増加も抑制することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１導電型または第２導電型にて構成された半導体層（１）と、半導体層上に形成された第１導電型カラム領域（２）と、半導体層上に形成され、第１導電型カラム領域と共にＳＪ構造を構成する第２導電型カラム領域（３）と、第１導電型カラム領域および第２導電型カラム領域上に形成された第２導電型層（４）と、を有する半導体基板（５）を備え、半導体層と電気的に接続される第１電極（１３）と第２導電型層と電気的に接続される第２電極（１２）との間に電流を流す半導体装置において、以下の点を特徴としている。
すなわち、第２導電型カラム領域および第２導電型カラム領域上に位置する半導体層の少なくともいずれか一方には、第１導電型領域（６）が形成され、第１導電型領域は、第１電極と第２電極との間の電圧が０であるときに非空乏層領域を有し、第１電極と第２電極との間の電圧が所定電圧であるとき、第１導電型カラム領域と第２導電型カラム領域および第２導電型層との界面に形成される空乏層と、第１導電型領域と当該第１導電型領域が形成される領域の界面との間に形成される空乏層とが繋がることを特徴としている。
これによれば、第１導電型カラム領域と第２導電型カラム領域および第２導電型層との界面に形成される空乏層と、第１導電型領域と当該第１導電型領域が形成される領域の界面との間に形成される空乏層とが繋がることにより、第２導電型カラム領域をフローティング状態とできる。このため、ドレイン−ソース間の容量を減少でき、出力容量損失の低減を図ることができる。
また、第２導電型カラム領域および第２導電型カラム領域上に位置する半導体層の少なくともいずれか一方に第１導電型領域が形成されている。このため、ダイオード動作のオン状態からオフ状態に変化して第１導電型カラム領域および第２導電型カラム領域内のキャリアが第２導電型カラム領域を介して第２電極から抜き取られる際、第１導電型領域が障壁となる。このため、キャリアが緩やかに第２電極に抜き取られるソフトリカバリとなり、リカバリノイズやサージ電圧が増加することを抑制できる。
この場合、請求項２に記載の発明のように、第１電極と第２電極との間の電圧が０であるとき、第１導電型カラム領域と第２導電型カラム領域および第２導電型層との界面に形成される空乏層と、第１導電型領域と当該第１導電型領域が形成される領域の界面との間に形成される空乏層とが繋がるようにできる。
これによれば、第１電極と第２電極との間の電圧が０であるとき、つまり、第１電極と第２電極との間に電流が流れないオフ状態のときのドレイン−ソース間の容量を減少することができる（図５参照）。このため、半導体装置が完全空乏化したときのドレイン−ソース間の容量の変化量を小さくでき、スイッチングノイズやゲート誤作動が発生することを抑制できる。
また、請求項３に記載の発明のように、第１導電型領域の単位面積当たりの電荷量を２．０×１０−８Ｃ／ｃｍ２以上とすることができる（図９参照）。これによれば、出力容量損失を大きく減少できる。
そして、請求項４に記載の発明のように、第１導電型領域の単位面積当たりの電荷量を３．０×１０−７Ｃ／ｃｍ２以下とすることができる（図８参照）。これによれば、耐圧が低下することを抑制できる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態における半導体装置の断面図である。 半導体基板の深さ方向における余剰濃度を示す図である。 図１に示す半導体装置の空乏層の状態を示す図である。 図１に示す半導体装置の空乏層の状態を示す図である。 図１に示す半導体装置の空乏層の状態を示す図である。 図１に示す半導体装置の空乏層の状態を示す図である。 従来の半導体装置の空乏層の状態を示す図である。 従来の半導体装置の空乏層の状態を示す図である。 従来の半導体装置の空乏層の状態を示す図である。 ドレイン−ソース間の電圧とドレイン−ソース間の容量との関係を示すシミュレーション結果である。 Ｎ型領域の厚さと耐圧との関係を示すシミュレーション結果である。 Ｎ型領域の不純物濃度と耐圧との関係を示すシミュレーション結果である。 Ｎ型領域の単位面積当たりの電荷量と耐圧との関係を示すシミュレーション結果である。 Ｎ型領域の単位面積当たりの電荷量と出力容量損失との関係を示すシミュレーション結果である。 Ｎ型領域の単位面積当たりの電荷量と出力容量損失との関係を示すシミュレーション結果である。 本発明の第２実施形態における半導体装置の断面図である。 図１１に示す半導体装置の空乏層の状態を示す図である。 図１１に示す半導体装置の空乏層の状態を示す図である。 図１１に示す半導体装置の空乏層の状態を示す図である。 図１１に示す半導体装置の空乏層の状態を示す図である。 ドレイン−ソース間の電圧とドレイン−ソース間の容量との関係を示すシミュレーション結果である。 本発明の第３実施形態における半導体装置の断面図である。 Ｐ型カラム領域の幅に対するＮ型領域の幅の割合と出力容量損失との関係を示す図である。 Ｐ型カラム領域の幅に対するＮ型領域の幅の割合が１００％以上となる半導体装置の断面図である。 Ｐ型カラム領域の幅に対するＮ型領域の幅の割合と出力容量損失との関係を示す図である。 Ｎ型領域のバラツキと出力容量損失との関係を示すシミュレーション結果である。 Ｎ型領域のバラツキと耐圧との関係を示すシミュレーション結果である。 本発明の第４実施形態におけるＮ型カラム領域、Ｐ型カラム領域、およびＮ型領域の平面図である。 Ｐ型カラム領域の長手方向の長さに対するＮ型領域の長手方向の長さの割合と出力容量損失との関係を示すシミュレーション結果である。 本発明の第５実施形態における半導体装置の断面図である。 ドレイン−ソース間の電圧とドレイン−ソース間の容量との関係を示すシミュレーション結果である。 本発明の第６実施形態における半導体装置の断面図である。 ドレイン−ソース間の電圧とドレイン−ソース間の容量との関係を示すシミュレーション結果である。 本発明の他の実施形態における半導体装置の断面図である。 本発明の他の実施形態におけるＮ型カラム領域、Ｐ型カラム領域、およびＮ型領域の平面図である。 本発明の他の実施形態におけるＮ型カラム領域、Ｐ型カラム領域、およびＮ型領域の平面図である。 本発明の他の実施形態におけるＮ型カラム領域、Ｐ型カラム領域、およびＮ型領域の平面図である。 本発明の他の実施形態におけるＮ型カラム領域、Ｐ型カラム領域、およびＮ型領域の平面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。本実施形態では、トレンチゲート型の縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が形成された半導体装置を例に挙げて説明する。
図１に示されるように、半導体装置は、シリコン基板等で構成されるＮ＋型のドレイン層１上に、ドリフト領域としてのＮ型カラム領域２およびＰ型カラム領域３がＳＪ構造を構成するように形成されている。本実施形態では、これらＮ型カラム領域２およびＰ型カラム領域３は、ドレイン層１の面方向と平行な一方向（図１中紙面垂直方向）に延設されると共に、当該一方向と直交する方向（図１中紙面左右方向）に繰り返し配列されている。そして、ＳＪ構造の上に、Ｐ＋型のベース層４が形成されて半導体基板５が構成されている。
なお、Ｎ型カラム領域２およびＰ型カラム領域３は、Ｎ型カラム領域２およびＰ型カラム領域３の配列方向を幅方向とすると、カラム幅がそれぞれ等しくされていると共に、不純物濃度がそれぞれ等しくされている。特に限定されるものではないが、本実施形態では、カラム幅が３μｍ（カラムピッチが６μｍ）とされ、不純物濃度が８．０×１０１５ｃｍ−３とされている。また、Ｎ型カラム領域２、Ｐ型カラム領域３、ベース層４はシリコン等で構成されている。
また、Ｐ型カラム領域３には、Ｎ型領域６が形成されている。本実施形態では、Ｎ型領域６は、Ｐ型カラム領域３の表層部の全面に形成されている。なお、図１では、Ｐ型カラム領域３を１つのみ図示しているが、実際には、Ｐ型カラム領域３は複数形成されている。そして、Ｎ型領域６は任意のＰ型カラム領域３に形成されている。つまり、Ｎ型カラム領域６は、複数のＰ型カラム領域３の全てに形成されていてもよいし、複数のＰ型カラム領域３の１つのみに形成されていてもよい。すなわち、Ｎ型領域６が形成されるＰ型カラム領域３の数は適宜変更可能である。また、Ｎ型領域６の具体的な単位面積当たりの電荷量については後述する。
ベース層４の表層部には、Ｎ型カラム領域２よりも高不純物濃度とされたＮ＋型のソース層７が形成されている。なお、特に図示しないが、ベース層４の表層部に、当該ベース層４よりも高不純物濃度とされたＰ＋型のコンタクト層が形成されていてもよい。
また、ソース層７およびベース層４を貫通してＮ型カラム領域２に達するように、トレンチ８が形成されている。本実施形態では、トレンチ８は、Ｎ型カラム領域２およびＰ型カラム領域３の延設方向（図１中紙面垂直方向）を長手方向として複数本等間隔に並べて形成されている。
そして、トレンチ８の表面を覆うようにゲート絶縁膜９が形成されており、このゲート絶縁膜９の表面にトレンチ８を埋め込むようにドープトＰｏｌｙ−Ｓｉ等で構成されるゲート電極１０が形成されている。このようにしてトレンチゲート構造が構成されている。
また、トレンチゲート構造およびベース層４上にはゲート電極１０を覆うように層間絶縁膜１１が形成され、この層間絶縁膜１１上にソース電極１２が形成されている。そして、このソース電極１２は、層間絶縁膜１１に形成されたコンタクトホール１１ａを通じてソース層７やベース層４（コンタクト層）と電気的に接続されている。一方、ドレイン層１におけるＳＪ構造と反対側には、ドレイン層１と電気的に接続されるドレイン電極１３が形成されている。
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型が本発明の第１導電型に相当し、Ｐ型が本発明の第２導電型に相当している。また、ドレイン層１が本発明の半導体層に相当し、Ｎ型カラム領域２が本発明の第１導電型カラム領域に相当し、Ｐ型カラム領域３が本発明の第２導電型カラム領域に相当し、ベース層４が本発明の第２導電型層に相当し、Ｎ型領域６が本発明の第１導電型領域に相当している。そして、ソース電極１２が本発明の第２電極に相当し、ドレイン電極１３が本発明の第１電極に相当している。
このような半導体装置では、基本的には、ゲート電極１０に対してゲート電圧が印加されていないときには、トレンチ８と接する部分のベース層４にチャネルが形成されない。そして、ゲート電極１０に所定のゲート電圧が印加されると、トレンチ８と接する部分のベース層４に導電型が反転したチャネルが形成され、チャネルを介してソース電極１２とドレイン電極１３との間に電流が流れる。
次に、本実施形態の半導体装置における半導体基板５のチャージバランスについて図２を参照しつつ説明する。
上記のように、Ｎ型カラム領域２とＰ型カラム領域３とは、それぞれのカラム幅が等しくされていると共に、それぞれの不純物濃度が等しくされている。このため、図２に示されるように、半導体基板５の余剰濃度は、厚さ（深さ）方向において、ベース層４が形成されている部分ではＰリッチな状態となる。また、ＳＪ構造におけるＮ型領域６が形成されている部分ではＮリッチな状態となり、ＳＪ構造におけるＮ型領域６が形成されていない部分ではチャージバランスが等しくなる。そして、ドレイン層１が形成されている部分ではＮリッチな状態となる。
このような半導体装置では、図３Ａに示されるように、ドレイン−ソース間の電圧が０Ｖ（オフ状態）の場合には、空乏層１４は、ベース層４とＮ型カラム領域２およびＮ型領域６とのＰＮ接合面、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面、Ｐ型カラム領域３とＮ型領域６とのＰＮ接合面に形成される。つまり、本実施形態では、ドレイン−ソース間の電圧が０Ｖである場合、空乏層１４によってベース層４とＰ型カラム領域３とが分断されてＰ型カラム領域３がフローティング状態となっている。
そして、ドレイン−ソース間に低電圧が印加されると、ベース層４がソース電位となり、Ｎ型カラム領域２およびＮ型領域６がドレイン電位となる。このため、図３Ｂに示されるように、ベース層４とＮ型カラム領域２およびＮ型領域６とのＰＮ接合面に形成された空乏層１４が広がり、Ｎ型領域６がこの空乏層１４で覆われる。そして、ベース層４とＮ型カラム領域２およびＮ型領域６とのＰＮ接合面に形成された空乏層１４と、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面に形成された空乏層１４とが一体化する。なお、図３Ｂの状態では、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面に形成された空乏層１４はほぼ変化しない。
続いて、ドレイン−ソース間の電圧が高くなると、図３Ｃに示されるように、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面に形成された空乏層１４が広がる。なお、このとき、Ｐ型カラム領域３は、フローティング状態からソース電位より高い電位状態になり、ソース電位とは等しくならない。そして、ドレイン−ソース間の電圧がさらに高くなると、図３Ｄに示されるように、空乏層１４がＰ型カラム領域３を完全に覆うことで半導体装置が完全空乏化される。
これに対し、Ｐ型カラム領域３にＮ型領域６を備えない従来の半導体装置では、図４Ａに示されるように、ドレイン−ソース間の電圧が０Ｖ（オフ状態）の場合には、空乏層１４は、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面に沿って形成される。なお、Ｐ型カラム領域３は、ベース層４の電位と等しくなっている。そして、ドレイン−ソース間に低電圧が印加されると、図４Ｂに示されるように、Ｎ型カラム領域２とＰ型カラム領域３とのＰＮ接合面に沿って形成された空乏層１４が広がる。続いて、ドレイン−ソース間の電圧がさらに高くなると、図４Ｃに示されるように、空乏層１４がＰ型カラム領域３を完全に覆うことで半導体装置が完全空乏化される。
このように、本実施形態の半導体装置では、オフ状態において、Ｐ型カラム領域３をフローティング状態にできる。このため、図５に示されるように、ドレイン−ソース間の電圧が０Ｖ（オフ）の場合のドレイン−ソース間の容量を減少することができる。したがって、出力容量損失の低減を図ることができる。なお、本実施形態では、ドレイン−ソース間の電圧が０Ｖの場合が本発明の第１電極と第２電極との間が所定電圧であるときに相当している。
また、ドレイン−ソース間の電圧が０Ｖである際のドレイン−ソース間の容量を減少することができるため、図５中に矢印Ａ、Ｂで示したように、半導体装置が完全空乏化したときのドレイン−ソース間の容量の変化量を小さくできる。このため、スイッチングノイズやゲート誤作動が発生することを抑制できる。なお、図５は、ゲート−ソース間の電圧を０Ｖ、周波数を１ＭＨｚとしたときのシミュレーション結果である。
また、このような半導体装置では、Ｎ型領域６の電荷量が耐圧に影響する。すなわち、図６に示されるように、Ｎ型領域６の厚さが厚くなると耐圧が低下する。具体的には、Ｎ型領域６の不純物濃度が１．０×１０１６ｃｍ−３の場合には、厚さが１μｍより厚くなると耐圧が低下し始める。そして、Ｎ型領域６の不純物濃度が２．０×１０１６ｃｍ−３および３．０×１０１６ｃｍ−３の場合には、厚さが０．６μｍより厚くなると耐圧が低下し始める。
また、図７に示されるように、Ｎ型領域６の不純物濃度が高くなると耐圧がする。具体的には、Ｎ型領域６の厚さが０．５μｍの場合には、不純物濃度が３．０×１０１６ｃｍ−３より大きくなると耐圧が低下し始める。そして、Ｎ型領域６の厚さが１μｍおよび２μの場合には、不純物濃度が１．０×１０１６ｃｍ−３より大きくなると耐圧が低下し始める。
このように、Ｎ型領域６の電荷量（厚さおよび不純物濃度）が耐圧に影響する。ここで、Ｎ型領域６の単位面積当たりの電荷量を不純物濃度×厚さ×素電荷と定義すると、単位面積当たりの電荷量と耐圧との関係は次のようになる。すなわち、図８に示されるように、Ｎ型領域６は、単位面積当たりの電荷量が１．２×１０−７Ｃ／ｃｍ２より大きくなると、耐圧が低下し始める。そして、単位面積当たりの電荷量が３．０×１０−７Ｃ／ｃｍ２より大きくなると、耐圧はほとんど変化しなくなる。単位面積当たりの電荷量が３．０×１０−７Ｃ／ｃｍ２より大きくなると耐圧がほとんど変化しなくなるのは、単位面積当たりの電荷量が多すぎてＮ型領域６が空乏化しないためにベース層４とＮ型領域６とのＰＮ接合面に形成される空乏層１４がＰ型カラム領域３に到達しなくなり、耐圧が最大限に低下するためである。
なお、図８では、Ｎ型領域６の不純物濃度が１．０〜３．０×１０１６ｃｍ−３の場合を図示しているが、Ｎ型領域６の不純物濃度が変化しても耐圧が低下し始める単位面積当たりの電荷量や耐圧が最小となる単位面積当たりの電荷量はほぼ変わらない。
したがって、Ｎ型領域６は、単位面積当たりの電荷量が３．０×１０−７Ｃ／ｃｍ２以下とされており、さらに好ましくは１．２×１０−７Ｃ／ｃｍ２以下とされていることがよい。
また、Ｎ型領域６は、単位面積当たりの電荷量が低すぎると、ドレイン−ソース間の電圧が０Ｖのときでも内蔵電位によって完全空乏化してしまうため、Ｐ型カラム領域３がソース電位となる。つまり、Ｎ型領域６は、単位面積当たりの電荷量が低すぎると、ドレイン−ソース間の電圧が０ＶのときでもＮ型領域６内に空乏化されていない非空乏層領域が存在しなくなり、Ｐ型カラム領域３がフローティング状態とならない。このため、Ｎ型領域６を形成したとしても出力容量損失が減少し難くなる。したがって、Ｎ型領域６は、ドレイン−ソース間の電圧が０Ｖのときに非空乏層領域を有する単位面積当たりの電荷量とされている。具体的には、図９に示されるように、Ｎ型領域６は、単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上である場合に出力容量損失が減少するため、単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上とされている。
なお、図９では、Ｎ型領域６の不純物濃度が１．０〜３．０×１０１６ｃｍ−３の場合を図示しているが、Ｎ型領域６の不純物濃度が変化しても出力容量損失が減少し始める単位面積当たりの電荷量はほぼ変わらない。また、図９は、ドレイン−ソース間の電圧を４００Ｖとしたときのシミュレーション結果である。
以上より、本実施形態のＮ型領域６は、単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上であり、３．０×１０−７Ｃ／ｃｍ２以下とされている。
なお、上記のような半導体装置は、要求される耐圧（使用用途）に応じてＮ型カラム領域２およびＰ型カラム領域３の深さ（半導体基板５の厚さ）が適宜変更される。しかしながら、図１０に示されるように、要求される耐圧によらず、出力容量損失は、Ｎ型領域６の単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上になると減少する。つまり、Ｎ型領域６の単位面積当たりの電荷量は、Ｎ型カラム領域２およびＰ型カラム領域３の深さに依存しない。
以上説明したように、本実施形態では、Ｐ型カラム領域３にＮ型領域６が形成されており、ドレイン−ソース間の電圧が０Ｖのとき、Ｐ型カラム領域３をフローティング状態にできる。このため、ドレイン−ソース間の容量を減少することができ、出力容量損失の低減を図ることができる。
また、ドレイン−ソース間の電圧が０Ｖのときのドレイン−ソース間の容量を減少することができるため、半導体装置が完全空乏化したときのドレイン−ソース間の容量の変化量を小さくできる。このため、スイッチングノイズやゲート誤作動が発生することを抑制できる。
さらに、Ｐ型カラム領域３にＮ型領域６が形成されているため、ダイオード動作のオン状態からオフ状態に変化してＮ型カラム領域２およびＰ型カラム領域３内のキャリアがＰ型カラム領域３を介してソース電極１２から抜き取られる際、Ｎ型領域６が障壁となる。このため、キャリアが緩やかにソース電極１２に抜き取られるソフトリカバリとなり、リカバリノイズやサージ電圧が増加することを抑制できる。
また、Ｎ型領域６は、単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上とされている。このため、出力容量損失の効果を確実に得ることができる。
さらに、Ｎ型領域６は、単位面積当たりの電荷量が３．０×１０−７Ｃ／ｃｍ２以下とされている。このため、耐圧が低下することを抑制できる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＮ型領域６をベース層４に形成するものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１１に示されるように、Ｎ型領域６は、ベース層４のうちのＰ型カラム領域３上に位置する部分に形成されている。なお、Ｎ型領域６は、幅（図１１中紙面左右方向の長さ）が２μｍ、厚さが１μｍ、不純物濃度が２．０×１０１６ｃｍ−３とされている。
このような半導体装置では、図１２Ａに示されるように、ドレイン−ソース間の電圧が０Ｖ（オフ状態）の場合には、Ｎ型カラム領域２とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４と、Ｎ型領域６とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４とが繋がっていない。つまり、Ｐ型カラム領域３はベース層４の電位と等しくなっている。そして、図１２Ｂに示されるように、ドレイン−ソース間に所定電圧が印加されると、Ｎ型カラム領域２とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４と、Ｎ型領域６とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４とが繋がる。このため、ベース層４とＰ型カラム領域３とが分断されてＰ型カラム領域３がフローティング状態となる。
そして、図１２Ｃに示されるように、ドレイン−ソース間の電圧が高くなると、Ｎ型領域６がこの空乏層１４で覆われる。さらに、図１２Ｄに示されるように、ドレイン−ソース間の電圧がさらに高くなると、空乏層１４がＰ型カラム領域３を完全に覆うことで半導体装置が完全空乏化される。
これによれば、図１３に示されるように、ドレイン−ソース間の電圧が０Ｖである場合には、Ｐ型カラム領域３はベース層４の電位と等しくなっているため、ドレイン−ソース間の容量は従来の半導体装置と変らない。しかしながら、ドレイン−ソース間に所定電圧が印加されると、Ｎ型カラム領域２とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４と、Ｎ型領域６とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４とが繋がる。そして、Ｐ型カラム領域３がフローティング状態になる（図１２Ｂ参照）。このため、この状態において、ドレイン−ソース間の容量を減少でき、出力容量損失の低減を図ることができる。なお、図１３は、ゲート−ソース間の電圧を０Ｖ、周波数を１ＭＨｚとしたときのシミュレーション結果である。
また、ベース層４にＮ型領域６を形成することにより、Ｐ型カラム領域３にＮ型領域６を形成した場合と比較して、Ｐ型カラム領域３に電界集中が発生することを抑制でき、耐圧の向上を図ることができる。
さらに、本実施形態では、ドレイン−ソース間の電圧が０Ｖである場合、Ｐ型カラム領域３はベース層４の電位と等しくされているため、オン抵抗が高くなることを抑制できる。
そして、このようにＮ型領域６をベース層４に形成した場合においても、上記第１実施形態と同様に、単位面積当たりの電荷量を２．０×１０−８Ｃ／ｃｍ２以上とすることにより、出力容量損失の効果を確実に得ることができる。そして、単位面積当たりの電荷量を３．０×１０−７Ｃ／ｃｍ２以下とすることにより、耐圧が低下することを抑制できる。
また、上記では、ベース層４にＮ型領域６を形成し、ドレイン−ソース間の電圧が０Ｖ（オフ状態）の場合に、Ｎ型カラム領域２とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４と、Ｎ型領域６とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４とが繋がっていないものを説明した。しかしながら、ベース層４にＮ型領域６を形成した場合であっても、Ｎ型領域６の幅等を適宜調整することにより、ドレイン−ソース間の電圧が０Ｖ（オフ状態）の場合に、Ｎ型カラム領域２とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４と、Ｎ型領域６とＰ型カラム領域３およびベース層４とのＰＮ接合面に形成される空乏層１４とが繋がるようにしてもよい。この場合は、上記第１実施形態と同様に、ドレイン−ソース間の電圧が０Ｖ（オフ状態）である場合のドレイン−ソース間の容量を減少することができるため、スイッチングノイズやゲート誤作動が発生することを抑制できる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してＮ型領域６の幅を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１４に示されるように、Ｎ型領域６は、Ｐ型カラム領域３の表層部の全面に形成されておらず、Ｐ型カラム領域３の表層部の一部に形成されている。具体的には、Ｎ型領域６は、幅（図１４中紙面左右方向の長さ）が１．５μｍとされ、中心がＰ型カラム領域３の中心と一致するようにＰ型カラム領域３の中央部に形成されている。すなわち、Ｎ型領域６の幅は、Ｐ型カラム領域３の幅の５０％の長さとされている。そして、Ｐ型カラム領域３は、ベース層４と繋がった状態とされて当該ベース層４と電気的に接続されている。
このように、Ｐ型カラム領域３の表層部の全面にＮ型領域６が形成されていない半導体装置としても、上記第２実施形態と同様に、ドレイン−ソース間に所定電圧が印加されるとＰ型カラム領域３がフローティング状態となるようにすることにより、出力容量損失を減少させることができる（図１５参照）。
なお、図１５は、Ｎ型領域６の厚さを１μｍとし、不純物濃度を１．０×１０１６ｃｍ−３、２．０×１０１６ｃｍ−３とし、ドレイン−ソース間の電圧を４００Ｖとしたときのシミュレーション結果である。また、図１５におけるＰ型カラム領域３の幅に対するＮ型領域６の幅の割合が０％とは、Ｐ型カラム領域３にＮ型領域６が形成されていないことを意味している。そして、図１５におけるＰ型カラム領域３の幅に対するＮ型領域６の幅の割合が１００％以上となるのは、図１６に示されるように、Ｎ型領域６がＰ型カラム領域３からＮ型カラム領域２に突出するように形成されている場合である。例えば、図１５におけるＰ型カラム領域３の幅に対するＮ型領域６の幅の割合が２００％とは、Ｎ型カラム領域２およびＰ型カラム領域３の表層部の全面がＮ型領域６にて覆われている状態のことである。このように、Ｎ型カラム領域２およびＰ型カラム領域３の表層部の全面がＮ型領域６で覆われる半導体装置とする場合には、例えば、Ｎ型カラム領域２およびＰ型カラム領域３を形成し、Ｎ型カラム領域２およびＰ型カラム領域３のドレイン層１側と反対側の表面の全面にイオン注入や熱処理を行ってＮ型領域６を形成した後、トレンチ８やゲート電極１０等を形成することによって製造される。また、このような半導体装置は、Ｎ型カラム領域２およびＰ型カラム領域３を形成し、先にトレンチ８を形成してからＮ型カラム領域２およびＰ型カラム領域３のドレイン層１側と反対側の表面の全面にイオン注入や熱処理を行ってＮ型領域６を形成した後、ゲート電極１０等を形成するようにしてもよい。そして、図１５に示されるように、Ｎ型領域６は、Ｐ型カラム領域３からＮ型カラム領域２に渡って形成されていても出力容量損失を減少させることができる。
また、本実施形態では、Ｎ型カラム領域２とＰ型カラム領域３の幅とが等しい半導体装置としているが、Ｐ型カラム領域３の幅に対するＮ型カラム領域３の幅の割合が３以下である場合には、Ｐ型カラム領域３の幅に対するＮ型領域６の幅の割合を３３％（０．３３）以上とすることが好ましい。図１７に示されるように、Ｐ型カラム領域３の幅に対するＮ型カラム領域２の幅の割合が３以下である場合、Ｐ型カラム領域３の幅に対するＮ型領域６の幅の割合が３３％以上である場合に出力容量損失が急峻に低減できるためである。また、Ｐ型カラム領域３の幅とＮ型カラム領域２の幅とが等しい場合、つまり、Ｐ型カラム領域３の幅に対するＮ型カラム領域２の幅の割合が１である場合には、Ｐ型カラム領域３の幅に対するＮ型領域６の幅の割合が１０％（０．１）以上である場合に出力容量損失を急峻に低減できる。
なお、本実施形態においても、上記第１実施形態と同様に、Ｎ型カラム領域６が形成されるＰ型カラム領域３の数は適宜変更可能であり、Ｎ型カラム領域６が形成されているＰ型カラム領域３と当該Ｎ型領域６との関係が上記のようにされていればよい。また、図１７は、Ｎ型領域６の厚さを１μｍとし、不純物濃度を２．０×１０１６ｃｍ−３とし、ドレイン−ソース間の電圧を４００Ｖとしたときのシミュレーション結果である。
そして、上記第２実施形態と同様に、ドレイン−ソース間の電圧が０Ｖである場合、Ｐ型カラム領域３はベース層４の電位と等しくされているため、オン抵抗が高くなることを抑制できる。
なお、上記では、Ｎ型領域６がＰ型カラム領域３の表層部の全面に形成されていないものとして、Ｎ型領域６がＰ型カラム領域３の中央部に形成されているものを説明した。しかしながら、Ｎ型領域６を形成する際のアライメントズレ等により、Ｎ型領域６とＰ型カラム領域３の中心とがずれていてもよい。
例えば、Ｐ型カラム領域３の中心とＮ型領域６の中心とのずれをバラツキとすると、図１８に示されるように、Ｎ型領域６の中心とＰ型カラム領域３の中心とがずれたとしても、出力容量損失はほとんど変化しない。同様に、図１９に示されるように、Ｎ型領域６の中心とＰ型カラム領域３の中心とがずれたとしても、耐圧はほとんど変化しない。
なお、図１８および図１９では、Ｎ型領域６の厚さを１μｍとし、Ｎ型領域６の幅を１．５μｍ（Ｐ型カラム領域３の幅の５０％の幅）とし、不純物濃度を２．０×１０１６ｃｍ−３としたときのシミュレーション結果である。また、図１８では、ドレイン−ソース間の電圧を４００Ｖとしている。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態に対してＮ型領域６の長手方向の長さを変更したものであり、その他に関しては第３実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図２０に示されるように、Ｎ型領域６は、幅がＰ型カラム領域３の幅と等しくされているが、長手方向（Ｐ型カラム領域３の延設方向）の長さがＰ型カラム領域３の長手方向の長さより短くされている。本実施形態では、Ｎ型領域６は、長手方向の中心とＰ型カラム領域３における長手方向の中心とが一致しており、長手方向の長さがＰ型カラム領域３の長手方向の長さの３３％の長さとされている。そして、Ｐ型カラム領域３は、ベース層４と繋がった状態とされて当該ベース層４と電気的に接続されている。なお、本実施形態では、Ｎ型カラム領域２およびＰ型カラム領域３の長手方向が本発明の一方向に相当している。
このように、Ｎ型領域６の長手方向の長さをＰ型カラム領域３の長手方向の長さより短くした半導体装置としても、上記第３実施形態と同様に、出力容量損失を減少させることができる（図２１参照）。
また、本実施形態では、Ｎ型カラム領域２とＰ型カラム領域３の幅とが等しい半導体装置としているが、Ｐ型カラム領域３の幅に対するＮ型カラム領域３の幅の割合が３以下である場合には、Ｐ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合を３３％（０．３３）以上とすることが好ましい。図２１に示されるように、Ｐ型カラム領域３の長手方向の長さに対するＮ型カラム領域２の長手方向の長さが３以下である場合、Ｐ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合が３３％以上である場合に出力容量損失を急峻に低減できるためである。また、Ｐ型カラム領域３の幅とＮ型カラム領域２の幅が等しい場合、つまり、Ｐ型カラム領域３の幅に対するＮ型カラム領域２の幅の割合が１である場合には、Ｐ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合が１８％（０．１８）以上である場合に出力容量損失が急峻に低減できる。
なお、本実施形態においても、上記第１実施形態と同様に、Ｎ型カラム領域６が形成されるＰ型カラム領域３の数は適宜変更可能であり、Ｎ型カラム領域６が形成されているＰ型カラム領域３と当該Ｎ型領域６との関係が上記のようにされていればよい。また、図２１は、Ｎ型領域６の厚さを１μｍとし、不純物濃度を３．０×１０１６ｃｍ−３とし、ドレイン−ソース間の電圧を４００Ｖとしたときのシミュレーション結果である。そして、図２１におけるＰ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合が０％とは、Ｐ型カラム領域３にＮ型領域６が形成されていないことを意味している。
また、図２１に示されるように、例えば、Ｐ型カラム領域３の幅に対するＮ型カラム領域２の幅の割合が１である場合には、Ｐ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合が５０％以上になると出力容量損失が増加する。これは、Ｎ型領域６の被覆率を高くすることによって電荷量が増加し、Ｎ型領域６が完全空乏化する電圧値が高くなるためである。したがって、用途に応じて、Ｐ型カラム領域３の長手方向の長さに対するＮ型領域６の長手方向の長さの割合を適宜変更することが好ましい。
なお、上記では、Ｎ型領域６とＰ型カラム領域３との中心が一致しているものを説明したが、Ｎ型領域６とＰ型カラム領域３の中心とがずれていてもよい。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対してＮ型領域６を形成する部分を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図２２に示されるように、Ｎ型領域６は、Ｐ型カラム領域３の深さ方向において、表層部と底部との間に形成されている。具体的には、Ｎ型領域６は、Ｐ型カラム領域３とベース層４との界面（ＰＮ接合面）から１０μｍの深さに形成されている。
このように、Ｎ型領域６を形成する場所を変更することにより、半導体装置が完全空乏化するときのドレイン−ソース間の電圧を適宜変更することができるため、外部機器との接続条件等の自由度を向上できる。
すなわち、上記半導体装置は、例えば、スイッチング速度を調整する外部機器としての外部コンデンサ（スナバコンデンサ）と同時に用いられるが、ドレイン−ソース間の容量変化が大きい部分が外部コンデンサの容量と一致するとノイズが発生し易い。つまり、図２３に示されるように、Ｎ型領域６が形成されていない場合や、Ｎ型領域６が表層部に形成されている場合（Ｎ型領域６の深さが０μｍ）には、ドレイン−ソース間の容量が急峻に変化する部分（半導体装置が完全空乏化する部分）と、外部コンデンサの容量とが一致するためにノイズが発生し易い。これに対し、Ｎ型領域６の深さが１０μｍの場合には、ドレイン−ソース間の容量が緩やかに変化する部分が外部コンデンサの容量と一致するためにノイズが発生することを抑制できる。
なお、図２３において、Ｎ型領域６の深さとは、Ｐ型カラム領域３とベース層４との界面からの深さのことであり、Ｎ型領域６の深さが０μｍとは、Ｎ型領域６がＰ型カラム領域３の表層部に形成されていることである。また、図２３は、Ｎ型領域６の厚さを１μｍとし、不純物濃度を２．０×１０１６ｃｍ−３としたときのシミュレーション結果である。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第５実施形態に対してＮ型領域６を複数形成するものであり、その他に関しては第５実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図２４に示されるように、Ｎ型領域６は、Ｐ型カラム領域３に複数形成されている。具体的には、Ｎ型領域６は、Ｐ型カラム領域３のうちの表層部に形成されていると共に、Ｐ型カラム領域３とベース層４との界面からの深さが１０μｍとなる部分に形成されている。
これによれば、図２５に示されるように、Ｎ型領域６がＰ型カラム領域３の表層部に形成されているため、ドレイン−ソース間の容量を減少することができる。また、Ｎ型領域６がＰ型カラム領域３とベース層４との界面からの深さが１０μｍとなる部分に形成されているため、半導体装置が完全空乏化するときのドレイン−ソース間の電圧を変更することができる。
すなわち、Ｎ型領域６をＰ型カラム領域３の深さ方向に複数形成することにより、各部分に形成された特性を有する半導体装置とできる。
なお、上記では、Ｎ型領域６をＰ型カラム領域３に複数形成する例について説明したが、複数のＮ型領域６の一部がベース層４に形成されていてもよい。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、第１導電型をＮ型、第２導電型をＰ型とする場合について説明したが、第１導電型をＰ型、第２導電型をＮ型とする半導体装置についても、本発明を適用することができる。つまり、上記各実施形態で説明した各部の導電型を反転させた構造についても、本発明を適用することができる。
また、上記各実施形態で説明した半導体装置の構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、トレンチ８は、Ｎ型カラム領域２およびＰ型カラム領域３の配列方向に沿って延設されていなくてもよい。すなわち、トレンチ８は、Ｎ型カラム領域２およびＰ型カラム領域３を横断するように形成されていてもよい。
そして、半導体素子はＭＯＳＦＥＴに限らず、ダイオード等でもよい。また、Ｎ型のドレイン層１の代わりにＰ型のコレクタ層を有する半導体装置としてもよい。つまり、半導体素子はＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。さらに、ゲート構造は、トレンチゲート型ではなく、プレーナ型でもよい。また、ＳＪ構造についても、上記したストライプ状でなく、ドット状でもよい。さらに、横型ＭＯＳＦＥＴが形成された半導体装置としてもよい。そして、ドレイン層１として、シリコン基板の代わりに、窒化ガリウム基板、炭化珪素基板、ダイヤモンド基板等を用いてもよい。また、Ｎ型カラム領域２、Ｐ型カラム領域３、ベース層４は、シリコンの代わりに、窒化ガリウム、炭化珪素、ダイヤモンド等で構成されていてもよい。
さらに、上記各実施形態において、隣接するＰ型カラム領域３の一方のみにＮ型領域６が形成された半導体装置としてもよい。すなわち、Ｎ型領域６は、いわゆる間引き構造的に形成されていてもよい。
そして、上記各実施形態において、ベース層４は、Ｎ型カラム領域２およびＰ型カラム領域３の表層部に、互いに離間するように複数形成されていてもよい。
さらに、Ｎ型領域６の形状は、特に限定されるものではない。例えば、図２６に示されるように、Ｎ型領域６は、Ｐ型カラム領域３の深さ方向に沿って幅が狭くなるテーパ形状とされていてもよい。
また、図２７Ａに示されるように、Ｎ型領域６は、Ｐ型カラム領域３内に形成される場合には、平面形状において、長手方向に沿って隣接するＮ型カラム領域２の一方から離間していくテーパ形状とされていてもよい。そして、図２７Ｂに示されるように、Ｎ型領域６は、Ｐ型カラム領域３内に形成される場合には、平面形状において、長手方向に沿って隣接するＮ型カラム領域２の両方から離間していくテーパ形状とされていてもよい。さらに、図２７Ｃに示されるように、Ｎ型領域６は、平面形状において、Ｎ型カラム領域２およびＰ型カラム領域３に渡るテーパ形状とされていてもよい。また、図２７Ｄに示されるように、Ｎ型領域６は、平面形状において、Ｐ型カラム領域３内にまばらに形成されていてもよい。
１ ドレイン層（半導体層）
２ Ｎ型カラム領域（第１導電型カラム領域）
３ Ｐ型カラム領域（第２導電型カラム領域）
４ ベース層（第２導電型層）
５ 半導体基板
６ Ｎ型領域（第１導電型領域）
１２ ソース電極（第２電極）
１３ ドレイン電極（第１電極）
１４ 空乏層

Claims (13)

  1. 第１導電型または第２導電型にて構成された半導体層（１）と、
    前記半導体層上に形成された第１導電型カラム領域（２）と、
    前記半導体層上に形成され、前記第１導電型カラム領域と共にスーパージャンクション構造を構成する第２導電型カラム領域（３）と、
    前記第１導電型カラム領域および前記第２導電型カラム領域上に形成された第２導電型層（４）と、を有する半導体基板（５）を備え、
    前記半導体層と電気的に接続される第１電極（１３）と前記第２導電型層と電気的に接続される第２電極（１２）との間に電流を流す半導体装置において、
    前記第２導電型カラム領域および前記第２導電型カラム領域上に位置する半導体層の少なくともいずれか一方に第１導電型領域（６）が形成され、
    前記第１導電型領域は、前記第１電極と前記第２電極との間の電圧が０であるときに非空乏層領域を有し、
    前記第１電極と前記第２電極との間の電圧が所定電圧であるとき、前記第１導電型カラム領域と前記第２導電型カラム領域および前記第２導電型層との界面に形成される空乏層（１４）と、前記第１導電型領域と当該第１導電型領域が形成される領域の界面との間に形成される空乏層（１４）とが繋がることを特徴とする半導体装置。
  2. 前記第１電極と前記第２電極との間の電圧が０であるとき、前記第１導電型カラム領域と前記第２導電型カラム領域および前記第２導電型層との界面に形成される空乏層と、前記第１導電型領域と当該第１導電型領域が形成される領域の界面との間に形成される空乏層とが繋がることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１導電型領域は、単位面積当たりの電荷量が２．０×１０−８Ｃ／ｃｍ２以上とされていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１導電型領域は、単位面積当たりの電荷量が３．０×１０−７Ｃ／ｃｍ２以下とされていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 前記第１導電型領域は、前記半導体基板の面方向において、前記第２導電型カラム領域の全面に形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 前記第１導電型領域は、前記半導体基板の面方向において、前記第２導電型カラム領域の一部に形成されており、
    前記第２導電型カラム領域は、前記第２導電型層と繋がっていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
  7. 前記第１導電型カラム領域および前記第２導電型カラム領域は、前記半導体層の面方向と平行な一方向に延設されると共に、当該一方向と直交する方向に繰り返し配列されており、
    前記第１導電型領域は、前記第１導電型カラム領域および前記第２導電型カラム領域の配列方向の長さが前記第２導電型カラム領域の前記配列方向の長さより短くされていることを特徴とする請求項６に記載の半導体装置。
  8. 第２導電型カラム領域の前記配列方向の長さに対する第１導電型カラム領域の前記配列方向の長さの割合が３以下である場合、前記第２導電型カラム領域の前記配列方向の長さに対する前記第１導電型領域の前記配列方向の長さの割合が３３％以上であることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１導電型カラム領域および前記第２導電型カラム領域は、前記半導体層の面方向と平行な一方向に延設されると共に、当該一方向と直交する方向に繰り返し配列されており、
    前記第１導電型領域は、前記一方向の長さが前記第２導電型カラム領域の前記一方向の長さより短くされていることを特徴とする請求項６に記載の半導体装置。
  10. 第２導電型カラム領域の前記第１導電型カラム領域および前記第２導電型カラム領域の配列方向の長さに対する第１導電型カラム領域の前記配列方向の長さの割合が３以下である場合、前記第２導電型カラム領域の前記一方向の長さに対する前記第１導電型領域の前記一方向の長さの割合が３３％以上であることを特徴とする請求項９に記載の半導体装置。
  11. 前記第１導電型領域は、前記第２導電型カラム領域の表層部に形成されていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
  12. 前記第１導電型領域は、前記第２導電型カラム領域の表層部と前記表層部と反対側の底部との間に形成されていることを特徴とする請求項１ないし１１のいずれか１つに記載に記載の半導体装置。
  13. 前記第１導電型領域は、前記半導体基板の厚さ方向において、前記第２導電型カラム領域に複数形成されていることを特徴とする請求項１ないし１２のいずれか１つに記載の半導体装置。
JP2014256396A 2014-03-20 2014-12-18 半導体装置 Pending JP2015195345A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014256396A JP2015195345A (ja) 2014-03-20 2014-12-18 半導体装置
CN201580015009.2A CN106104808A (zh) 2014-03-20 2015-03-16 半导体装置
DE112015001353.9T DE112015001353T5 (de) 2014-03-20 2015-03-16 Halbleitervorrichtung
US15/123,755 US20170018642A1 (en) 2014-03-20 2015-03-16 Semiconductor device
PCT/JP2015/001440 WO2015141212A1 (ja) 2014-03-20 2015-03-16 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014058060 2014-03-20
JP2014058060 2014-03-20
JP2014256396A JP2015195345A (ja) 2014-03-20 2014-12-18 半導体装置

Publications (1)

Publication Number Publication Date
JP2015195345A true JP2015195345A (ja) 2015-11-05

Family

ID=54144195

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014256396A Pending JP2015195345A (ja) 2014-03-20 2014-12-18 半導体装置

Country Status (5)

Country Link
US (1) US20170018642A1 (ja)
JP (1) JP2015195345A (ja)
CN (1) CN106104808A (ja)
DE (1) DE112015001353T5 (ja)
WO (1) WO2015141212A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108110058A (zh) * 2017-12-14 2018-06-01 福建晋润半导体技术有限公司 一种非对称mosfet器件及其制备方法
CN108198851B (zh) * 2017-12-27 2020-10-02 四川大学 一种具有载流子存储效应的超结igbt
IT201800006323A1 (it) * 2018-06-14 2019-12-14 Dispositivo a semiconduttore del tipo a bilanciamento di carica, in particolare per applicazioni rf ad elevata efficienza, e relativo procedimento di fabbricazione
CN108899282B (zh) * 2018-07-04 2021-09-14 济南安海半导体有限公司 带有电荷平衡结构的沟槽栅场效应晶体管及其制造方法
JP7271659B2 (ja) 2018-10-18 2023-05-11 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 絶縁ゲートパワー半導体装置、およびそのような装置を製造するための方法
CN109830532A (zh) 2019-01-22 2019-05-31 上海华虹宏力半导体制造有限公司 超结igbt器件及其制造方法
CN112310205B (zh) * 2019-07-29 2022-04-19 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法
CN115132875B (zh) * 2022-07-26 2024-02-06 核芯光电科技(山东)有限公司 一种减少Si-PIN探测装置的电容的方法及Si-PIN探测装置
CN117525156A (zh) * 2024-01-05 2024-02-06 深圳天狼芯半导体有限公司 一种具有阳极肖特基接触的mosfet及制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168327A (ja) * 1999-12-09 2001-06-22 Hitachi Ltd 半導体装置とそれを用いたパワースイッチング駆動システム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4723816B2 (ja) * 2003-12-24 2011-07-13 株式会社豊田中央研究所 半導体装置
JP2006261562A (ja) * 2005-03-18 2006-09-28 Toyota Industries Corp 半導体装置
JP5298565B2 (ja) * 2008-02-22 2013-09-25 富士電機株式会社 半導体装置およびその製造方法
JP5863574B2 (ja) * 2012-06-20 2016-02-16 株式会社東芝 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168327A (ja) * 1999-12-09 2001-06-22 Hitachi Ltd 半導体装置とそれを用いたパワースイッチング駆動システム

Also Published As

Publication number Publication date
WO2015141212A1 (ja) 2015-09-24
DE112015001353T5 (de) 2016-12-01
CN106104808A (zh) 2016-11-09
US20170018642A1 (en) 2017-01-19

Similar Documents

Publication Publication Date Title
WO2015141212A1 (ja) 半導体装置
US10749027B2 (en) Methods and apparatus related to termination regions of a semiconductor device
US9917183B2 (en) Semiconductor device
US8829608B2 (en) Semiconductor device
JP2013258327A (ja) 半導体装置及びその製造方法
JP5136578B2 (ja) 半導体装置
JP2008182054A (ja) 半導体装置
JP2008124346A (ja) 電力用半導体素子
JP2012204590A (ja) 半導体装置およびその製造方法
JP2015133380A (ja) 半導体装置
JP5687582B2 (ja) 半導体素子およびその製造方法
JP2012204636A (ja) 半導体装置およびその製造方法
JP2012069797A (ja) 絶縁ゲート型トランジスタ
JP6381101B2 (ja) 炭化珪素半導体装置
JP2012004458A (ja) 半導体装置およびその製造方法
JP2016225343A (ja) 半導体装置
JP6283709B2 (ja) 半導体装置
JP2011055017A (ja) 半導体装置
US20160079350A1 (en) Semiconductor device and manufacturing method thereof
JP2008306022A (ja) 半導体装置
JP6173987B2 (ja) 半導体装置
JP2009016480A (ja) 半導体装置、及び半導体装置の製造方法
JP6317727B2 (ja) 半導体装置
JP2009105219A (ja) 半導体装置
JP7326991B2 (ja) スイッチング素子

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180424

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20181113