JP2012004458A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】本発明の実施形態は、スイッチング特性を高速化しオン抵抗を低減化した半導体装置を提供することを目的とする。
【解決手段】実施形態に係る半導体装置は、第1導電型の第1半導体層の上に設けられた、第1半導体層よりも低キャリア濃度の第1導電型の第2半導体層と、第2半導体層の上に設けられた第2導電型の第3半導体層と、第3半導体層の表面に選択的に設けられた第1導電型の第4半導体層と、を備える。さらに、第1主電極と、第2主電極と、第4半導体層および第3半導体層を貫通し第2半導体層に達した第1トレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、を備え、第1トレンチの底部側の第2半導体層中に、前記ゲート電極と対向して第2導電型の第1半導体領域が設けられ、第1半導体領域と第3半導体層との間の第1トレンチの底部に沿って、第1導電型の不純物が第2半導体層よりも高濃度にドープされた第2半導体領域が設けられたことを特徴とする。
【選択図】図1
【解決手段】実施形態に係る半導体装置は、第1導電型の第1半導体層の上に設けられた、第1半導体層よりも低キャリア濃度の第1導電型の第2半導体層と、第2半導体層の上に設けられた第2導電型の第3半導体層と、第3半導体層の表面に選択的に設けられた第1導電型の第4半導体層と、を備える。さらに、第1主電極と、第2主電極と、第4半導体層および第3半導体層を貫通し第2半導体層に達した第1トレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、を備え、第1トレンチの底部側の第2半導体層中に、前記ゲート電極と対向して第2導電型の第1半導体領域が設けられ、第1半導体領域と第3半導体層との間の第1トレンチの底部に沿って、第1導電型の不純物が第2半導体層よりも高濃度にドープされた第2半導体領域が設けられたことを特徴とする。
【選択図】図1
Description
本発明の実施形態は、半導体装置およびその製造方法に関する。
パワーエレクトロニクスの分野では、消費電力の削減を目的とした半導体装置の高性能化が進められている。例えば、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)のオン抵抗を低くすることにより電力損失を低減するとともに、スイッチング速度を高速化して効率の高い電力制御を実現することが求められている。
しかしながら、半導体装置の構成において、オン抵抗の低減とスイッチング速度の高速化とはトレードオフの関係となる場合がある。例えば、縦方向にチャネルが形成されるトレンチゲートを有する半導体装置は、隣接するゲート間の間隔を微細化して実効的なチャネル幅を広くすることが可能であり、オン抵抗の低減に有利とされている。
一方、ゲート間隔が微細化されゲート電極の面積が相対的に増加すると、ゲートドレイン間の容量、いわゆる帰還容量が大きくなり、スイッチング速度が低下していまうという問題がある。そこで、ゲートドレイン間の帰還容量を低減した低オン抵抗の半導体装置が求められている。
本発明の実施形態の課題は、スイッチング特性の高速化とオン抵抗の低減化である。
実施形態に係る半導体装置は、第1導電型の第1半導体層と、前記第1半導体層の上に設けられ、前記第1半導体層よりも低キャリア濃度の第1導電型の第2半導体層と、前記第2半導体層の上に設けられた第2導電型の第3半導体層と、前記第3半導体層の表面に選択的に設けられた前記第1導電型の第4半導体層と、を備える。さらに、前記第1半導体層に電気的に接続された第1主電極と、前記第3半導体層および前記第4半導体層に電気的に接続された第2主電極と、前記第4半導体層および前記第3半導体層を貫通し前記第2半導体層に達した第1トレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、を備え、前記第1トレンチの底部側の第2半導体層中に、前記ゲート電極と対向して第2導電型の第1半導体領域が設けられ、前記第1半導体領域と前記第3半導体層との間の前記第1トレンチの底部に沿って、第1導電型の不純物が前記第2半導体層よりも高濃度にドープされた第2半導体領域が設けられたことを特徴とする。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。なお、以下の実施形態では、第1導電型は、n型、第2導電型は、p型として説明するが、第1導電型をp型、第2導電型をn型とする実施形態も可能である。
(第1実施形態)
本実施形態に係る半導体装置は、n型の第1半導体層1と、第1半導体層1の上に設けられ、第1半導体層1よりも低キャリア濃度のn型である第2半導体層2と、第2半導体層2の上に設けられたp型の第3半導体層3と、第3半導体層の表面に選択的に設けられたn型の第4半導体層4と、を備えている。
本実施形態に係る半導体装置は、n型の第1半導体層1と、第1半導体層1の上に設けられ、第1半導体層1よりも低キャリア濃度のn型である第2半導体層2と、第2半導体層2の上に設けられたp型の第3半導体層3と、第3半導体層の表面に選択的に設けられたn型の第4半導体層4と、を備えている。
さらに、第1半導体層1に電気的に接続された第1主電極5と、第3半導体層3および第4半導体層4に電気的に接続された第2主電極6と、第4半導体層4および第3半導体層3を貫通して第2半導体層2に達した第1トレンチ12の内部に、ゲート絶縁膜13を介して埋め込まれたゲート電極14と、を備えている。
第1トレンチ12の底部と第1半導体層1との間において、第1トレンチの底部周辺の第2半導体層中にp型の第1半導体領域17が設けられ、さらに、第3半導体層3と第1半導体領域17との間において、第1トレンチの底部に沿った部分に、n型の第2半導体領域の一部18aがゲート絶縁膜13に接して設けられている。
以下、図1を参照して第1実施形態に係る半導体装置100を具体的に説明する。
半導体装置100は、第1半導体層であるn型ドレイン層1の上に設けられた第2の半導体層であるn型ドリフト層2を備えている。n型ドリフト層2は、n型ドレイン層1よりも低キャリア濃度に設けられている。
半導体装置100は、第1半導体層であるn型ドレイン層1の上に設けられた第2の半導体層であるn型ドリフト層2を備えている。n型ドリフト層2は、n型ドレイン層1よりも低キャリア濃度に設けられている。
n型ドリフト層2の表面には、p型ベース層3が設けられている。
p型ベース層3は、例えば、n型ドリフト層2の表面にp型不純物であるボロン(B)をイオン注入し、熱処理を加えてn型ドレイン層1の方向へ拡散させることにより形成することができる。
さらに、図1中に示すように、隣り合うゲート電極14に挟まれた中央において、p型不純物の量を多くして、p型ベース層3がn型ドレイン層1に向かって突出するように設けることもできる。
p型ベース層3は、例えば、n型ドリフト層2の表面にp型不純物であるボロン(B)をイオン注入し、熱処理を加えてn型ドレイン層1の方向へ拡散させることにより形成することができる。
さらに、図1中に示すように、隣り合うゲート電極14に挟まれた中央において、p型不純物の量を多くして、p型ベース層3がn型ドレイン層1に向かって突出するように設けることもできる。
p型ベース層3の表面には、第4半導体層としてのn型ソース層4が設けられている。n型ソース層4は、例えば、p型ベース層3の表面に、n型不純物である砒素(As)をイオン注入することによって形成することができる。
n型ソース層4の表面には、n型ソース層4およびp型ベース層3を貫通してn型ドリフト層2に達するようにトレンチ12が設けられている。トレンチ12は、第1のトレンチであり、ゲート電極14が内部に埋め込まれている。トレンチ12の内面には、ゲート絶縁膜13が形成され、n型ソース層4およびp型ベース層3、n型ドリフト層2からゲート電極14を絶縁している。
ゲート電極14の上には、第2主電極であるソース電極6が、層間絶縁膜15を介して設けられている。ゲート電極14は、層間絶縁膜15によりソース電極6から絶縁されている。さらに、ソース電極6は、n型ソース層4の表面に接して設けられており、n型ソース層4に電気的に接続されている。
一方、n型ドリフト層2とは反対のn型ドレイン層1の裏面側には、第1の主電極であるドレイン電極5が設けられている。
半導体装置100は、例えば、ドレイン電極5にプラス電圧を印加し、ソース電極6を接地して動作させることができる。ドレイン電流は、ドレイン電極5からn型ドレイン層1、n型ドリフト層2、p型ベース層3とゲート絶縁膜13との界面に形成される反転チャネル、およびn型ソース層4を介してソース電極6へ流れる。
半導体装置100は、例えば、ドレイン電極5にプラス電圧を印加し、ソース電極6を接地して動作させることができる。ドレイン電流は、ドレイン電極5からn型ドレイン層1、n型ドリフト層2、p型ベース層3とゲート絶縁膜13との界面に形成される反転チャネル、およびn型ソース層4を介してソース電極6へ流れる。
隣り合うゲート電極14に挟まれたn型ソース層4の中央には、n型ソース層4の表面からn型ソース層4を貫通してp型ベース層3に達するp型コンタクト領域7が形成されている。p型コンタクト領域7は、ソース電極6とp型ベース層3とを電気的に接続してp型ベース層3の電位を固定し閾値電圧を安定させる。さらに、ゲート電圧が閾値電圧以下にオフされ反転チャネルが閉じた場合には、p型コンタクト領域7は、p型ベース層3からソース電極6へホールを流すバイパスとなり、例えば、アバランシェ降伏に起因する破壊耐量を向上させることができる。
本実施形態に係る半導体装置100では、上記の構成に加えて、トレンチ12の底面において、第1半導体領域であるp型領域17が、ゲート絶縁膜13を挟んでゲート電極14に対向して設けられている。
さらに、p型領域17のドレイン側、および、p型領域17とp型ベース層3との間には、第2半導体領域であるn型拡散領域18が設けられている。
さらに、p型領域17のドレイン側、および、p型領域17とp型ベース層3との間には、第2半導体領域であるn型拡散領域18が設けられている。
n型拡散領域18は、例えば、トレンチ12の底部にn型不純物である砒素(As)またはリン(P)をイオン注入し、熱拡散させることにより形成することができる。また、p型領域17も、トレンチ12の底部にp型不純物であるボロン(B)をイオン注入して形成することができる。
本実施形態に示すように、p型領域17をゲート電極14とn型ドレイン層1との間に介在させることにより、ゲートドレイン間の容量を低減することができる。
例えば、トレンチ12の底部に接してp型領域17を形成したことにより、ドレイン電位による電界がトレンチ12の底部に生じず、トレンチ12の底部がゲートドレイン間容量に寄与しなくなる効果が得られる。
例えば、トレンチ12の底部に接してp型領域17を形成したことにより、ドレイン電位による電界がトレンチ12の底部に生じず、トレンチ12の底部がゲートドレイン間容量に寄与しなくなる効果が得られる。
さらに、図1中に示すように、p型ベース層3を深く拡散させてドレイン側に突出させ、トレンチ12のp型ベース層3からn型ドリフト層2への突き出し量を最小とすることができる。これにより、トレンチ12の底部周りのn型ドリフト層2とゲート電極14とが対抗する面積を小さくすることができ、ゲートドレイン間容量を低減することが可能である。
一方、p型ベース層3がドレイン側へ拡散し過ぎると、ゲート絶縁膜13とp型ベース層3との界面に形成される反転チャネルが長くなり、さらに、トレンチ12の底部におけるn型ドリフト層2から反転チャネルへの間口が狭くなり、オン抵抗が高くなる場合がある。
そこで、n型ドリフト層2よりも高いキャリア濃度のn型拡散領域18をトレンチ12の底部に形成することにより、p型ベース層3の拡散のストッパーとして機能させ、トレンチ12のp型ベース層3からの突き出し量を最小となるよう制御することができる。
n型拡散領域18において、p型領域17とp型ベース層3との間にゲート絶縁膜13に接して設けられた一部18aは、p型ベース層3とゲート絶縁膜13との界面に形成される反転チャネルと、n型ドリフト層2と、をつなぐ電流パスとして機能し、オン抵抗を低減させる。
図2は、第1実施形態に係る半導体装置100の構造を示す模式図である。図2(a)は、チップ面の平面配置を示す模式図であり、図2(b)および(c)は、素子部23と終端部24の境界を示す部分断面図である。
本実施形態において、第2半導体領域18は、第1主電極5と第2主電極6との間に電流が流れる素子部23に設けられる。さらに、第1半導体領域17は、素子部23の外周に設けられた第2導電型の第3半導体領域21を介して第2主電極6に電気的に接続されても良い。
さらに、第1主電極5と第2主電極6との間に電圧が印加され、第1主電極5と第2主電極6との間に流れる電流が遮断されたオフモードにおいて、第1半導体領域17と第2半導体領域18とを空乏化させることができる。
図2(a)は、ソース電極6を除いたチップ表面における平面配置を模式的に示している。層間絶縁膜15がストライプ状に形成され、層間絶縁膜15の間にn型ソース層4およびp型コンタクト領域7が設けられている。層間絶縁膜15の下には、ゲート電極14が埋め込まれている。
n型ソース層4およびp型コンタクト領域7が設けられたチップ面の中央は、図示しないドレイン電極5からソース電極6へドレイン電流を流す素子部23である。
例えば、図1は、図2(a)中に示すI−I断面における素子部23のユニットセルを示している。
例えば、図1は、図2(a)中に示すI−I断面における素子部23のユニットセルを示している。
一方、素子部23の外側は終端部24であり、n型ソース層4およびp型コンタクト領域7の外周に沿って、第3半導体領域であるガードリング(GR)拡散領域21が設けられている。
図2(b)は、図2(a)中のII−II断面における素子部23と終端部24との境界を模式的に示す部分断面図である。同図中に示すように、GR拡散領域21は、ゲート電極14よりもドレイン側に深く設けられている。GR拡散領域21は、p型の導電型に形成される。例えば、n型ドリフト層2の表面にp型不純物であるボロン(B)をイオン注入し、熱拡散させることにより形成することができる。
図2(b)は、図2(a)中のII−II断面における素子部23と終端部24との境界を模式的に示す部分断面図である。同図中に示すように、GR拡散領域21は、ゲート電極14よりもドレイン側に深く設けられている。GR拡散領域21は、p型の導電型に形成される。例えば、n型ドリフト層2の表面にp型不純物であるボロン(B)をイオン注入し、熱拡散させることにより形成することができる。
図2(b)に示す例では、トレンチ12の底部に設けられたp型領域17は、GR拡散領域21に接続して設けられている。したがって、p型領域17は、GR拡散領域21を介してソース電極6に電気的に接続されている。これにより、ソースドレイン間に印加されえるドレイン電圧の低い段階からトレンチ12の底部における空乏化が始まり、ゲートドレイン間の容量を低減させることができる。
さらに、p型領域17にドープされたp型不純物の量とn型拡散領域18にドープされたn型不純物の量とをバランスさせることにより、p型領域17およびn型拡散領域18の全体を空乏化させることができる。例えば、p型領域17にドープされたp型不純物の量とn型拡散領域18にドープされたn型不純物の量との差を、p型領域17にドープされたp型不純物の量の20%以内とすることができる。
p型領域17およびn型拡散領域18の全体を空乏化させることにより、トレンチ12の底部全体が空乏層となる。これにより、トレンチ12の底部における電界集中を防ぐことができ、破壊耐量を向上させることができる。
一方、p型領域17が空乏化しないように、p型領域17にドープされるp型不純物の量を、n型拡散領域18にドープされるn型不純物の量よりも多くすることもできる。
p型領域17の全体が空乏化されないことにより、例えば、トレンチ12の底部の電位をソース電極と同じ0Vに維持することができる。これにより、トレンチ12の底部にチャージされる電荷量が少なくなり、スイッチング速度を高速化することができる。
p型領域17の全体が空乏化されないことにより、例えば、トレンチ12の底部の電位をソース電極と同じ0Vに維持することができる。これにより、トレンチ12の底部にチャージされる電荷量が少なくなり、スイッチング速度を高速化することができる。
図2(c)に示す例では、p型領域17は、GR拡散領域21に接続されておらず、離間して設けられている。そして、p型領域17は、フローティングポテンシャルとなっている。このように、n型ドリフト層2の中に、ドレイン電極5とゲート電極14との間の中間電位をとるフローティングポテンシャルを形成することにより、等電位面の分布を変えて電界集中を防ぎ、耐圧低下を抑制することができる。
なお、上記の実施形態に係る半導体装置100では、素子部23の周りにGR拡散領域21を形成した例を示したが、p型ベース層3が終端部24に延在してソース電極6に接続される構成としても良い。その場合は、p型領域17は、終端部24に延在したp型ベース層3に接続させることができる。
(第2実施形態)
図3は、第2実施形態に係る半導体装置200の断面を示す模式図である。
本実施形態に係る半導体装置200では、第1半導体領域35は、ゲート電極14から第1半導体層1へ向かう方向にピラー状に延在して設けられている。
さらに、第1主電極5と第2主電極6との間に電圧が印加され、第1主電極5と第2主電極6との間に流れる電流が遮断されたオフモードにおいて、第1半導体領域35と第2半導体領域34とが空乏化するように設けられている。
図3は、第2実施形態に係る半導体装置200の断面を示す模式図である。
本実施形態に係る半導体装置200では、第1半導体領域35は、ゲート電極14から第1半導体層1へ向かう方向にピラー状に延在して設けられている。
さらに、第1主電極5と第2主電極6との間に電圧が印加され、第1主電極5と第2主電極6との間に流れる電流が遮断されたオフモードにおいて、第1半導体領域35と第2半導体領域34とが空乏化するように設けられている。
以下、図3を参照して半導体装置200について具体的に説明する。
半導体装置200は、n型ドレイン層1の上にn型ドリフト層2を備え、n型ドリフト層2の表面には、p型ベース層3、さらに、p型ベース層3の表面にn型ソース層4が設けられている。
半導体装置200は、n型ドレイン層1の上にn型ドリフト層2を備え、n型ドリフト層2の表面には、p型ベース層3、さらに、p型ベース層3の表面にn型ソース層4が設けられている。
n型ソース層4およびp型ベース層3を貫通してn型ドリフト層2に達するように形成されたトレンチ32の内部には、ゲート絶縁膜13を介してゲート電極14が設けられている。さらに、ゲート電極14の上には、層間絶縁膜15を介して、バリアメタル層39およびソース電極6が設けられている。
バリアメタル層39には、例えば、チタンタングステン(TiW)合金を用いることができ、ソース電極6としてアルミニウム(Al)が用いられた場合のマイグレーションを抑制する。
バリアメタル層39には、例えば、チタンタングステン(TiW)合金を用いることができ、ソース電極6としてアルミニウム(Al)が用いられた場合のマイグレーションを抑制する。
バリアメタル層39は、層間絶縁膜15およびn型ソース層4の表面に接して設けられている。ゲート電極14は、層間絶縁膜15によりバリアメタル層39から絶縁されている。一方、n型ソース層4は、バリアメタル層39を介してソース電極6に電気的に接続されている。
隣り合うゲート電極14に挟まれたn型ソース層4の中央には、p型コンタクト領域37が、n型ソース層4を貫通してp型ベース層3に達する深さに設けられている。これにより、p型ベース層3の電位をソース電極6と同電位に維持することができる。さらに、n型ドリフト層2で発生するホールを効率良くソース電極6へ流すことができるので、例えば、アバランシェ降伏に起因する破壊耐量を向上させることができる。
さらに、半導体装置200では、トレンチ32の底面に接して、第1半導体領域であるp型ピラー35が設けられている。
p型ピラー35の上部とp型ベース層3との間には、ゲート絶縁膜13に接して第2半導体領域であるn型拡散領域34が設けられている。
p型ピラー35の上部とp型ベース層3との間には、ゲート絶縁膜13に接して第2半導体領域であるn型拡散領域34が設けられている。
本実施形態では、トレンチ32の底部からn型ドレイン層1に向かって延在するp型ピラー35を設けたことにより、n型ドリフト層2のn型不純物の濃度を高くすることが可能となる。
すなわち、p型ピラー35に含まれるp型不純物の総量と、n型ドリフト層2に含まれるn型不純物の総量と、をバランスさせることにより、p型ピラー35を含むn型ドリフト層2の全体が空乏化し、擬似的に高抵抗層となるスーパージャンクション効果を得ることができる。
これにより、n型ドリフト層2の不純物濃度を高くして抵抗を下げ、オン抵抗の低減を図ることができる。同時に、ゲート電極14とn型ドレイン層1との間にp型領域(p型ピラー35)を介在させることにより、ゲートドレイン間容量を低減できるので、スイッチング速度を高速化することができる。
一方、p型ピラー35の上部とp型ベース層3との間に設けられたn型拡散領域34は、n型ドリフト層2よりも高い不純物濃度に形成され、p型ピラー35とp型ベース層3とがつながって形成されることを防止する。
これにより、p型ベース層3とゲート絶縁膜13との界面に形成される反転チャネルと、n型ドリフト層2と、の間の電気的な接続を確保することができる。さらに、n型拡散領域34は、n型ドリフト層2よりも高濃度に形成されるので、オン抵抗の低減に寄与する。
さらに、n型ドリフト層2とp型ベース層3との間の境界から、p型ピラー35のn型ドリフト層2側の端までの深さDpは、所定の周期で配置されたゲート電極14の周期間隔Wgよりも深くすることができる。これにより、n型ドリフト層2の濃度を高くし、さらに、ゲート電極14の配置数を増やすことができるので、オン抵抗を低減することが可能となる。
図4〜図6は、半導体装置200の製造工程の一部を模式的に示す断面図である。
図4(a)は、第1トレンチであるトレンチ32の底部にn型不純物である砒素(As)をイオン注入する工程を示している。
図4(a)は、第1トレンチであるトレンチ32の底部にn型不純物である砒素(As)をイオン注入する工程を示している。
p型ベース層3の表面には、絶縁膜42が形成されている。絶縁膜42は、トレンチ32を形成する工程で用いられたエッチングマスクであり、例えば、CVD(Chemical Vaper Deposition)法を用いて形成したシリコン酸化膜(SiO2)を用いることができる。
トレンチ32の内面には、絶縁膜41が形成されている。絶縁膜41には、例えば、トレンチ32の内面のシリコンを熱酸化して形成できるSiO2膜を用いることができる。
トレンチ32の内面には、絶縁膜41が形成されている。絶縁膜41には、例えば、トレンチ32の内面のシリコンを熱酸化して形成できるSiO2膜を用いることができる。
n型不純物である砒素(As)は、p型ベース層3の上方からトレンチ32の底部にイオン注入する。この際、p型ベース層3の表面に形成された絶縁膜41が注入マスクとして機能する。トレンチ32の底部に注入されたAsは、熱処理を受けて活性化し、さらに、n型ドリフト層2の中に拡散してn型拡散領域44を形成する。
続いて、図4(b)に示すように、トレンチ32の底部の絶縁膜41を除去する。
例えば、ドライエッチング法の異方性を利用して、トレンチ32の深さ方向にエッチング速度が速くなる条件でエッチングする。これにより、トレンチ32の側壁に絶縁膜41を残し底面の絶縁膜だけを除去することができる。
図4(a)に示すように、p型ベース層3の表面に形成された絶縁膜42は、絶縁膜41よりも厚くしておけば、絶縁膜41のエッチング後もp型ベース層3の表面に残すことができる。
例えば、ドライエッチング法の異方性を利用して、トレンチ32の深さ方向にエッチング速度が速くなる条件でエッチングする。これにより、トレンチ32の側壁に絶縁膜41を残し底面の絶縁膜だけを除去することができる。
図4(a)に示すように、p型ベース層3の表面に形成された絶縁膜42は、絶縁膜41よりも厚くしておけば、絶縁膜41のエッチング後もp型ベース層3の表面に残すことができる。
次に、図5(a)に示すように、第2トレンチであるトレンチ33を形成する。
例えば、RIE(Reactive Ion Etching)法を用いることができる。トレンチ32の側壁に残された絶縁膜41およびp型ベース層3の表面に残された絶縁膜42がエッチングマスクとなって、トレンチ32の底面からドレイン方向にトレンチ33を形成することができる。
トレンチ33の上部には、n型拡散領域44の中央がエッチングされたn型拡散領域34が形成される。
例えば、RIE(Reactive Ion Etching)法を用いることができる。トレンチ32の側壁に残された絶縁膜41およびp型ベース層3の表面に残された絶縁膜42がエッチングマスクとなって、トレンチ32の底面からドレイン方向にトレンチ33を形成することができる。
トレンチ33の上部には、n型拡散領域44の中央がエッチングされたn型拡散領域34が形成される。
トレンチ33のエッチングにおいても、ドライエッチングの異方性を利用し、p型ベース層3からn型ドリフト層2へ向う方向にエッチングすることができる。これにより、トレンチ33の幅がトレンチ32の幅よりも広がらないように形成することができる。
続いて、図5(b)に示すように、トレンチ33の内部に半導体を選択エピタキシャル成長する。
例えば、n型ドリフト層2がシリコンであれば、気相エピタキシャル成長法を用いてトレンチ33の内部にp型シリコンを選択的に成長することができる。この際、トレンチ33のシリコン面の露出部のみにp型シリコンが成長するように、成長条件を選択する。
ここで、選択エピタキシャル成長とは、例えば、シリコン結晶が露出したトレンチ33の内面にシリコン結晶を成長させ、一方で、絶縁膜41および42の表面へのシリコンの析出を抑制することができる条件で行う結晶成長を意味する。
例えば、n型ドリフト層2がシリコンであれば、気相エピタキシャル成長法を用いてトレンチ33の内部にp型シリコンを選択的に成長することができる。この際、トレンチ33のシリコン面の露出部のみにp型シリコンが成長するように、成長条件を選択する。
ここで、選択エピタキシャル成長とは、例えば、シリコン結晶が露出したトレンチ33の内面にシリコン結晶を成長させ、一方で、絶縁膜41および42の表面へのシリコンの析出を抑制することができる条件で行う結晶成長を意味する。
次に、図6(a)に示すように、トレンチ32の内部にゲート電極14を形成する。
トレンチ32の側壁に残された絶縁膜41およびp型ベース層3の表面に残された絶縁膜42をエッチングして除去する。その後、例えば、トレンチ32の側壁と、トレンチ32の底部に設けられたp型ピラー35の表面と、p型ベース層3の表面とを、熱酸化することによりゲート絶縁膜13となるSiO2膜を形成する。続いて、トレンチ32の内部を導電性のポリシリコンで埋め込んでゲート電極14を形成する。
トレンチ32の側壁に残された絶縁膜41およびp型ベース層3の表面に残された絶縁膜42をエッチングして除去する。その後、例えば、トレンチ32の側壁と、トレンチ32の底部に設けられたp型ピラー35の表面と、p型ベース層3の表面とを、熱酸化することによりゲート絶縁膜13となるSiO2膜を形成する。続いて、トレンチ32の内部を導電性のポリシリコンで埋め込んでゲート電極14を形成する。
次に、p型ベース層3の表面にn型ソース層4およびp型コンタクト領域37を形成する。さらに、層間絶縁膜15、バリアメタル層39およびソース電極6を形成し、図6(b)に示す半導体装置200の構造を完成させることができる。
図7は、第2実施形態の変形例に係る半導体装置250の断面を示す模式図である。
半導体装置250は、トレンチ32の底部とp型ピラー35との間にn型拡散領域45が設けられ、トレンチ32とp型ピラー35とが離間している点で、半導体装置200と相違する。
半導体装置250は、トレンチ32の底部とp型ピラー35との間にn型拡散領域45が設けられ、トレンチ32とp型ピラー35とが離間している点で、半導体装置200と相違する。
トレンチ32の底部の全体に接するn型拡散領域45を設けたことにより、n型ドリフト層からp型ベース層3とゲート絶縁膜13との間に形成される反転チャネルへ流れる電流経路が広くなり、半導体装置200に比べてオン抵抗を低減することができる。
さらに、p型ピラー35から空乏層が広がることによりn型拡散領域45が空乏化して、トレンチ32の底部の寄与が小さくなりゲートドレイン間容量を低減することができる。
図8は、半導体装置250の製造工程の一部を模式的に示す断面図である。
図8(a)は、トレンチ33の内部に半導体を選択成長する工程を示している。
図5(a)に示す半導体装置200の断面とは、トレンチ33の上部にn型拡散領域34が形成されていない点が相違する。すなわち、図4(a)に示す、トレンチ32の底部にn型不純物をイオン注入する工程が実施されていない。
図8(a)は、トレンチ33の内部に半導体を選択成長する工程を示している。
図5(a)に示す半導体装置200の断面とは、トレンチ33の上部にn型拡散領域34が形成されていない点が相違する。すなわち、図4(a)に示す、トレンチ32の底部にn型不純物をイオン注入する工程が実施されていない。
さらに、図8(b)に示すように、半導体装置250では、トレンチ33の内部にp型ピラー35が形成され、トレンチ32の内面にゲート絶縁膜13が形成された後、トレンチ32の底部にn型不純物をイオン注入し、n型拡散領域45を形成する。
これにより、トレンチ32の底部の全体に接するn型拡散領域45を設け、トレンチ32の底部とp型ピラー35とを離間させることができる。
これにより、トレンチ32の底部の全体に接するn型拡散領域45を設け、トレンチ32の底部とp型ピラー35とを離間させることができる。
(第3実施形態)
図9は、第3実施形態に係る半導体装置300を示す模式図である。図9(a)は、半導体装置300の断面構造を示す斜視図であり、図9(b)は、IXb−IXb断面を模式的に示す部分断面図である。
図9は、第3実施形態に係る半導体装置300を示す模式図である。図9(a)は、半導体装置300の断面構造を示す斜視図であり、図9(b)は、IXb−IXb断面を模式的に示す部分断面図である。
本実施形態に係る半導体装置300では、第2半導体領域34は、第2半導体層2と第3半導体層3との境界に沿った第1トレンチ32の延在方向において、複数の領域に分割されている。そして、第1半導体領域35は、分割された領域の間に挟まれた離間部47において第3半導体層3に電気的に接続される。
以下、図9を参照して半導体装置300を具体的に説明する。
図9(a)に示すように、半導体装置300は、n型ドレイン層1の上に第2半導体層であるn型ドリフト層2を備え、n型ドリフト層2の表面には、第3半導体層であるp型ベース層3、さらに、p型ベース層3の表面にn型ソース層4が設けられている。
図9(a)に示すように、半導体装置300は、n型ドレイン層1の上に第2半導体層であるn型ドリフト層2を備え、n型ドリフト層2の表面には、第3半導体層であるp型ベース層3、さらに、p型ベース層3の表面にn型ソース層4が設けられている。
n型ソース層4およびp型ベース層3を貫通してn型ドリフト層2に達するように形成されたトレンチ32の内部には、ゲート絶縁膜13を介してゲート電極14が設けられている。トレンチ32は、n型ソース層の表面に沿った方向にストライプ状に形成され、内部に埋め込まれたゲート電極14もストライプ状に設けられる。ゲート電極14が埋め込まれたトレンチ32の上部には、層間絶縁膜55が形成されている。
隣り合うゲート電極14に挟まれたn型ソース層4には、ストライプ方向に離間してp型コンタクト領域52が設けられている。p型コンタクト領域52は、n型ソース層4を貫通してp型ベース層3に達するように設けられている。
ソース電極6は、層間絶縁膜55およびn型ソース層4、p型コンタクト領域52の表面に接して設けられている。ゲート電極14は、層間絶縁膜55によりソース電極6から絶縁されている。一方、n型ソース層4およびp型コンタクト領域52は、ソース電極6に電気的に接続されている。
一方、トレンチ32の底部には、n型ドレイン層1の方向にp型ピラー35が設けられている。さらに、p型ピラー35の上部には、p型ベース層3との間にn型拡散領域34が設けられている。
本実施形態においても、トレンチ32の底部にp型ピラー35を設けたことによりスーパージャンクション効果を得ることができるので、n型ドリフト層2の不純物濃度を上げてオン抵抗を低減することが可能となる。
図9(b)は、図9(a)中に示したIXb−IXb断面のユニットセルを模式的に示す部分断面図である。IXb−IXb断面は、p型コンタクト領域52に沿った断面であり、p型ベース層3の上にp型コンタクト領域52が接続して設けられている。
離間部47に対応するp型ピラー35の上部には、n型拡散領域34が設けられておらず、p型ベース層3とp型ピラー35の上部がつながった状態になっている。すなわち、p型ベース層3とp型ピラー35とが、電気的に接続されて設けられている。
離間部47に対応するp型ピラー35の上部には、n型拡散領域34が設けられておらず、p型ベース層3とp型ピラー35の上部がつながった状態になっている。すなわち、p型ベース層3とp型ピラー35とが、電気的に接続されて設けられている。
後述するように、第2半導体領域であるn型拡散領域34は、n型ドリフト層2とp型ベース層3との境界に沿った方向において、複数の領域に分割されている。複数のn型拡散領域34の間に挟まれた離間部47では、図9(b)に示すように、p型ベース層3とp型ピラー35とが電気的に接続されて形成される。
さらに、半導体装置300では、離間部47は、p型コンタクト領域52が設けられる位置の下部に形成されている。これにより、p型ピラー35からp型ベース層3、p型コンタクト領域52を介してソース電極6へ移動するホールの排出抵抗を小さくすることができる。したがって、ゲートオフ時の高電界によりn型ドリフト層2に発生するホールを効率良く抜き去ることが可能となり、破壊耐量を向上させることができる。
図10は、第3実施形態に係る半導体装置300の製造工程の一部を示す模式図である。図10は、トレンチ32の底部にn型不純物をイオン注入して、n型拡散領域44を形成する工程を示している。図10(a)は、図10(c)に示す半導体ウェーハの表面におけるXa−Xa断面、図10(b)はXb−Xb断面をそれぞれ模式的に示している。
図10(a)に示すXa−Xa断面では、注入マスク49が形成されておらず、トレンチ32の底部にn型不純物がイオン注入されて、n型拡散領域44が形成される。
一方、図10(b)に示すXb−Xb断面には、注入マスク49が形成されているため、トレンチ32の底部にはn型拡散領域44が形成されない。
一方、図10(b)に示すXb−Xb断面には、注入マスク49が形成されているため、トレンチ32の底部にはn型拡散領域44が形成されない。
図10(c)に示すように、注入マスク49は、ストライプ状に形成されたトレンチ32に直交するように形成されている。これにより、複数のn型拡散領域44が、n型不純物がイオン注入されない離間部47を挟んで、トレンチ32の延在方向に形成される。結果的に、n型拡散領域44の中央を貫通してp型ピラー35が設けられることにより、p型ピラー35の上部に形成される複数のn型拡散領域34は、トレンチ32の延在方向(n型ドリフト層2とp型ベース層3との境界に沿った方向)に離間部47を挟んで設けられる。
図11は、第3実施形態の変形例に係る半導体装置350の断面を模式的に示す斜視図である。
半導体装置350では、トレンチ32の底部全体に接してn型拡散領域45が設けられ、p型ピラー35がトレンチ32の底部から離間している点において、図9に示す半導体装置300と相違する。さらに、n型拡散領域45は、n型ドリフト層2とp型ベース層3との境界に沿った方向に分割して設けられ、分割された複数の領域の間には離間部47が設けられている。
半導体装置350では、トレンチ32の底部全体に接してn型拡散領域45が設けられ、p型ピラー35がトレンチ32の底部から離間している点において、図9に示す半導体装置300と相違する。さらに、n型拡散領域45は、n型ドリフト層2とp型ベース層3との境界に沿った方向に分割して設けられ、分割された複数の領域の間には離間部47が設けられている。
n型拡散領域45は、図8に示す半導体装置250の製造工程と同じ方法を用いることにより形成することができる。
トレンチ32の底部の全体に接して設けられたn型拡散領域45により、n型ドリフト層と、p型ベース層3とゲート絶縁膜13との間に形成される反転チャネルと、の間の抵抗を小さくすることができ、半導体装置300に比べてオン抵抗を低減することができる。
さらに、離間部47においてp型ピラー35とp型ベース層3とが電気的に接続されるため、ソースドレイン間に印加されるドレイン電圧によりp型ピラー35から空乏層が広がり、n型拡散領域45を空乏化する。このため、ドレイン電圧が低い状態からゲートドレイン間容量が低減され、スイッチング速度を高速化することができる。
以上、本発明に係る第1〜第3実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
1・・・n型ドレイン層、 2・・・n型ドリフト層、 3・・・p型ベース層、 4・・・n型ソース層、 5・・・ドレイン電極、 6・・・ソース電極、 7、37、52・・・p型コンタクト領域、 12、32、33・・・トレンチ、 13・・・ゲート絶縁膜、 14・・・ゲート電極、 15、55・・・層間絶縁膜、 17・・・p型領域、 18、34、44、45・・・n型拡散領域、 18a・・・n型拡散領域の一部、 21・・・ガードリング(GR)拡散領域、 23・・・素子部、 24・・・終端部、 35・・・p型ピラー、 39・・・バリアメタル層、 41、42・・・絶縁膜、 47・・・離間部、 49・・・注入マスク、 100、200、250、300、350・・・半導体装置
Claims (10)
- 第1導電型の第1半導体層と、
前記第1半導体層の上に設けられた、前記第1半導体層よりも低キャリア濃度の第1導電型の第2半導体層と、
前記第2半導体層の上に設けられた第2導電型の第3半導体層と、
前記第3半導体層の表面に選択的に設けられた第1導電型の第4半導体層と、
前記第1半導体層に電気的に接続された第1主電極と、
前記第3半導体層および前記第4半導体層に電気的に接続された第2主電極と、
前記第4半導体層および前記第3半導体層を貫通し前記第2半導体層に達した第1トレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記第1トレンチの底部側の前記第2半導体層中に、前記ゲート電極と対向して設けられた第2導電型の第1半導体領域と、
前記第1半導体領域と前記第3半導体層との間の前記第1トレンチの底部に沿って設けられた、第1導電型の不純物が前記第2半導体層よりも高濃度にドープされた第2半導体領域と、
を備えたことを特徴とする半導体装置。 - 前記第1半導体領域は、前記第1トレンチの底部に接して設けられ、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、
前記第2半導体領域は、前記第1トレンチの底部との間に前記第1半導体領域を挟んで前記第1半導体層側に設けられたことを特徴とする請求項1記載の半導体装置。 - 前記第1半導体領域は、前記ゲート電極から前記第1半導体層へ向かう方向に延在して設けられたことを特徴とする請求項1記載の半導体装置。
- 前記第2半導体領域は、前記第1トレンチの底部に接して設けられ、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、
前記第1半導体領域は、前記第1トレンチの底部との間に前記第2半導体領域を挟んで前記第1半導体層側に設けられたことを特徴とする請求項3記載の半導体装置。 - 前記ゲート電極は、前記第2半導体層と前記第3半導体層との間の境界に沿った方向に一定の周期で設けられ、
前記第2半導体層と前記第3半導体層との間の境界からの前記第1半導体領域の前記第1半導体層側の端までの深さは、前記ゲート電極の周期幅よりも深いことを特徴とする請求項3または4に記載の半導体装置。 - 前記第1主電極と前記第2主電極との間で電流が流れる素子部と、
前記素子部の外周に沿って設けられた第2導電型の第3半導体領域と、
をさらに備え、
前記第1半導体領域は、前記第3半導体領域を介して前記第2主電極に電気的に接続されていることを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。 - 前記第1主電極と前記第2主電極との間で電流が流れる素子部と、
前記素子部の外周に沿って設けられた第2導電型の第3半導体領域と、
をさらに備え、
前記第1半導体領域は、前記第3半導体領域から離間して設けられていることを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。 - 前記第2半導体領域は、前記第1トレンチの延在方向において、複数の領域に分割され、
前記第1半導体領域は、前記分割された複数の領域に挟まれた離間部において前記第3半導体層に電気的に接続されたことを特徴とする請求項3〜5のいずれか1つに記載の半導体装置。 - 前記第1主電極と前記第2主電極とのあいだを流れる電流が遮断されたオフモードにおいて、前記第1主電極と前記第2主電極との間に印加された電圧により、前記第1半導体領域と前記第2半導体領域とが空乏化することを特徴とする請求項1〜8のいずれか1つに記載の半導体装置。
- 第1導電型の第1半導体層と、
前記第1半導体層の上に設けられた、前記第1半導体層よりも低キャリア濃度の第1導電型の第2半導体層と、
前記第2半導体層の上に設けられた第2導電型の第3半導体層と、
前記第3半導体層の表面に選択的に設けられた第1導電型の第4半導体層と、
前記第1半導体層に電気的に接続された第1主電極と、
前記第3半導体層および前記第4半導体層に電気的に接続された第2主電極と、
前記第4半導体層および前記第3半導体層を貫通し前記第2半導体層に達した第1トレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、
を有する半導体装置の製造方法であって、
前記第1トレンチの側壁に絶縁膜を形成する工程と、
前記第2半導体領域となる第1トレンチの底部に第1導電型の不純物を注入する工程と、
前記トレンチ底部に注入された不純物を拡散させる工程と、
前記第1トレンチの底部の絶縁膜を異方性エッチングによりエッチングする工程と、
前記第1トレンチの底面から前記第1半導体層に向かって第2トレンチを形成する工程と、
前記第2トレンチのシリコン面の露出部のみに前記第2半導体領域を選択エピタキシャル成長する工程と、
前記第1トレンチの側壁および底部に前記ゲート絶縁膜を形成し前記ゲート電極を埋め込む工程と、
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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ID=45536077
Family Applications (1)
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JP2010139865A Pending JP2012004458A (ja) | 2010-06-18 | 2010-06-18 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012004458A (ja) |
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---|---|---|---|---|
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2010
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