JP2018049908A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】信頼性を向上できる半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、第１導電形の第１、第２、第４、第６半導体領域、第２導電形の第３、第５半導体領域、及び、電極を含む。第１半導体領域は、第１、第２部分領域を含む。第２半導体領域は、第１部分領域からから離れる。第３半導体領域は、第１部分領域と第２半導体領域との間に設けられる。第４半導体領域は、第１部分領域と第３半導体領域との間に設けられる。電極は、第２部分領域から離れ、第２、第３、第４半導体領域から離れる。第６半導体領域は、第１絶縁膜と第５半導体領域との間に設けられる。第６半導体領域における第１導電形の不純物濃度は、第４半導体領域における第１導電形の不純物濃度よりも高い。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置において、信頼性の向上が望まれる。
特開２０１５−４１７１９号公報
本発明の実施形態は、信頼性を向上できる半導体装置及びその製造方法を提供する。
本発明の実施形態によれば、半導体装置は、第１〜第６半導体領域、第１電極、及び、第１絶縁膜を含む。前記第１半導体領域は、第１部分領域と第２部分領域とを含み、第１導電形である。前記第２半導体領域は、前記第１部分領域から前記第２部分領域に向かう第１方向と交差する第２方向において前記第１部分領域から離れ、前記第１導電形である。前記第３半導体領域は、前記第１部分領域と前記第２半導体領域との間に設けられ、第２導電形である。前記第４半導体領域は、前記第１部分領域と前記第３半導体領域との間に設けられ、前記第１導電形である。前記第１電極は、前記第２方向において前記第２部分領域から離れ、前記第１方向において前記第２半導体領域、前記第３半導体領域、及び、前記第４半導体領域の一部から離れる。前記第１絶縁膜は、前記第２方向において前記第２部分領域と前記第１電極との間、前記第１方向において、前記第２半導体領域と前記第１電極との間、前記第１方向において前記第３半導体領域と前記第１電極との間、及び、前記第１方向において前記第４半導体領域の前記一部と前記第１電極との間に設けられ、前記第３半導体領域と接する。前記第５半導体領域は、前記第２方向において前記第１絶縁膜と前記第２部分領域との間に設けられ、前記第２導電形である。前記第６半導体領域は、前記第２方向において前記第１絶縁膜と前記第５半導体領域との間に設けられ、前記第１導電形である。前記第６半導体領域における前記第１導電形の第１不純物濃度は、前記第４半導体領域における前記第１導電形の第２不純物濃度よりも高い。
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置を例示する模式図である。 図２（ａ）及び図２（ｂ）は、半導体装置の特性を例示するグラフ図である。 図３（ａ）〜図３（ｃ）は、半導体装置の特性を例示するグラフ図である。 図４（ａ）及び図４（ｂ）は、半導体装置の特性を例示するグラフ図である。 実施形態に係る半導体装置の特性を例示するグラフ図である。 図６（ａ）〜図６（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。 図７（ａ）〜図７（ｄ）は、実施形態に係る半導体装置の別の製造方法を例示する工程順模式的断面図である。 図８（ａ）及び図８（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置を例示する模式図である。
図１（ａ）は、図１（ｂ）に示すＢ１−Ｂ２線による断面に相当する断面図である。図１（ｂ）は、図１（ａ）のＡ１−Ａ２線で切断したときの斜視図である。
図１（ａ）及び図１（ｂ）に示すように、本実施形態に係る半導体装置１１０は、第１〜第６半導体領域１１〜１６と、第１電極２１と、第１絶縁膜３１と、を含む。
第１半導体領域１１は、第１部分領域１１ａ及び第２部分領域１１ｂを含む。第１半導体領域１１は、第１導電形である。
第１部分領域１１ａから第２部分領域１１ｂに向かう第１方向Ｄ１をＸ軸方向とする。
Ｘ軸方向に対して垂直な１つの方向をＹ軸方向とする。Ｘ軸方向及びＹ軸方向に対して垂直な方向をＺ軸方向とする。
第２半導体領域１２は、第２方向Ｄ２において、第１部分領域１１ａから離れる。第２方向Ｄ２は、第１方向Ｄ１と交差する。第２方向Ｄ２は、第１方向Ｄ１に対して垂直でも良く、傾斜しても良い。以下では、第２方向Ｄ２をＺ軸方向とする。第２半導体領域１２は、第１導電形である。
第３半導体領域１３は、第１部分領域１１ａと第２半導体領域１２との間に設けられる。第３半導体領域１３は、第２導電形である。
例えば、第１導電形はｎ形であり、第２導電形はｐ形である。実施形態において、第１導電形がｐ形で、第２導電形がｎ形でも良い。以下の説明では、第１導電形がｎ形で、第２導電形がｐ形とする。
第４半導体領域１４は、第１部分領域１１ａと第３半導体領域１３との間に設けられる。第４半導体領域１４は、第１導電形（例えば、ｎ形）である。
第１電極２１は、第２方向Ｄ２において、第２部分領域１１ｂから離れる。第１電極２１は、第１方向Ｄ１において第２半導体領域１２から離れる。第１電極２１は、第１方向Ｄ１において第３半導体領域１３から離れる。第１電極２１は、第１方向Ｄ１において、第４半導体領域１４の一部から離れる。
第２半導体領域１２、第３半導体領域１３、及び、第４半導体領域１４は、第２方向Ｄ２に沿って積層されている。第２方向Ｄ２は、積層方向である。
第１電極２１は、例えば、第２半導体領域１２、第３半導体領域１３、及び、第４半導体領域１４の一部の中を、第２方向Ｄ１（積層方向）に沿って延びる。
例えば、第２半導体領域１２、第３半導体領域１３、及び、第４半導体領域１４の積層方向が第２方向Ｄ２と定義されても良い。このとき、この第２方向Ｄ２と交差する方向が、第１方向Ｄ１と定義されても良い。例えば、第１方向Ｄ１は、積層方向に対して垂直である。
第１絶縁膜３１は、第２方向Ｄ２（Ｚ軸方向）において、第２部分領域１１ｂと第１電極２１との間に設けられる。第１絶縁膜３１は、第１方向Ｄ１（Ｘ軸方向）において、第２半導体領域１２と第１電極２１との間、第１方向Ｄ１において第３半導体領域１３と第１電極２１との間、及び、第１方向Ｄ１において第４半導体領域１４の上記の一部と第１電極２１との間に設けられる。
例えば、第１絶縁膜３１は、第３半導体領域１３と接する。この例では、第１絶縁膜３１は、第４半導体領域１４と接する。さらに、第１絶縁膜３１は、第２半導体領域１２と接する。
第１絶縁膜３１は、例えば、底部３１ｂ及び側部３１ｓを有する。底部３１ｂは、第２方向Ｄ２（例えばＺ軸方向）において、第２部分領域１１ｂと第１電極２１との間に設けられる。側部３１ｓは、第１方向Ｄ１（例えばＸ方向）において、第２半導体領域１２と第１電極２１との間、第１方向Ｄ１において第３半導体領域１３と第１電極２１との間、及び、第１方向Ｄ１において第４半導体領域１４の上記の一部と第１電極２１との間に設けられる。底部３１ｂは、側部３１ｓと連続している。
第５半導体領域１５は、第２方向Ｄ２において、第１絶縁膜３１（底部３１ｂ）と第２部分領域１１ｂとの間に設けられる。第５半導体領域１５は、第２導電形（例えばｐ形）である。
第６半導体領域１６は、第２方向Ｄ２において、第１絶縁膜３１（底部３１ｂ）と第５半導体領域１５との間に設けられる。第６半導体領域１６は、第１導電形（例えばｎ形）である。
第１〜第６半導体領域１１〜１６は、例えば、炭化珪素（ＳｉＣ）を含む。第１半導体領域１１は、例えば、ｎ形のドリフト層として機能する。第２半導体領域１２は、例えば、ｎ形のソース領域として機能する。第３半導体領域１３は、例えば、ｐ形のベース領域として機能する。第４半導体領域１４は、例えば、電流拡散層として機能する。
第１電極２１は、例えば、ゲート電極として機能する。第１絶縁膜３１は、例えば、ゲート絶縁膜として機能する。
この例では、半導体装置１１０は、第２電極２２及び第７半導体領域１７をさらに含む。第２電極２２は、例えば、第２半導体領域１２と電気的に接続される。第７半導体領域１７は、第２電極２２と電気的に接続される。第７半導体領域１７は、第２導電形（例えばｐ形）である。第２半導体領域１２は、第１方向Ｄ１（Ｘ軸方向）において、第７半導体領域１７と第１絶縁膜３１の一部との間に設けられる。第１絶縁膜３１のこの一部は、側部３１ｓの一部である。例えば、第３半導体領域１３の一部は、第２方向Ｄ２（Ｚ軸方向）において、第７半導体領域１７と第４半導体領域１４との間に設けられる。第７半導体領域１７は、第３半導体領域１３と接続される。
第２電極２２は、例えば、ソース電極として機能する。第７半導体領域１７は、ｐ形のコンタクト領域として機能する。
この例では、半導体装置１１０は、第２絶縁膜３２をさらに含む。第２絶縁膜３２は、第２電極２２の一部と、第１電極２１と、の間に設けられる。第２絶縁膜３２は、第１電極２１と第２電極２２との間を電気的に絶縁する。
この例では、半導体装置１１０は、第３電極２３をさらに含む。第３電極２３は、第１半導体領域１１と電気的に接続される。第３電極２３と第５半導体領域１５との間、及び、第３電極２３と第４半導体領域１４との間に、第１半導体領域１１が設けられる。
この例では、半導体装置１１０は、第８半導体領域１８をさらに含む。第８半導体領域１８は、第３電極２３と第１半導体領域１１との間に設けられる。この例では、第８半導体領域１８は、第１導電形（例えばｎ形）である。第８半導体領域１８は、第１半導体領域１１及び第３電極２３と電気的に接続される。
第３電極２３は、例えばドレイン電極である。第８半導体領域１８は、例えば、半導体基板である。
第７半導体領域１７及び第８半導体領域１８は、例えば、炭化珪素を含む。
例えば、第８半導体領域１８（例えばＳｉＣ基板）の上に、第１半導体領域１１が設けられる。第１半導体領域１１の一部（第１部分領域１１ａ）の上に、第４半導体領域１４が設けられる。第４半導体領域１４の上に、第３半導体領域１３が設けられる。第３半導体領域１３の上に、第２半導体領域１２及び第７半導体領域１７が設けられる。一方、第１半導体領域１１の別の一部（第２部分領域１１ｂ）の上に、第１電極２１（例えば、ゲート電極）が設けられ、第１電極２１の周りに第１絶縁膜３１が設けられる。そして、第１絶縁膜３１と第２部分領域１１ｂとの間に、第５半導体領域１５及び第６半導体領域１６が設けられる。
図１（ｂ）に示すように、例えば、第１電極２１は、第３方向Ｄ３に沿って延びる。第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２と交差する。第３方向Ｄ３は、例えば、Ｙ軸方向である。
第１電極２１は、例えば、トレンチ状の電極である。例えば、半導体領域を含む積層体にトレンチが形成される。このトレンチの内側の側壁に第１絶縁膜３１が形成される。そして、トレンチの残余の空間に導電材料が埋め込まれて第１電極２１が形成される。
半導体装置１１０は、例えば、トレンチ状のゲート電極を有する、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）型のＳｉＣトランジスタである。
この例では、第５半導体領域１５は、第１電極２１に沿って延びる。第５半導体領域１５は、第３方向Ｄ３に沿って延びる。第６半導体領域１６は、第１電極２１に沿って延びる。第６半導体領域１６も、第３方向Ｄ３に沿って延びる。
半導体装置１１０に設けられる半導体領域が、ＳｉＣを含み、第１導電形がｎ形である場合、第１導電形の不純物は、III属元素を含む。この場合、第２導電形（ｐ形）の不純物は、Ｖ属元素を含む。不純物として用いられるIII属元素は、例えば、Ａｌ及びＢよりなる群から選択された少なくとも１つを含む。不純物として用いられるＶ属元素は、例えば、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくとも１つを含む。
第５半導体領域１５は、例えば、第１絶縁膜３１に印加される電界を弱める。これにより、第１絶縁膜３１に生じるダメージが抑制できる。第５半導体領域１５により、例えば、電界緩和構造を形成できる。
実施形態において、第６半導体領域１６における第１導電形（例えばｎ形）の不純物濃度（第１不純物濃度）は、第４半導体領域１４における第１導電形の不純物濃度（第２不純物濃度）よりも高い。
これにより、アバランシェ降伏が生じた時の第１絶縁膜３１に生じるダメージが抑制できる。例えば、第１絶縁膜３１の劣化が抑制できる。例えば、第１絶縁膜３１の破壊が抑制できる。
上記のように、第５半導体領域１５を設けることで、例えば、トレンチ底のｐベース電界緩和構造を形成できる。これにより、例えば、オフ時にゲート絶縁膜に生じる電界の最高値を抑制できると考えられる。しかしながら、このような電界緩和構造を設けるだけでは、アバランシェ降伏が生じた後のゲート絶縁膜の劣化の抑制が不十分である。
例えば、アバランシェ降伏が生じた時に、ゲート絶縁膜にホットホールが流れ込む。これにより、ゲート酸化膜が劣化する場合がある。
実施形態においては、第５半導体領域１５（例えばｐ形）と第１絶縁膜３１との間に、第６半導体領域１６（例えばｎ形）を設ける。これにより、第５半導体領域１５と第１絶縁膜３１との間のエネルギーバリアハイトを大きくできる。これにより、アバランシェ降伏が生じ、ホットホールが生じたときにおいても、ホットホールが第１絶縁膜３１に流入することが抑制できる。これにより、第１絶縁膜３１の劣化が抑制できる。第１絶縁膜３１の破壊が抑制できる。
実施形態においては、第１絶縁膜３１に印加される最高電界を実質的に悪化させずに、アバランシェ降伏による第１絶縁膜３１の劣化を抑制できる。これにより、信頼性を向上できる半導体装置を提供できる。
以下、半導体装置の特性の例について説明する。
図２（ａ）及び図２（ｂ）は、半導体装置の特性を例示するグラフ図である。
これらの図は、半導体装置の特性のシミュレーション結果の例を示している。図２（ａ）は、実施形態に係る半導体装置１１０に対応する。図２（ｂ）は、第１参考例の半導体装置１１９ａに対応する。これらの図の横軸は、Ｚ軸方向に沿った位置ｐｚ（μｍ）である。これらの図の縦軸は、エネルギーＥ（ｅＶ）である。これらの図には、価電子帯のエネルギーＥｖと、伝導帯のエネルギーＥｃと、が描かれている。これらの図において、第６半導体領域１６のｎ形の不純物濃度（第１不純物濃度Ｃ１）は、８×１０１７／ｃｍ３である。一方、第４半導体領域１４のｎ形の不純物濃度（第２不純物濃度）は、８×１０１５／ｃｍ３である。
図２（ｂ）に示すように、第１参考例の半導体装置１１９ａにおいては、第６半導体領域１６が設けられていない。第１絶縁膜３１は、第５半導体領域１５と接する。第１絶縁膜３１と第５半導体領域１５との間におけるエネルギーバリアハイトΔＥは、比較的小さい。エネルギーバリアハイトΔＥの絶対値は、約４ｅＶである。
半導体装置１１９ａにおいては、例えば、ホットホールは、比較的容易に、第５半導体領域１５から第１絶縁膜３１に流入できると考えられる。
これに対して、図２（ａ）に示すように、実施形態に係る半導体装置１１０においては、第１絶縁膜３１と第５半導体領域１５との間に、第６半導体領域１６が設けられる。半導体装置１１０におけるエネルギーバリアハイトΔＥの絶対値は、例えば、約１２ｅＶである。半導体装置１１０におけるエネルギーバリアハイトΔＥは、半導体装置１１９ａにおけるエネルギーバリアハイトΔＥよりも大きい。
これにより、半導体装置１１０においては、ホットホールが第５半導体領域１５から第１絶縁膜３１に流入することが困難になる。
このように、実施形態においては、例えば、アバランシェ降伏などによりホットホールが生じた場合にも、ホットホールの第１絶縁膜３１への流入が抑制できる。これにより、第１絶縁膜３１の劣化（破壊も含む）が抑制できる。これにより、高い信頼性が得られる。
以下、第６半導体領域１６における不純物の濃度の例について説明する。
図３（ａ）〜図３（ｃ）は、半導体装置の特性を例示するグラフ図である。
これらの図は、第５半導体領域１５及び第６半導体領域１６を有する半導体装置における特性のシミュレーション結果の例を示している。横軸は、Ｚ軸方向に沿った位置ｐｚ（μｍ）である。縦軸は、エネルギーＥ（ｅＶ）である。これらの図において、第６半導体領域１６におけるｎ形の不純物濃度（第１不純物濃度Ｃ１）が互いに異なる。図３（ａ）においては、第１不純物濃度Ｃ１は、８×１０１６／ｃｍ３である。図３（ｂ）においては、第１不純物濃度Ｃ１は、８×１０１７／ｃｍ３である。図３（ｃ）においては、第１不純物濃度Ｃ１は、８×１０１８／ｃｍ３である。これらの図において、第４半導体領域１４におけるｎ形の不純物濃度（第２不純物濃度）は、８×１０１５／ｃｍ３である。
図３（ａ）に示すように、第１不純物濃度Ｃ１が８×１０１６／ｃｍ３である場合には、エネルギーバリアハイトΔＥは、約６ｅＶである。図３（ｂ）に示すように、第１不純物濃度Ｃ１が８×１０１７／ｃｍ３である場合には、エネルギーバリアハイトΔＥは、約１２ｅＶである。図３（ｃ）に示すように、第１不純物濃度Ｃ１が８×１０１８／ｃｍ３である場合には、エネルギーバリアハイトΔＥは、約１８ｅＶである。
このように、第１不純物濃度Ｃ１が高くなると、エネルギーバリアハイトΔＥが大きくなる。
図４（ａ）及び図４（ｂ）は、半導体装置の特性を例示するグラフ図である。
これらの図は、第５半導体領域１５及び第６半導体領域１６を有する半導体装置における特性を例示している。これらの図の横軸は、第６半導体領域１６のｎ形の不純物濃度（第１不純物濃度Ｃ１）である。図４（ａ）の縦軸は、逆方向電圧を印加したときのゲート絶縁膜（例えば、第１絶縁膜３１）に加わる最大電界Ｅｍａｘ（ＭＶ／ｃｍ）である。図４（ａ）には、１．２ｋＶクラスの素子において、１２００Ｖの逆方向電圧が印加された時の最大電界Ｅｍａｘが示されている。図４（ｂ）の縦軸は、エネルギーバリアハイトΔＥ（ｅＶ）である。
図４（ｂ）に示すように、エネルギーバリアハイトΔＥは、第１不純物濃度Ｃ１が８×１０１６／ｃｍ３を超えると増加し始める。例えば、第１不純物濃度Ｃ１が８×１０１７／ｃｍ３のときのエネルギーバリアハイトΔＥは、第１不純物濃度Ｃ１が８×１０１６／ｃｍ３未満のときのエネルギーバリアハイトΔＥの約２倍である。
一方、図４（ａ）に示すように、最大電界Ｅｍａｘは、第１不純物濃度Ｃ１が上昇すると、上昇する。第１不純物濃度Ｃ１が、過度に高く、例えば、８×１０１８／ｃｍ３程度になると、最大電界Ｅｍａｘは、３ＭＶ／ｃｍに達する。このため、第１不純物濃度Ｃ１が８×１０１８／ｃｍ３超えると、長時間の逆方向電圧印加時の第１絶縁膜３１の信頼性が低下する。
実施形態において、第１不純物濃度Ｃ１は、８×１０１６／ｃｍ３以上８×１０１８／ｃｍ３以下であることが好ましい。第１不純物濃度Ｃ１が８×１０１６／ｃｍ３以上であることにより、エネルギーバリアハイトΔＥを増大できる。第１不純物濃度Ｃ１が８×１０１８／ｃｍ３以下であることにより、例えば、最大電界Ｅｍａｘが過度に大きくならず、高い信頼性が得られる。
例えば、第１不純物濃度Ｃ１が２×１０１８／ｃｍ３を超えると、例えば、第１絶縁層３１の耐圧が低下する場合がある。例えば、第１不純物濃度Ｃ１が８×１０１８／ｃｍ３を超えると、第１絶縁膜３１の信頼性が低下し易くなる。第１不純物濃度Ｃ１が２×１０１８／ｃｍ３以下であることにより、耐圧の低下が抑制できる。
例えば、第１不純物濃度Ｃ１は、第２不純物濃度（第４半導体領域１４における第１導電形の不純物濃度）の１．２倍以上４０倍以下であることが好ましい。第１不純物濃度Ｃ１が第２不純物濃度の１．２倍以上であることにより、例えば、第１絶縁膜３１に印加される電界が実質的に増加することなく、エネルギーバリアハイトΔＥを増大することができる。第１不純物濃度Ｃ１が第２不純物濃度の４０倍以下であることにより、例えば、第１絶縁膜３１に印加される電界を３ＭＶ／ｃｍ以下に抑えつつ、エネルギーバリアハイトΔＥを大幅に増大することができる。
第６半導体領域１６は、例えば、第１導電形の不純物と第２導電形の不純物とを含む。第４半導体領域１４は、第１導電形の不純物を含む。第４半導体領域１４は、第２導電形の不純物をさらに含んでも良い。
第６半導体領域１６における第２導電形の不純物濃度を第３不純物濃度とする。第１不純物濃度は、第３不純物濃度よりも高い。
第４半導体領域１４における第２導電形の不純物濃度を第４不純物濃度とする。第４不純物濃度は、検出限界以下でも良い。この場合、便宜的に、第４不純物濃度は、１×１０１５／ｃｍ３とする。第２不純物濃度は、第４不純物濃度よりも高い。
第６半導体領域１６において、第１導電形の不純物濃度と活性化率との積と、第２導電形の不純物濃度と活性化率との積と、の差が、実効的なキャリア濃度に対応する。例えば、第１不純物濃度Ｃ１と活性化率との積と、第３不純物濃度と活性化率とのと、の差が、第６半導体領域１６における実効的なキャリア濃度に対応する。
第４半導体領域１４において、第１導電形の不純物濃度と活性化率との積と、第２導電形の不純物濃度と活性化率との積と、の差が、実効的なキャリア濃度に対応する。例えば、第２不純物濃度と活性化率との積と、第４不純物濃度と活性化率との積と、の差が、第４半導体領域１４における実効的なキャリア濃度に対応する。
第１不純物濃度Ｃ１と、第３不純物濃度（第６半導体領域１６における第２導電形の第３不純物濃度）と、の差を第１差とする。第２不純物濃度と、第４不純物濃度（第４半導体領域１４における第２導電形の第４不純物濃度）と、の差を第２差とする。例えば、第１差は、第２差よりも大きい。
例えば、第１差は、第２差の１．２倍以上４０倍以下である。第１差が第２差の１．２倍以上であることで、例えば、第１絶縁膜３１に印加される電界が実質的に増加することなく、エネルギーバリアハイトΔＥを増大できる。第１差が第２差の４０倍以下であることで、例えば、第１絶縁膜３１に印加される電界を３ＭＶ／ｃｍ以下に抑えつつ、エネルギーバリアハイトΔＥを大幅に増大できる。
一方、第２半導体領域１２（ソース領域）における第１導電形の不純物濃度は、第６半導体領域１６における第１導電形の不純物濃度（第１不純物濃度Ｃ１）よりも高い。言い換えると、第１不純物濃度Ｃ１は、第２半導体領域１２における第１導電形の不純物濃度よりも低い。
例えば、第２半導体領域１２における第１導電形の不純物濃度を第５不純物濃度とする。第２半導体領域１２における第２導電形の不純物濃度を第６不純物濃度とする。第６不純物濃度は、検出限界以下でも良い。この場合、便宜的に、第６不純物濃度は、１×１０１５／ｃｍ３とする。第５不純物濃度は、第６不純物濃度よりも高い。第５不純物濃度（第２半導体領域１２における第１導電形の不純物濃度）と、第６不純物濃度（第２半導体領域１２における第２導電形の不純物濃度）と、の差を第３差とする。例えば、第１差は、第３差よりも小さい。
第２半導体領域１２（ソース領域）の不純物濃度が高いことにより、第２半導体領域１２と第２電極２２との間において、良好な電気的接続が得られる。
例えば、実施形態において、第６半導体領域１６におけるｎ形の不純物濃度（第１不純物濃度Ｃ１）は、例えば、８×１０１６／ｃｍ３以上４×１０１８／ｃｍ３以下でも良い。第６半導体領域１６におけるｐ形の不純物濃度（第３不純物濃度）は、例えば、１×１０１３／ｃｍ３以上２×１０１８／ｃｍ３以下である。
例えば、第４半導体領域１４におけるｎ形の不純物濃度（第２不純物濃度）は、例えば、８×１０１５／ｃｍ３以上４×１０１７／ｃｍ３以下である。第４半導体領域１４におけるｐ形の不純物濃度（第４不純物濃度）は、例えば、１×１０１３／ｃｍ３以上３×１０１７／ｃｍ３以下である。
例えば、第２半導体領域１２におけるｎ形の不純物濃度（第５不純物濃度）は、例えば、１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３以下である。第２半導体領域１２におけるｐ形の不純物濃度（第６不純物濃度）は、例えば、１×１０１３／ｃｍ３以上１×１０１８／ｃｍ３以下である。
例えば、第１半導体領域１１におけるｎ形の不純物濃度は、例えば、１×１０１５／ｃｍ３以上１×１０１７／ｃｍ３以下である。第１半導体領域１１におけるｐ形の不純物濃度は、例えば、１×１０１３／ｃｍ３以上１×１０１６／ｃｍ３以下である。
例えば、第３半導体領域１３におけるｎ形の不純物濃度は、例えば、１×１０１５／ｃｍ３以上４×１０１７／ｃｍ３以下である。第３半導体領域１３におけるｐ形の不純物濃度は、例えば、１×１０１５／ｃｍ３以上１×１０１８／ｃｍ３以下である。
例えば、第５半導体領域１５におけるｎ形の不純物濃度は、例えば、１×１０１５／ｃｍ３以上４×１０１７／ｃｍ３以下である。第５半導体領域１５におけるｐ形の不純物濃度は、例えば、１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３以下である。
例えば、第７半導体領域１７におけるｎ形の不純物濃度は、例えば、１×１０１５／ｃｍ３以上４×１０１７／ｃｍ３以下である。第７半導体領域１７におけるｐ形の不純物濃度は、例えば、１×１０１８／ｃｍ３以上１×１０２１／ｃｍ３以下である。
例えば、第６半導体領域１６の厚さｔ６（図１（ａ）参照）は、例えば、５０ｎｍ以上３００ｎｍ以下である。厚さｔ６は、第６半導体領域１６の第２方向Ｄ２（Ｚ軸方向）に沿う厚さである。
例えば、第５半導体領域１５の厚さｔ５（図１（ａ）参照）は、例えば、２００ｎｍ以上５００ｎｍ以下である。厚さｔ５は、第５半導体領域１５の第２方向Ｄ２（Ｚ軸方向）に沿う厚さである。例えば、厚さｔ５は、厚さｔ６の０．５倍以上１０倍以下である。
例えば、第５半導体領域１５の下端１５ｂは、第４半導体領域１４の下端１４ｂよりも下に位置しても良い。例えば、第１方向Ｄ１（例えばＸ軸方向）において、第５半導体領域１５の少なくとも一部は、第１半導体領域１１の一部と重なる。第１半導体領域１１におけるｎ形の不純物濃度は、第４半導体領域１４におけるｎ形の不純物濃度よりも低い。第５半導体領域１５の下端１５ｂが第４半導体領域１４の下端１４ｂよりも下に位置することで、例えば、逆方向電圧の印加時の電界集中が緩和されるため、耐圧が上昇する。
図５は、実施形態に係る半導体装置の特性を例示するグラフ図である。
図５は、実施形態に係る半導体装置１１０の第６半導体領域１６及び第５半導体領域１５における不純物の測定結果の例を示す。横軸は、Ｚ軸方向に沿った位置ｐｚ（μｍ）である。縦軸は、不純物濃度の絶対値ＡＣ（／ｃｍ３）である。不純物濃度の絶対値ＡＣは、第１導電形の不純物濃度と、第２導電形の不純物濃度と、の差である。第６半導体領域１６においては、第１導電形の不純物濃度は、第２導電形の不純物濃度よりも高い。第６半導体領域１６において、不純物濃度の絶対値ＡＣは、（「第１導電形の不純物濃度」−「第２導電形の不純物濃度」）である。第５半導体領域１５においては、第２導電形の不純物濃度は、第１導電形の不純物濃度よりも高い。第５半導体領域１５において、不純物濃度の絶対値ＡＣは、（「第２導電形の不純物濃度」−「第１導電形の不純物濃度」）である。
図５に示すように、１つの例において、第６半導体領域１６における不純物濃度の絶対値ＡＣは、例えば、５×１０１７／ｃｍ３以上９×１０１７ｃｍ３以下である。１つの例において、第５半導体領域１５における不純物濃度の絶対値ＡＣの最大値は、約８×１０１８ｃｍ３である。
図５は、１つの例であり、実施形態において、不純物濃度の値及び分布は、種々の変形が可能である。
実施形態において、第１電極２１は、例えば、ポリシリコンを含む。第１電極２１は、金属を含む。この金属は、例えば、Ａｌ、Ａｕ及びＡｇからなる群から選択された少なくとも１つを含む。第２電極２２及び第３電極２３の少なくともいずれかは、例えば、金属（例えばＮｉ、Ｔｉ、Ａｌ、Ａｕ及びＡｇからなる群から選択された少なくとも１つなど）を含む。
第１絶縁膜３１及び第２絶縁膜３２の少なくともいずれかは、酸化シリコン、窒化シリコン、酸窒化シリコン、及び、酸化アルミニウムの少なくともいずれかを含む。
材料に関する上記の説明は例であり、実施形態において、これらの電極及び絶縁膜に他の材料が用いられても良い。
ゲート電極に加えてソース電極もトレンチ状にするダブルトレンチ構造の第２参考例がある。第２参考例においては、アバランシェ降伏が生じる位置が、ゲート絶縁膜から離れる。このため、アバランシェ降伏が生じた際のゲート絶縁膜の劣化が生じにくい。しかしながら、この第２参考例においては、ダブルトレンチ構造に起因して、セルピッチを小さくすることが困難である。このため、例えば、オン抵抗を低くすることが困難である。
これに対して、実施形態に係る半導体装置１１０においては、セルピッチを小さくできる。このため、低いオン抵抗を維持しつつ、アバランシェ降伏が生じた際のゲート絶縁膜の劣化を抑制できる。
以下、半導体装置１１０の製造方法の例について説明する。
図６（ａ）〜図６（ｅ）は、実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
図６（ａ）に示すように、積層体ＳＢが用意される。積層体ＳＢは、例えば、第１〜第４半導体膜１１Ｆ〜１４Ｆを含む。第１半導体膜１１Ｆは、基板１８ｓの上に設けられ、第１導電形である。第４半導体膜１４Ｆは、第１半導体膜１１Ｆの上に設けられ、第１導電形である。第３半導体膜１３Ｆは、第４半導体膜１４Ｆの上に設けられ、第２導電形である。第２半導体膜１２Ｆは、第３半導体膜１３Ｆの上に設けられ、第１導電形である。この例では、第７半導体領域１７が設けられている。これらの半導体膜、及び、第７半導体領域１７は、例えばＳｉＣ膜である。
このような積層体ＳＢに、第２半導体膜１２Ｆの表面からトレンチＴ１を形成する。トレンチＴ１は、第２半導体膜１２Ｆから第４半導体膜１４Ｆの一部に到達する。トレンチＴ１の形成には、例えば開口部を有するマスクを用いたエッチング（例えばＲＩＥなど）が用いられる。
図６（ｂ）に示すように、トレンチＴ１の側壁に、第１絶縁部Ｉｐ１を形成する。トレンチＴ１の底部の少なくとも一部は、第１絶縁部Ｉｐ１に覆われていない。例えば、第１絶縁部Ｉｐ１として、シリコン酸化膜が形成される。
図６（ｃ）に示すように、トレンチＴ１の底部の少なくとも一部に、第２導電形の不純物Ｉ２を導入する。例えば、第２導電形の不純物Ｉ２として、Ａｌが注入される。後述するように、不純物Ｉ２が導入された領域の一部が、第５半導体領域１５となる。
図６（ｄ）に示すように、第１導電形の不純物Ｉ１が導入される。不純物Ｉ１は、トレンチＴ１の底部の少なくとも一部の、第２導電形の不純物Ｉ２が導入された部分のうちの上側部分に導入される。不純物Ｉ１が導入された領域が、第６半導体領域１６となる。不純物Ｉ１が実質的に導入されない領域が第５半導体領域１５となる。
第５半導体領域１５は、第１半導体領域１１に含まれた第１導電形の不純物と、注入された第２導電形の不純物Ｉ２と、を含む。第６半導体領域１６は、第１半導体領域１１に含まれた第１導電形の不純物と、注入された第２導電形の不純物Ｉ２と、注入された第１導電形の不純物Ｉ１と、を含む。
このように、この方法において形成された第５半導体領域１５及び第６半導体領域１６は、第１導電形の不純物及び第２導電形の不純物を含む。例えば、第５半導体領域１５及び第６半導体領域１６は、III族元素及びＶ族元素を含む。
第６半導体領域１６（第１導電形の不純物Ｉ１が導入された上記の上側部分）における第１導電形の不純物の濃度は、第６半導体領域１６（第１導電形の不純物Ｉ１が導入された上記の上側部分）における第２導電形の不純物の濃度よりも高い。第６半導体領域１６は、第１導電形となる。
図６（ｅ）に示すように、第１導電形の不純物Ｉ１が導入された上記の上側部分の上に第２絶縁部Ｉｐ２を形成する。さらに、第２絶縁部Ｉｐ２の上の、トレンチＴ１の残余の空間に、導電材料を導入して第１電極２１を形成する。
さらに、第２絶縁膜３２、第２電極２２及び第３電極２３などを形成する。これにより、半導体装置１１０が作成できる。
本製造方法によれば、信頼性を向上できる半導体装置の製造方法を提供できる。
以下、半導体装置１１０の製造方法の別の例について説明する。
図７（ａ）〜図７（ｄ）は、実施形態に係る半導体装置の別の製造方法を例示する工程順模式的断面図である。
図７（ａ）に示すように、基板１８ｓの上に設けられた第１半導体領域１１の上に、第４半導体領域１４の一部１４ｐ、及び、第５半導体領域１５を形成する。これらの半導体領域は、例えば、エピタキシャル成長により形成しても良い。
図７（ｂ）に示すように、さらに、その上に、第４半導体領域１４の別の一部１４ｑ、及び、第６半導体領域１６を形成する。これらの半導体領域は、例えば、エピタキシャル成長により形成しても良い。
図７（ｃ）に示すように、その上に、第４半導体領域１４のさらに別の一部１４ｒ、第３半導体領域１３、第２半導体領域１２及び第７半導体領域１７を形成する。これらの半導体領域は、例えば、エピタキシャル成長により形成しても良い。
図７（ｄ）に示すように、第２半導体領域１２、第３半導体領域１３、及び、第４半導体領域１４の一部を貫通し、第６半導体領域１６に到達するトレンチＴ２を形成する。
この後、第１絶縁膜３１、第１電極２１、第２絶縁膜３２、第２電極２２及び第３電極２３などを形成する。これにより、半導体装置１１０が作成できる。
この製造方法においても、信頼性を向上できる半導体装置の製造方法を提供できる。
（第２の実施形態）
図８（ａ）及び図８（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。
図８（ａ）は、図８（ｂ）に示すＢ１−Ｂ２線による断面に相当する断面図である。図８（ｂ）は、図８（ａ）のＡ１−Ａ２線で切断したときの斜視図である。
これらの図に示すように、本実施形態に係る半導体装置１１１においても、第１〜第７半導体領域１１〜１７、第１〜第３電極２１〜２３、第１絶縁膜３１、及び、第２絶縁膜３２が設けられる。これらについては、半導体装置１１０と同様である。半導体装置１１１においても、第８半導体領域１８Ａが設けられる。第８半導体領域１８Ａは、第２導電形（例えば、ｐ形）である。
このように、半導体装置１１１においては、第３電極２３と、第８半導体領域１８Ａが設けられる。第８半導体領域１８Ａは、第３電極２３と第１半導体領域１１との間に設けられる。第８半導体領域１８Ａは、第３電極２３と電気的に接続される。第８半導体領域１８Ａは、第２導電形である。
半導体装置１１１は、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）である。半導体装置１１１においても、信頼性を向上できる半導体装置が提供できる。
半導体装置１１１は、例えば、第１の実施形態について説明した製造方法を適宜変更して製造することができる。
実施形態によれば、信頼性を向上できる半導体装置及びその製造方法を提供することができる。
実施形態において、不純物濃度に関する情報は、例えば、ＳＩＭＳ（Secondary Ion Mass Spectrometry）などにより得られる。上記において、不純物濃度は、例えば、キャリア濃度をＳＣＭ（Scanning Capacitance Microscopy）などにより得ても良い。
本願明細書において、「電気的に接続される状態」は、複数の導電体が物理的に接してこれら複数の導電体の間に電流が流れる状態を含む。「電気的に接続される状態」は、複数の導電体の間に、別の導電体が挿入されて、これらの複数の導電体の間に電流が流れる状態を含む。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体領域、電極及び絶縁膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１〜１８…第１〜第８半導体領域、 １１Ｆ〜１４Ｆ…第１〜第４半導体膜、 １１ａ…第１部分領域、 １１ｂ…第２部分領域、 １４ｂ…下端、 １４ｐ〜１４ｒ…一部、 １５ｂ…下端、 １８Ａ…第８半導体領域、 １８ｓ…基板、 ２１〜２３…第１〜第３電極、 ３１…第１絶縁膜、 ３１ｂ…底部、 ３１ｓ…側部、 ３２…第２絶縁膜、 ΔＥ…エネルギーバリアハイト、 １１０、１１９ａ、１１１…半導体装置、 ＡＣ…不純物濃度の絶対値、 Ｃ１…第１不純物濃度、 Ｄ１〜Ｄ３…第１〜第３方向、 Ｅ、Ｅｃ、Ｅｖ…エネルギー、 Ｉ１、Ｉ２…不純物、 Ｉｐ１…第１絶縁部、 Ｉｐ２…第２絶縁部、 Ｅｍａｘ…最大電界、 ＳＢ…積層体、 Ｔ１、Ｔ２…トレンチ、 ｐｚ…位置、 ｔ５、ｔ６…厚さ

Claims (8)

  1. 第１部分領域と第２部分領域とを含み第１導電形の第１半導体領域と、
    前記第１部分領域から前記第２部分領域に向かう第１方向と交差する第２方向において前記第１部分領域から離れた前記第１導電形の第２半導体領域と、
    前記第１部分領域と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、
    前記第１部分領域と前記第３半導体領域との間に設けられた前記第１導電形の第４半導体領域と、
    前記第２方向において前記第２部分領域から離れ前記第１方向において前記第２半導体領域、前記第３半導体領域、及び、前記第４半導体領域の一部から離れた第１電極と、
    前記第２方向において前記第２部分領域と前記第１電極との間、前記第１方向において、前記第２半導体領域と前記第１電極との間、前記第１方向において前記第３半導体領域と前記第１電極との間、及び、前記第１方向において前記第４半導体領域の前記一部と前記第１電極との間に設けられ、前記第３半導体領域と接した第１絶縁膜と、
    前記第２方向において前記第１絶縁膜と前記第２部分領域との間に設けられた前記第２導電形の第５半導体領域と、
    前記第２方向において前記第１絶縁膜と前記第５半導体領域との間に設けられた前記第１導電形の第６半導体領域と、
    を備え、
    前記第６半導体領域における前記第１導電形の第１不純物濃度は、前記第４半導体領域における前記第１導電形の第２不純物濃度よりも高い、半導体装置。
  2. 前記第１不純物濃度は、前記第２不純物濃度の１．２倍以上４０倍以下である、請求項１記載の半導体装置。
  3. 前記第１不純物濃度と、前記第６半導体領域における前記第２導電形の第３不純物濃度と、の第１差は、前記第２不純物濃度と、前記第４半導体領域における前記第２導電形の第４不純物濃度と、の第２差よりも大きい、請求項１または２に記載の半導体装置。
  4. 前記第１不純物濃度は、８×１０１６／ｃｍ３以上８×１０１８／ｃｍ３以下である、請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１不純物濃度は、前記第２半導体領域における前記第１導電形の不純物濃度よりも低い、請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１方向において、前記第５半導体領域の少なくとも一部は、前記第１半導体領域の一部と重なる、請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第１〜第６半導体領域は、炭化珪素を含み、
    前記第５半導体領域は、III族元素及びＶ族元素を含み、
    前記第６半導体領域は、前記III族元素及び前記Ｖ族元素を含む、請求項１〜６のいずれか１つに記載の半導体装置。
  8. 基板の上に設けられた第１導電形の第１半導体膜と、前記第１半導体膜の上に設けられた前記第１導電形の第４半導体膜と、前記第４半導体膜の上に設けられた第２導電形の第３半導体膜と、前記第３半導体膜の上に設けられた前記第１導電形の第２半導体膜と、を含む積層体に、前記第２半導体膜から前記第４半導体膜の一部に到達するトレンチを形成し、
    前記トレンチの側壁に第１絶縁部を形成し、前記トレンチの底部の少なくとも一部は前記第１絶縁部に覆われず、
    前記トレンチの前記底部の前記少なくとも一部に第２導電形の不純物を導入し、
    前記トレンチの前記底部の前記少なくとも一部の、前記第２導電形の前記不純物が導入された部分の上側部分に第１導電形の不純物を導入し、前記第１導電形の前記不純物が導入された前記上側部分における前記第１導電形の前記不純物の濃度は、前記第１導電形の前記不純物が導入された前記上側部分における前記第２導電形の前記不純物の濃度よりも高く、
    前記第１導電形の前記不純物が導入された前記上側部分の上に第２絶縁部を形成し、
    前記第２絶縁部の上の前記トレンチの残余の空間に導電材料を導入して第１電極を形成する、
    半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019186459A (ja) * 2018-04-13 2019-10-24 トヨタ自動車株式会社 スイッチング素子
WO2020031446A1 (ja) * 2018-08-09 2020-02-13 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6613610B2 (ja) * 2015-05-14 2019-12-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6903222B2 (ja) * 2018-03-28 2021-07-14 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP7068916B2 (ja) * 2018-05-09 2022-05-17 三菱電機株式会社 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
JP7270575B2 (ja) * 2020-04-15 2023-05-10 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260064A (ja) * 2008-04-17 2009-11-05 Denso Corp 炭化珪素半導体装置
JP2010021176A (ja) * 2008-07-08 2010-01-28 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP2012004458A (ja) * 2010-06-18 2012-01-05 Toshiba Corp 半導体装置およびその製造方法
WO2014115253A1 (ja) * 2013-01-23 2014-07-31 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
WO2015104949A1 (ja) * 2014-01-10 2015-07-16 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396085A (en) 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
JP3395473B2 (ja) * 1994-10-25 2003-04-14 富士電機株式会社 横型トレンチｍｉｓｆｅｔおよびその製造方法
JP2001352057A (ja) * 2000-06-09 2001-12-21 Mitsubishi Electric Corp 半導体装置、およびその製造方法
US7456439B1 (en) * 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
JP4114390B2 (ja) 2002-04-23 2008-07-09 株式会社デンソー 半導体装置及びその製造方法
US6756612B1 (en) * 2002-10-28 2004-06-29 T-Ram, Inc. Carrier coupler for thyristor-based semiconductor device
JP4564362B2 (ja) * 2004-01-23 2010-10-20 株式会社東芝 半導体装置
JP2009224495A (ja) * 2008-03-14 2009-10-01 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置およびその製造方法
JP4640436B2 (ja) * 2008-04-14 2011-03-02 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5775268B2 (ja) * 2010-06-09 2015-09-09 ローム株式会社 半導体装置およびその製造方法
US9472405B2 (en) * 2011-02-02 2016-10-18 Rohm Co., Ltd. Semiconductor power device and method for producing same
JP2012169384A (ja) 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5750948B2 (ja) 2011-03-11 2015-07-22 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP5751213B2 (ja) * 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US9293376B2 (en) * 2012-07-11 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for power MOS transistor
JP6197995B2 (ja) 2013-08-23 2017-09-20 富士電機株式会社 ワイドバンドギャップ絶縁ゲート型半導体装置
JP2015072999A (ja) 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP6627757B2 (ja) * 2014-06-30 2020-01-08 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260064A (ja) * 2008-04-17 2009-11-05 Denso Corp 炭化珪素半導体装置
JP2010021176A (ja) * 2008-07-08 2010-01-28 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP2012004458A (ja) * 2010-06-18 2012-01-05 Toshiba Corp 半導体装置およびその製造方法
WO2014115253A1 (ja) * 2013-01-23 2014-07-31 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
WO2015104949A1 (ja) * 2014-01-10 2015-07-16 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019186459A (ja) * 2018-04-13 2019-10-24 トヨタ自動車株式会社 スイッチング素子
JP7073873B2 (ja) 2018-04-13 2022-05-24 株式会社デンソー スイッチング素子
WO2020031446A1 (ja) * 2018-08-09 2020-02-13 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
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