JP7270575B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 181
- 230000005684 electric field Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical class [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
Description
本発明の実施形態は、半導体装置に関する。
半導体装置において、特性の向上が望まれる。
本発明の実施形態は、特性の向上が可能な半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、第１電極、第２電極、第１半導体部材、第２半導体部材、第３半導体部材、第３電極、第１導電部材、接続部材、及び絶縁部材を含む。前記第１電極は、第１電極領域、第２電極領域及び第３電極領域を含む。前記第１電極から前記第２電極への方向は、第１方向に沿う。前記第１電極領域から前記第２電極領域への方向は、前記第１方向と交差する第２方向に沿う。前記第３電極領域は、前記第１電極領域と前記第２電極領域との間にある。前記第２電極は、第４電極領域、第５電極領域及び第６電極領域を含む。前記第１電極領域から前記第４電極領域への方向は、前記第１方向に沿う。前記第２電極領域から前記第５電極領域への方向は前記第１方向に沿う。前記第３電極領域から前記第６電極領域への方向は、前記第１方向に沿う。前記第１半導体部材は、第１部分領域、第２部分領域、第３部分領域、第４部分領域及び第５部分領域を含み、第１導電形である。前記第１部分領域は前記第１方向において前記第１電極領域と前記第４電極領域との間にある。前記第２部分領域は前記第１方向において前記第２電極領域と前記第５電極領域との間にある。前記第３部分領域は前記第１方向において前記第３電極領域と前記第６電極領域との間にある。前記第４部分領域は前記第１方向において前記第１部分領域と前記第４電極領域との間にある。前記第５部分領域は前記第１方向において前記第２部分領域と前記第５電極領域との間にある。前記第２半導体部材は、第１半導体領域及び第２半導体領域を含み、第２導電形である。前記第１半導体領域は前記第１方向において前記第４部分領域と前記第４電極領域との間にある。前記第２半導体領域は前記第１方向において前記第５部分領域と前記第５電極領域との間にある。前記第３半導体部材は、第３半導体領域及び第４半導体領域を含み、前記第１導電形である。前記第３半導体領域は前記第１方向において前記第１半導体領域と前記第４電極領域との間にある。前記第４半導体領域は前記第１方向において前記第２半導体領域と前記第５電極領域との間にある。前記第３電極は、前記第１方向において前記第３部分領域と前記第６電極領域との間に設けられる。前記第３電極の少なくとも一部は、前記第１半導体領域と前記第２半導体領域との間、及び、前記第３半導体領域と前記第４半導体領域との間にある。前記第１導電部材の少なくとも一部は、前記第１方向において前記第３部分領域と前記第３電極との間にあり、前記第２方向において前記第４部分領域と前記第５部分領域との間ある。前記接続部材は、前記第１導電部材及び前記第２電極と電気的に接続される。前記接続部材の少なくとも一部は、前記第１半導体領域と前記第３電極との間にある。前記絶縁部材は、第１部分、第２部分、第３部分、第４部分及び第５部分を含む。前記第１部分は前記接続部材と前記第３電極との間にある。前記第２部分は前記第３電極と前記第２半導体領域との間にある。前記第３部分は前記第１部分領域と前記第１導電部材との間にある。前記第４部分は前記第１導電部材と前記第３電極との間にある。前記第５部分は前記第１半導体領域と前記接続部材との間にある。前記第５部分は、前記第１半導体領域及び前記接続部材と接する。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置１１０は、第１電極５１、第２電極５２、第３電極５３、第１半導体部材１１、第２半導体部材１２、第３半導体部材１３、第１導電部材３１、接続部材３５、及び、絶縁部材６０を含む。
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置１１０は、第１電極５１、第２電極５２、第３電極５３、第１半導体部材１１、第２半導体部材１２、第３半導体部材１３、第１導電部材３１、接続部材３５、及び、絶縁部材６０を含む。
第１電極５１は、第１電極領域５１ａ、第２電極領域５１ｂ及び第３電極領域５１ｃを含む。第１電極５１から第２電極５２への方向は、第１方向に沿う。
第１方向をＺ軸方向とする。Ｚ軸方向に対して垂直な方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
第１電極５１において、第１電極領域５１ａから第２電極領域５１ｂへの方向は、第２方向に沿う。第２方向は、第１方向（Ｚ軸方向）と交差する。第２方向は、例えば、Ｘ軸方向である。第３電極領域５１ｃは、第１電極領域５１ａと第２電極領域５１ｂとの間にある。
第２電極５２は、第４電極領域５２ｄ、第５電極領域５２ｅ及び第６電極領域５２ｆを含む。第１電極領域５１ａから第４電極領域５２ｄへの方向は、第１方向（Ｚ軸方向）に沿う。第２電極領域５１ｂから第５電極領域５２ｅへの方向は、第１方向に沿う。第３電極領域５１ｃから第６電極領域５２ｆへの方向は、第１方向に沿う。第６電極領域５２ｆは、第２方向（例えばＸ軸方向）において、第４電極領域５２ｄと第５電極領域５２ｅとの間にある。
第１半導体部材１１は、第１部分領域１１ａ、第２部分領域１１ｂ、第３部分領域１１ｃ、第４部分領域１１ｄ及び第５部分領域１１ｅを含む。第１半導体部材１１は、第１導電形である。第１部分領域１１ａは、第１方向（Ｚ軸方向）において、第１電極領域５１ａと第４電極領域５２ｄとの間にある。第２部分領域１１ｂは第１方向（Ｚ軸方向）において、第２電極領域５１ｂと第５電極領域５２ｅとの間にある。第３部分領域１１ｃは、第１方向（Ｚ軸方向）において、第３電極領域５１ｃと第６電極領域５２ｆとの間にある。第４部分領域１１ｄは、第１方向（Ｚ軸方向）において、第１部分領域１１ａと第４電極領域５２ｄとの間にある。第５部分領域１１ｅは、第１方向（Ｚ軸方向）において、第２部分領域１１ｂと第５電極領域５２ｅとの間にある。
第２半導体部材１２は、第１半導体領域１２ａ及び第２半導体領域１２ｂを含む。第２半導体部材１２は、第２導電形である。
実施形態において、第１導電形は、ｎ形及びｐ形の一方である。第２導電形は、ｎ形及びｐ形の他方である。以下では、第１導電形はｎ形であり、第２導電形はｐ形とする。例えば、第１半導体部材１１は、ｎ形層である。例えば、第２半導体部材１２は、ｐ形層である。
第１半導体領域１２ａは、第１方向（Ｚ軸方向）において、第４部分領域１１ｄと第４電極領域５２ｄとの間にある。第２半導体領域１２ｂは、第１方向（Ｚ軸方向）において、第５部分領域１１ｅと第５電極領域５２ｅとの間にある。
第３半導体部材１３は、第３半導体領域１３ｃ及び第４半導体領域１３ｄを含む。第３半導体部材１３は、第１導電形である。例えば、第３半導体部材１３は、ｎ形層である。第３半導体領域１３ｃは、第１方向（Ｚ軸方向）において、第１半導体領域１２ａと第４電極領域５２ｄとの間にある。第４半導体領域１３ｄは、第１方向（Ｚ軸方向）において、第２半導体領域１２ｂと第５電極領域５２ｅとの間にある。
第３電極５３は、第１方向（Ｚ軸方向）において、第３部分領域１１ｃと第６電極領域５２ｆとの間に設けられる。第３電極５３の少なくとも一部は、第２方向（Ｘ軸方向）において、第１半導体領域１２ａと第２半導体領域１２ｂとの間、及び、第３半導体領域１３ｃと第４半導体領域１３ｄとの間にある。
第１導電部材３１の少なくとも一部は、第１方向（Ｚ軸方向）において、第３部分領域１１ｃと第３電極５３との間にあり、第２方向（Ｘ軸方向）において第４部分領域１１ｄと第５部分領域１１ｅとの間ある。
接続部材３５は、第１導電部材３１及び第２電極５２を電気的に接続する。接続部材３５の少なくとも一部は、第２方向（Ｘ軸方向）において、第１半導体領域１２ａと第３電極５３との間にある。接続部材３５と第１導電部材３１との間の境界は、明確でも良く、不明確でも良い。接続部材３５と第２電極５２との間の境界は、明確でも良く、不明確でも良い。接続部材３５と第１導電部材３１とに、異なる材料が用いられても良く、同じ材料が用いられても良い。
絶縁部材６０は、第１部分６０ａ、第２部分６０ｂ、第３部分６０ｃ、第４部分６０ｄ及び第５部分６０ｅを含む。第１部分６０ａは、接続部材３５と第３電極５３との間にある。第２部分６０ｂは、第３電極５３と第２半導体領域１２ｂとの間にある。第３部分６０ｃは、第３部分領域１１ｃと第１導電部材３１との間にある。第４部分６０ｄは、第１導電部材３１と第３電極５３との間にある。第５部分６０ｅは、第１半導体領域１２ａと接続部材３５との間にある。第５部分６０ｅは、例えば、第１半導体領域１２ａ及び接続部材３５と接する。
絶縁部材６０は、接続部材３５と第３電極５３との間を電気的に絶縁する。絶縁部材６０は、第１導電部材３１と第３電極５３との間を電気的に絶縁する。絶縁部材６０は、第１半導体部材１１と第３電極５３との間を電気的に絶縁する。絶縁部材６０は、第２半導体部材１２と第３電極５３との間を電気的に絶縁する。絶縁部材６０は、第３半導体部材１３と第３電極５３との間を電気的に絶縁する。
第１電極５１は、例えば、ドレイン電極として機能する。第２電極５２は、例えば、ソース電極として機能する。第３電極５３は、例えば、ゲート電極として機能する。第１導電部材３１は、例えば、フィールドプレートとして機能する。半導体装置１１０は、例えば、トランジスタである。
第１導電部材３１が設けられることで、例えば、電界の局所的な集中が抑制できる。これにより、安定した特性が得られる。例えば、高い耐圧が得られる。例えば、高い信頼性が得られる。
１つのトレンチの中に２つのゲート電極が設けられる第１参考例がある。第１参考例においては、その２つのゲート電極の間に、フィールドプレートと接続された接続部材がある。第１参考例においては、１つのトレンチにおいて、２つのゲート電極、及び、接続部材が設けられるため、トレンチの幅の縮小が困難である。
例えば、第２参考例において、複数のトレンチの間に、ｐ形層（例えば第２半導体部材１２）と第２電極５２とを接続する接続導電部材が設けられる。第２参考例においては、接続導電部材が設けられるため、複数のトレンチの間の距離（Ｘ軸方向に沿う距離）を短くすることが困難である。
実施形態においては、例えば、１つのトレンチにおいて、１つの第３電極５３と、１つの接続部材３５と、が設けられる。実施形態においては、第１参考例に比べて、トレンチの幅を小さくし易い。これにより、単位面積あたりのキャリア領域の面積を、第１参考例よりも高くすることができる。これにより、例えば、オン抵抗を低くし易い。
実施形態においては、接続部材３５がｐ形層（第２半導体部材１２）と第２電極５２とを電気的に接続する。例えば、第２参考例における接続導電部材が省略できる。これにより、単位面積あたりのキャリア領域の面積を、第２参考例と比べて高くすることができる。これにより、オン抵抗を低くし易い。例えば、後述するように複数のトレンチが設けられる場合に、第２参考例と比べて、複数のトレンチの間の間隔を小さくしやすい。これにより、例えば、オン抵抗を低くし易い。
半導体装置１１０においては、第１導電部材３１は、接続部材３５により第２電極５２と電気的に接続される。接続部材３５は、第１半導体領域１２ａと第３電極５３との間にある。後述するように、接続部材３５は、Ｙ軸方向に沿って延びることができる。これにより、接続部材３５及び第１導電部材３１の電気抵抗を低くできる。例えば、第１導電部材３１及び導電層３２へ電荷の供給を速やかに行うことができる。これにより、例えば、ターンオフ時の耐圧低下を抑制できる。特性の向上が可能な半導体装置を提供できる。
図１に示すように、この例では、半導体装置１１０は、導電層３２を含む。導電層３２は、第１方向（Ｚ軸方向）において、第３部分６０ｃと第１導電部材３１との間にある。
絶縁部材６０は、第７部分６０ｇを含む。第７部分６０ｇは、導電層３２と第１導電部材３１との間にある。例えば、導電層３２の電位は、フローティングである。導電層３２が設けられることで、電界の局所的な集中がより抑制できる。より安定した特性が得られる。耐圧を向上できる。
この例では、複数の導電層３２が設けられる。複数の導電層３２は、第１方向（Ｚ軸方向）に沿って並ぶ。絶縁部材６０は、第８部分６０ｈを含む。第８部分６０ｈは、複数の導電層３２の間にある。例えば、複数の導電層３２は、互いに容量結合する。複数の導電層３２は、第１導電部材３１と容量結合する。複数の導電層３２が設けられることで、電界の局所的な集中がより抑制できる。より安定した特性が得られる。耐圧を向上できる。特性の向上が可能な半導体装置を提供できる。
図２は、第１実施形態に係る半導体装置を例示する模式的斜視図である。
図２は、第１導電部材３１、複数の導電層３２、及び、第３電極５３を例示している。図２において、絶縁部材６０は省略されている。
図２は、第１導電部材３１、複数の導電層３２、及び、第３電極５３を例示している。図２において、絶縁部材６０は省略されている。
図２に示すように、第１導電部材３１、複数の導電層３２、及び、第３電極５３は、第３方向に沿って延びる。第３方向は、第１方向及び第２方向を含む平面と交差する。第３方向は、例えば、Ｙ軸方向である。
接続部材３５も第３方向（例えばＹ軸方向）に沿って延びる。例えば、接続部材３５の第３方向（Ｙ軸方向）に沿う長さを長さＬ３とする。接続部材３５の第１方向（Ｚ軸方向）に沿う長さを長さＬ１とする。長さＬ３は、長さＬ１よりも長い。このような接続部材３５が、第１導電部材３１に沿って設けられることで、接続部材３５の電気抵抗が低くなる。例えば、第１導電部材３１は、第２電極５２と、低い電気抵抗により電気的に接続される。第１導電部材３１の電位がより安定になる。
図２に示すように、第１導電部材３１のＸ軸方向に沿う長さＬ２は、第１導電部材３１のＺ軸方向に沿う長さｔ３１よりも長い。第１導電部材３１は層状である。第１導電部材３１の電気抵抗を低くできる。
図１に示すように、第２電極５２は、第７電極領域５２ｇをさらに含んでも良い。第７電極領域５２ｇの一部は、第２方向（Ｘ軸方向）において、第１半導体領域１２ａと第１部分６０ａとの間にある。第７電極領域５２ｇの別の一部は、第２方向（Ｘ軸方向）において、第３半導体領域１３ｃと第３電極５３の一部との間にある。第７電極領域５２ｇの別の一部は、第２方向（Ｘ軸方向）において、第１部分６０ａと第３電極５３の一部との間にある。
第７電極領域５２ｇの上記の一部は、第１半導体領域１２ａと接する。第７電極領域５２ｇの上記の別の一部は、第３半導体領域１３ｃと接する。第２電極５２が、第１半導体領域１２ａ及び第３半導体領域１３ｃと安定して電気的に接続できる。
例えば、第１半導体領域１２ａの一部は、第１方向（Ｚ軸方向）において、第４部分領域１１ｄと第７電極領域５２ｇとの間ある。例えば、第１半導体領域１２ａは、第７電極領域５２ｇと対向する第１面１２ａｆを含む。第１面１２ａｆは、例えば、第７電極領域５２ｇと接する面である。例えば、第４部分領域１１ｄで発生したアバランシェ現象による正孔流を第１面１２ａｆに速やかに排出することができる。例えば、正孔流を速やかに排出できない場合は、第１面１２ａｆの電位が高くなり寄生バイポーラトランジスタを流れる電流により損失が生じる。これに対して、実施形態においては、第１面１２ａｆを介して正孔流を速やかに排出できるため、第１面１２ａｆの電位が高くなることが抑制できる。これにより、損失を抑制できる。
第１面１２ａｆは、第１方向（Ｚ軸方向）及び第２方向（Ｘ軸方向）に対して傾斜しても良い。接触面積が大きくでき、接触の電気抵抗を小さくできる。第７電極領域５２ｇにおいて良好なカバレッジが得やすい。
例えば、第３半導体領域１３ｃは、第７電極領域５２ｇと対向する第３面１３ｃｆを含む。第３面１３ｃｆは、第１方向（Ｚ軸方向）及び第２方向（Ｘ軸方向）に対して傾斜しても良い。接触面積が大きくでき、接触の電気抵抗を小さくできる。第７電極領域５２ｇにおいて良好なカバレッジが得やすい。
図１に示すように、絶縁部材６０は、第６部分６０ｆを含んでも良い。第６部分６０ｆは、第１導電部材３１と第５部分領域１１ｅとの間にある。第６部分６０ｆから第３電極５３の一部への方向は、第１方向（Ｚ軸方向）に沿う。例えば、Ｘ軸方向における第１導電部材３１の位置（例えばＸ軸方向における中心の位置）は、Ｘ軸方向における第３電極５３の位置（例えばＸ軸方向における中心の位置）に対してシフトしている。このような構成により、第１導電部材３１の一部の上方に第３電極５３が位置し、第１導電部材３１の別の一部の上方に接続部材３５が位置できる。絶縁部材６０に上記のような第６部分６０ｆが設けられることで、安定した絶縁が得られる。
既に説明したように、実施形態においては、第１導電部材３１が第２電極５２と低い電気抵抗により電気的に接続される。これにより、第１導電部材３１の電位が安定になる。このとき、第１導電部材３１と第２電極５２との接続の電気抵抗が低い場合には、電気抵抗が高い場合に比べて、複数の導電層３２の容量結合の不均一性が電界の均一性に与える影響が大きくなる。実施形態において、以下の構成を適用しても良い。これにより、容量結合に基づく電界の均一性をより高めることができる。
図３及び図４は、第１実施形態に係る半導体装置の一部を例示する模式的断面図である。
図３に示すように、複数の導電層３２は、第１導電層３２ａ及び第２導電層３２ｂを含む。第２導電層３２ｂは、第１導電層３２ａと第１導電部材３１との間にある。第１導電層３２ａの第２方向（Ｘ軸方向）に沿う長さＬａ３２は、第２導電層３２ｂの第２方向に沿う長さＬｂ３２よりも長い。
図３に示すように、複数の導電層３２は、第１導電層３２ａ及び第２導電層３２ｂを含む。第２導電層３２ｂは、第１導電層３２ａと第１導電部材３１との間にある。第１導電層３２ａの第２方向（Ｘ軸方向）に沿う長さＬａ３２は、第２導電層３２ｂの第２方向に沿う長さＬｂ３２よりも長い。
複数の導電層３２は、第３導電層３２ｃをさらに含む。第３導電層３２ｃは、第１導電層３２ａと第２導電層３２ｂとの間にある。第３導電層３２ｃの第２方向（Ｘ軸方向）に沿う長さＬｃ３２は、第１導電層３２ａの第２方向に沿う長さＬａ３２と、第２導電層３２ｂの第２方向に沿う長さＬｂ３２と、の間である。
複数の導電層３２は、第４導電層３２ｄをさらに含んでも良い。第４導電層３２ｄは、第３導電層３２ｃと第２導電層３２ｂとの間にある。第３導電層３２ｃは、第１導電層３２ａのとなりである。第４導電層３２ｄは、第２導電層３２ｂのとなりである。第４導電層３２ｄの第２方向（Ｘ軸方向）に沿う長さＬｄ３２は、第３導電層３２ｃの第２方向に沿う長さＬｃ３２と、第２導電層３２ｂの第２方向に沿う長さＬｂ３２と、の間である。
このように、例えば、複数の導電層３２のＸ軸方向に沿う長さが、第１導電部材３１に近づくにつれて短くなっても良い。このような構成により、複数の導電層３２の製造が容易になる。例えば、複数の導電層３２のそれぞれとなる導電膜と、第８部分６０ｈとなる膜と、を交互に繰り返して形成することで、複数の導電層３２を含む構造が作製できる。このとき、第８部分６０ｈとなる膜を繰り返して作製するため、第１導電部材３１に近づくにつれて、複数の導電層３２のＸ軸方向の長さが短くなる。
このとき、例えば、第１導電層３２ａと第３導電層３２ｃとが互いに対向する面積は、第４導電層３２ｄと第２導電層３２ｂとが互いに対向する面積よりも大きくなる。面積の差が、電気容量の差となる。以下に説明するように、複数の導電層３２の間の距離を調整することで、電気容量の差を小さくすることができる。
図４に示すように、例えば、第１導電層３２ａと第３導電層３２ｃとの間の第１方向（Ｚ軸方向）に沿う距離ｄ１は、第４導電層３２ｄと第２導電層３２ｂとの間の第１方向に沿う距離ｄ２よりも長くても良い。このような距離の差を設けることで、電気容量の差を抑制できる。
複数の導電層３２の数が３である場合、第４導電層３２ｄは、第３導電層３２ｃと見なされても良い。
図３に示すように、第１導電部材３１のＸ軸方向の長さＬ３１は、複数の導電層３２のＸ軸方向の長さ（例えば、長さＬｂ３２）よりも短くても良い。
例えば、第２導電層３２ｂは、複数の導電層３２のなかで第１導電部材３１に最も近い。第２導電層３２ｂは第１導電部材３１の隣である。図４に示すように、第２導電層３２ｂと第１導電部材３１との間のＺ軸方向に沿う距離ｄ３１は、距離ｄ２よりも短くても良い。容量結合による電界の緩和の均一性がより高まる。
第３半導体部材１３における第１導電形の不純物濃度（またはキャリア濃度）は、第１半導体部材１１における第１導電形の不純物濃度（またはキャリア濃度）よりも高い。第３半導体部材１３は、例えば、ｎ＋領域である。第１半導体部材１１は、例えば、ｎ－領域である。第２半導体部材１２は、例えば、ｐ領域である。
これらの半導体領域は、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム化合物、シリコンカーバイド、または、化合物半導体（例えばＧａＮなどの窒化物半導体など）などを含んで良い。
第１電極５１及び第２電極５２は、例えば、アルミニウム及びタングステンよりなる群から選択された少なくとも１つを含む。第３電極５３、第１導電部材３１、及び、複数の導電層３２は、例えば、ポリシリコンなどを含む。絶縁部材６０は、例えば、シリコン及びアルミニウムよりなる群から選択された少なくとも１つを含む元素と、酸素及び窒素よりなる群から選択された少なくとも１つを含む元素と、を含む。絶縁部材６０は、例えば酸化シリコンを含む。
図５は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図５に示すように、半導体装置１１１において、複数の構造体５３Ｇが設けられる。複数の構造体５３Ｇの１つは、第３電極５３、第１導電部材３１及び接続部材３５を含む。複数の構造体５３Ｇは、Ｘ軸方向に並ぶ。複数の構造体５３Ｇの１つは、１つのトレンチ領域に対応する。
図５に示すように、半導体装置１１１において、複数の構造体５３Ｇが設けられる。複数の構造体５３Ｇの１つは、第３電極５３、第１導電部材３１及び接続部材３５を含む。複数の構造体５３Ｇは、Ｘ軸方向に並ぶ。複数の構造体５３Ｇの１つは、１つのトレンチ領域に対応する。
半導体装置１１１においては、複数の構造体５３Ｇの１つのＸ軸方向に沿う長さを短くし易い。例えば、複数の構造体５３Ｇの間の領域のＸ軸方向に沿う距離（幅）を短くし易い。単位面積あたりのキャリア領域の面積を高くし易い。これにより、低いオン抵抗が得やすい。
（第２実施形態）
図６は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図６に示すように、実施形態に係る半導体装置１２０は、第１電極５１、第２電極５２、第３電極５３、第１半導体部材１１、第２半導体部材１２、第３半導体部材１３、第１導電部材３１、接続部材３５、及び、絶縁部材６０を含む。半導体装置１２０においては、接続部材３５の構成が、半導体装置１１０における接続部材３５の構成と異なる。これ以外の半導体装置１２０の構成は、半導体装置１１０の構成と同様で良い。以下、半導体装置１２０における接続部材３５の例について説明する。
図６は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図６に示すように、実施形態に係る半導体装置１２０は、第１電極５１、第２電極５２、第３電極５３、第１半導体部材１１、第２半導体部材１２、第３半導体部材１３、第１導電部材３１、接続部材３５、及び、絶縁部材６０を含む。半導体装置１２０においては、接続部材３５の構成が、半導体装置１１０における接続部材３５の構成と異なる。これ以外の半導体装置１２０の構成は、半導体装置１１０の構成と同様で良い。以下、半導体装置１２０における接続部材３５の例について説明する。
図６に示すように、接続部材３５の一部は、第１半導体領域１２ａと第１部分６０ａとの間にある。接続部材３５の別の一部は、第３半導体領域１３ｃと第３電極５３の一部との間にある。接続部材３５の上記の一部は、第１半導体領域１２ａと接する。接続部材３５の上記の別の一部は、第３半導体領域１３ｃと接する。絶縁部材６０の第１部分６０ａは、接続部材３５及び第３電極５３と接する。絶縁部材６０の第２部分６０ｂは、第３電極５３及び第２半導体領域１２ｂと接する。このような構成においても、トレンチの幅を小さくし易い。例えば、オン抵抗を低くし易い。例えば、アバランシェ降伏時に寄生バイポーラトランジスタを流れる電流による損失を抑制できる。第２実施形態によれば、特性の向上が可能な半導体装置を提供できる。
図７は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図７に示すように、半導体装置１２１において、複数の構造体５３Ｇが設けられる。複数の構造体５３Ｇの１つは、第３電極５３、第１導電部材３１及び接続部材３５を含む。複数の構造体５３Ｇは、Ｘ軸方向に並ぶ。複数の構造体５３Ｇの１つは、１つのトレンチ領域に対応する。
図７に示すように、半導体装置１２１において、複数の構造体５３Ｇが設けられる。複数の構造体５３Ｇの１つは、第３電極５３、第１導電部材３１及び接続部材３５を含む。複数の構造体５３Ｇは、Ｘ軸方向に並ぶ。複数の構造体５３Ｇの１つは、１つのトレンチ領域に対応する。
半導体装置１２１においては、複数の構造体５３Ｇの１つのＸ軸方向に沿う長さを短くし易い。例えば、複数の構造体５３Ｇの間の領域のＸ軸方向に沿う距離（幅）を短くし易い。単位面積あたりのキャリア領域の面積を高くし易い。これにより、低いオン抵抗が得やすい。
実施形態によれば、特性の向上が可能な半導体装置が提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体部材、電極、導電部材、導電層及び絶縁部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１～１３…第１～第３半導体部材、 １１ａ～１１ｅ…第１～第５部分領域、 １２ａ、１２ｂ…第１、第２半導体領域、 １２ａｆ…第１面、 １３ｃｆ…第３面、 ３１…第１導電部材、 ３２…導電層、 ３２ａ～３２ｄ…第１～第４導電層、 ３５…接続部材、 ５１～５３…第１～第３電極、 ５１ａ～５１ｃ…第１～第３電極領域、 ５２ｄ～５２ｇ…第４～第７電極領域、 ５３Ｇ…構造体、 ６０…絶縁部材、 ６０ａ～６０ｈ…第１～第８部分、 １１０、１１１、１２０、１２１…半導体装置、 Ｌ１～Ｌ３、Ｌ３１…長さ、 Ｌａ３２、Ｌｂ３２、Ｌｃ３２、Ｌｄ３２…長さ、 ｄ１、ｄ２、ｄ３１…距離、 ｔ３１…長さ
Claims (17)
- 第１電極領域、第２電極領域及び第３電極領域を含む第１電極と、
第２電極であって、前記第１電極から前記第２電極への方向は、第１方向に沿い、前記第１電極領域から前記第２電極領域への方向は、前記第１方向と交差する第２方向に沿い、前記第３電極領域は、前記第１電極領域と前記第２電極領域との間にあり、前記第２電極は、第４電極領域、第５電極領域及び第６電極領域を含み、前記第１電極領域から前記第４電極領域への方向は、前記第１方向に沿い、前記第２電極領域から前記第５電極領域への方向は前記第１方向に沿い、前記第３電極領域から前記第６電極領域への方向は、前記第１方向に沿う、前記第２電極と、
第１部分領域、第２部分領域、第３部分領域、第４部分領域及び第５部分領域を含む第１導電形の第１半導体部材であって、前記第１部分領域は前記第１方向において前記第１電極領域と前記第４電極領域との間にあり、前記第２部分領域は前記第１方向において前記第２電極領域と前記第５電極領域との間にあり、前記第３部分領域は前記第１方向において前記第３電極領域と前記第６電極領域との間にあり、前記第４部分領域は前記第１方向において前記第１部分領域と前記第４電極領域との間にあり、前記第５部分領域は前記第１方向において前記第２部分領域と前記第５電極領域との間にある、前記第１半導体部材と、
第１半導体領域及び第２半導体領域を含む第２導電形の第２半導体部材であって、前記第１半導体領域は前記第１方向において前記第４部分領域と前記第４電極領域との間にあり、前記第２半導体領域は前記第１方向において前記第５部分領域と前記第５電極領域との間にある、前記第２半導体部材と、
第３半導体領域及び第４半導体領域を含む前記第１導電形の第３半導体部材であって、前記第３半導体領域は前記第１方向において前記第１半導体領域と前記第４電極領域との間にあり、前記第４半導体領域は前記第１方向において前記第２半導体領域と前記第５電極領域との間にある、前記第３半導体部材と、
前記第１方向において前記第３部分領域と前記第６電極領域との間に設けられた第３電極であって、前記第３電極の少なくとも一部は、前記第１半導体領域と前記第２半導体領域との間、及び、前記第３半導体領域と前記第４半導体領域との間にある、前記第３電極と、
第１導電部材であって、前記第１導電部材の少なくとも一部は、前記第１方向において前記第３部分領域と前記第３電極との間にあり、前記第２方向において前記第４部分領域と前記第５部分領域との間ある、前記第１導電部材と、
前記第１導電部材及び前記第２電極と電気的に接続された接続部材であって、前記接続部材の少なくとも一部は、前記第１半導体領域と前記第３電極との間にある、前記接続部材と、
第１部分、第２部分、第３部分、第４部分及び第５部分を含む絶縁部材であって、前記第１部分は前記接続部材と前記第３電極との間にあり、前記第２部分は前記第３電極と前記第２半導体領域との間にあり、前記第３部分は前記第１部分領域と前記第１導電部材との間にあり、前記第４部分は前記第１導電部材と前記第３電極との間にあり、前記第５部分は前記第１半導体領域と前記接続部材との間にあり、前記第５部分は、前記第１半導体領域及び前記接続部材と接した、前記絶縁部材と、
を備えた半導体装置。 - 前記第２電極は、第７電極領域をさらに含み、
前記第７電極領域の一部は、前記第１半導体領域と前記第１部分との間にあり、
前記第７電極領域の別の一部は、前記第３半導体領域と前記第３電極の一部との間にある、請求項１記載の半導体装置。 - 前記第７電極領域の前記一部は、前記第１半導体領域と接し、
前記第７電極領域の前記別の一部は、前記第３半導体領域と接する、請求項２記載の半導体装置。 - 前記第１半導体領域の一部は、前記第１方向において前記第４部分領域と前記第７電極領域との間ある、請求項２または３に記載の半導体装置。
- 前記第１半導体領域は、前記第７電極領域と対向する第１面を含み、
前記第１面は、前記第１方向及び前記第２方向に対して傾斜した、請求項２～４のいずれか１つに記載の半導体装置。 - 前記第３半導体領域は、前記第７電極領域と対向する第３面を含み、
前記第３面は、前記第１方向及び前記第２方向に対して傾斜した、請求項２～５のいずれか１つに記載の半導体装置。 - 前記接続部材の一部は、前記第１半導体領域と前記第１部分との間にあり、
前記接続部材の別の一部は、前記第３半導体領域と前記第３電極の一部との間にある、請求項１記載の半導体装置。 - 前記接続部材の前記一部は、前記第１半導体領域と接し、
前記接続部材の前記別の一部は、前記第３半導体領域と接する、請求項７記載の半導体装置。 - 前記第１部分は、前記接続部材及び前記第３電極と接し、
前記第２部分は、前記第３電極及び前記第２半導体領域と接した、請求項１～８のいずれか１つに記載の半導体装置。 - 前記絶縁部材は、第６部分を含み、
前記第６部分は、前記第１導電部材と前記第５部分領域との間にあり、
前記第６部分から前記第３電極の一部への方向は、前記第１方向に沿う、請求項１～９のいずれか１つに記載の半導体装置。 - 前記接続部材の第３方向に沿う長さは、前記接続部材の前記第１方向に沿う長さよりも長く、
前記第３方向は、前記第１方向及び前記第２方向を含む平面と交差した、請求項１～１０のいずれか１つに記載の半導体装置。 - １または複数の導電層をさらに備え、
前記導電層は、前記第１方向において、前記第３部分と前記第１導電部材との間にあり、
前記絶縁部材は、第７部分を含み、
前記第７部分は、前記導電層と前記第１導電部材との間にあり、
前記導電層の電位は、フローティングである、請求項１～１０のいずれか１つに記載の半導体装置。 - 複数の前記導電層を備え、
前記複数の導電層は、前記第１方向に沿って並び、
前記絶縁部材は、第８部分を含み、
前記第８部分は、前記複数の導電層の間にある、請求項１２記載の半導体装置。 - 前記複数の導電層は、第１導電層及び第２導電層を含み、
前記第２導電層は、前記第１導電層と前記第１導電部材との間にあり、
前記第１導電層の前記第２方向に沿う長さは、前記第２導電層の前記第２方向に沿う長さよりも長い、請求項１３記載の半導体装置。 - 前記複数の導電層は、第３導電層をさらに含み、
前記第３導電層は、前記第１導電層と前記第２導電層との間にあり、
前記第３導電層の前記第２方向に沿う長さは、前記第１導電層の前記第２方向に沿う前記長さと、前記第２導電層の前記第２方向に沿う前記長さと、の間である、請求項１４記載の半導体装置。 - 前記複数の導電層は、第４導電層をさらに含み、
前記第４導電層は、前記第３導電層と前記第２導電層との間にあり、
前記第３導電層は、前記第１導電層のとなりであり、
前記第４導電層は、前記第２導電層のとなりであり、
前記第１導電層と前記第３導電層との間の前記第１方向に沿う距離は、前記第４導電層と前記第２導電層との間の前記第１方向に沿う距離よりも長い、請求項１５記載の半導体装置。 - 前記複数の導電層は、第１導電層、第２導電層、第３導電層及び第４導電層を含み、
前記第２導電層は、前記第１導電層と前記第１導電部材との間にあり、
前記第３導電層は、前記第１導電層と前記第２導電層との間にあり、前記第１導電層のとなりであり、
前記第４導電層は、前記第３導電層と前記第２導電層との間にあり、前記第２導電層のとなりであり、
前記第１導電層と前記第３導電層との間の前記第１方向に沿う距離は、前記第４導電層と前記第２導電層との間の前記第１方向に沿う距離よりも長い、請求項１３記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020072762A JP7270575B2 (ja) | 2020-04-15 | 2020-04-15 | 半導体装置 |
| CN202110052353.6A CN113540242B (zh) | 2020-04-15 | 2021-01-15 | 半导体装置 |
| US17/155,193 US11495666B2 (en) | 2020-04-15 | 2021-01-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020072762A JP7270575B2 (ja) | 2020-04-15 | 2020-04-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021170583A JP2021170583A (ja) | 2021-10-28 |
| JP7270575B2 true JP7270575B2 (ja) | 2023-05-10 |
Family
ID=78082012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020072762A Active JP7270575B2 (ja) | 2020-04-15 | 2020-04-15 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11495666B2 (ja) |
| JP (1) | JP7270575B2 (ja) |
| CN (1) | CN113540242B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP7270575B2 (ja) * | 2020-04-15 | 2023-05-10 | 株式会社東芝 | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US11495666B2 (en) | 2022-11-08 |
| CN113540242B (zh) | 2023-06-27 |
| JP2021170583A (ja) | 2021-10-28 |
| US20210328027A1 (en) | 2021-10-21 |
| CN113540242A (zh) | 2021-10-22 |
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