KR100653324B1 - 반도체장치 - Google Patents
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Abstract
고내압을 유지하면서 소형화를 도모하는 것이 가능한 반도체장치를 제공한다. IGBT 칩의 외주부에 있어서, 필드 산화막(13) 상에서의 필드 플레이트(14)와 필드 플레이트(15)와의 사이에, IGBT 셀을 둘러싸도록 형성된 중간전위전극(20)이 설치된다. 중간전위전극(20)에는, 칩 외주부 상의 일부의 영역에 국소적으로 형성된 중간전위 인가수단으로부터, 에미터 전극(10)의 전위와 채널 스토퍼 전극(12)의 전위의 사이의 전위인 소정의 중간전위가 제공된다.
반도체, 고내압, 전극, 칩, 에미터, 중간전위, 플레이트, 스토퍼, 채널
Description
도 1은 실시예 1에 관한 반도체장치의 구성 및 해당 반도체장치의 칩 외주부의 전계분포를 나타내는 도면이다.
도 2는 실시예 1에 관한 반도체장치의 칩의 평면도이다.
도 3은 실시예 1에 관한 반도체장치의 칩의 평면도이다.
도 4는 실시예 1에 관한 반도체장치의 구성을 나타내는 도면이다.
도 5는 실시예 2에 관한 반도체장치의 구성을 나타내는 도면이다.
도 6은 실시예 2에 관한 반도체장치의 칩의 평면도이다.
도 7은 실시예 2에 관한 반도체장치의 칩의 평면도이다.
도 8은 실시예 2에 관한 반도체장치의 구성을 나타내는 도면이다.
도 9는 실시예 3에 관한 반도체장치의 구성 및 해당 반도체장치의 칩 외주부의 전계분포를 나타내는 도면이다.
도 10은 실시예 3에 관한 반도체장치의 구성을 나타내는 도면이다.
도 11은 실시예 3에 관한 반도체장치에서의 역접속 다이오드가 형성된 부분의 확대 평면도이다.
도 12는 실시예 4에 관한 반도체장치에서의 역접속 다이오드가 형성된 부분 의 확대 평면도이다.
도 13은 실시예 4에 관한 반도체장치의 구성을 나타내는 도면이다.
도 14는 실시예 4에 관한 반도체장치의 구성을 나타내는 도면이다.
도 15는 실시예 5에 관한 반도체장치의 구성을 나타내는 도면이다.
도 16은 실시예 5에 관한 반도체장치의 칩의 평면도이다.
도 17은 실시예 5에 관한 반도체장치의 구성을 나타내는 도면이다.
도 18은 실시예 5에 관한 반도체장치의 구성을 나타내는 도면이다.
도 19는 실시예 5에 관한 반도체장치에서의 역접속 다이오드가 형성된 부분의 확대 평면도이다.
도 20은 실시예 5에 관한 반도체장치의 구성을 나타내는 도면이다.
도 21은 실시예 5에 관한 반도체장치의 구성을 나타내는 도면이다.
도 22는 실시예 5에 관한 반도체장치의 구성을 나타내는 도면이다.
도 23은 실시예 5에 관한 반도체장치에서의 역접속 다이오드가 형성된 부분의 확대 평면도이다.
도 24는 실시예 5에 관한 반도체장치의 구성을 나타내는 도면이다.
도 25는 실시예 6에 관한 반도체장치에서의 역접속 다이오드가 형성된 부분의 확대 평면도이다.
도 26은 실시예 6에 관한 반도체장치의 구성을 나타내는 도면이다.
도 27은 실시예 6에 관한 반도체장치의 구성을 나타내는 도면이다.
도 28은 실시예 6에 관한 반도체장치의 구성을 나타내는 도면이다.
도 29는 실시예 6에 관한 역접속 다이오드의 형상을 설명하기 위한 도면이다.
도 30은 실시예 7에 관한 반도체장치에서의 역접속 다이오드가 형성된 부분의 확대 평면도이다.
도 31은 실시예 7에 관한 반도체장치의 구성 및 해당 반도체장치의 칩 외주부의 전계분포를 나타내는 도면이다.
도 32는 실시예 7에 관한 반도체장치의 구성 및 해당 반도체장치의 칩 외주부의 전계분포를 나타내는 도면이다.
도 33은 실시예 8에 관한 반도체장치의 구성을 나타내는 도면이다.
도 34는 실시예 8에 관한 반도체장치의 구성을 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
1 : n- 드리프트층 2 : n+ 버퍼층
3 : p+ 컬렉터영역 4 : 컬렉터전극
5 : p 베이스영역 6 : p+ 분리웰
7 : n+ 에미터영역 8 : 게이트 산화막
9 : 게이트전극 10 : 에미터전극
11 : 채널 스토퍼층 12 : 채널 스토퍼 전극
13 : 필드 산화막 14, 15 : 필드 플레이트
16 : 층간절연막 19 : 게이트배선
20, 20a, 20b : 중간전위전극 21, 22 : 중간전위 인가수단
30 : 가드링 30a∼30c : 가드링
31, 211, 221 : 역접속 다이오드 32 : p형 불순물영역
33a∼33c : n형 영역 222 : 저항소자
본 발명은 반도체장치에 관한 것으로, 특히 반도체장치의 내전압(이하 「내압」)의 안정화 및 고내전압화를 위한 기술에 관한 것이다.
일반적으로 전력용 반도체장치에 있어서는, 높은 내압유지 능력이 필요로 되어 있고, 즉 내압의 안정성 향상 및 고내압화가 요망되고 있다. 그것을 위한 기술로서는, 필드 플레이트나 가드링 및 그것들을 조합한 구조가 알려져 있다(예를 들면 특허문헌 1). 또한 IGBT(절연 게이트형 바이폴라 트랜지스터)의 게이트 컬렉터 사이에, 서로 역방향으로 접속한 다이오드(역접속 다이오드)를 배치함으로써 컬렉터 에미터 사이에 과전압이 인가되는 것을 방지하는 기술도 있다(예를 들면, 특허문헌 2). 또한 상기 역접속 다이오드와 가드링을 조합한 반도체장치 구조(예를 들면 특허문헌 3)나, 상기 역접속 다이오드와 필드 플레이트를 조합한 반도체장치 구조도 알려져 있다(예를 들면 특허문헌 4).
[특허문헌 1] 일본특허공개 2003-188381호 공보
[특허문헌 2] 일본특허 3191747호 공보
[특허문헌 3] 일본특허공개 3331846호 공보
[특허문헌 4] 일본특허공개평 10-163482호 공보
일반적으로 필드 플레이트 구조는, 소면적으로 반도체장치의 고내압화를 도모하는 것이 가능하다. 그러나, 필드 플레이트는 기판 상에 형성되기 때문에, 칩 상면을 몰드하는 수지 등의 분극(몰드 분극)의 영향을 받기 쉽고, 그것에 의해 내압변동이 생기는 등 내압이 불안정해진다는 문제가 있었다. 또한, 가드링 구조는, 필드 플레이트 구조에 비해 안정한 내압을 얻을 수 있지만, 필드 플레이트 구조보다도 형성 면적이 커져버린다. 또한, 역접속 다이오드와 가드링을 조합한 반도체장치 구조에서는, 가드링에서의 역접속 다이오드 아래쪽의 영역과 그 이외의 영역과의 사이에서 전위의 언매치가 생기기 쉽고, 그것에 의해 내압이 불안정해진다는 문제가 있었다.
또한, 상기 특허문헌 4에서는, IGBT 칩에 있어서 IGBT의 형성영역의 외주의 실리콘 기판 상에, 절연막을 통해 고리형의 필드 플레이트(등전위 링)군을 형성하는 동시에, 각 등전위 링의 사이에 띠형상의 역접속 다이오드를 고리형으로 연설 시켜, 해당 역접속 다이오드로 각 등전위 링 사이를 접속하고 있다. 요컨대, 역접속 다이오드는 칩의 외주 전체에 형성되므로, 필드 플레이트 구조의 형성 면적의 증대가 우려된다. 또한, 역접속 다이오드의 방향이 각 등전위 링에 따른 방향이 되므로, 해당 역접속 다이오드 중의 전위는 칩 외주에 따른 방향으로 변화되고, 칩 외주 부분의 전위가 불안정하게 되어, 그 결과 내압이 불안정하게 되기 쉽다.
또한, 특허문헌 4의 IGBT에서는, 컬렉터 에미터 사이의 전압이 소정의 값을 넘으면 역접속 다이오드가 항복해서 게이트 컬렉터 사이에 전류가 흐른다. 그것에 의해 게이트전극의 전위를 상승시켜 IGBT를 ON 상태(도통상태)로 함으로써 컬렉터 에미터 사이에 과전압이 인가되는 것을 방지하고 있다. 그 때문에, 역접속 다이오드 항복전류를 흐르게 하기 위해 어느 정도의 폭이 필요하다. 그러나, 그 폭을 크게 하면 상기한 문제(필드 플레이트 구조의 형성면적의 증대 및 칩 외주부분에서의 전위의 불안정화)는 더 현저해진다. 또한, 그 폭이 지나치게 커지면, 고내압의 유지가 곤란해지거나, 누설 전류가 증대하기 때문에, 역접속 다이오드의 폭에는 제한이 있고, 칩의 설계상의 제약으로 되어 있다.
본 발명은 이상과 같은 과제를 해결하기 위한 것으로, 고내압을 유지하면서 소형화를 도모하는 것이 가능한 반도체장치를 제공하는 것을 목적으로 한다.
본 발명의 제1국면에 관한 반도체장치는, 반도체기판에 형성된 반도체소자와, 상기 반도체소자의 주위에 설치된 외주 구조를 갖는 반도체장치에 있어서, 상기 외주 구조는, 해당 외주 구조의 외주부에 형성되고, 상기 반도체기판에 전기적으로 접속한 제1전극과, 상기 반도체소자의 형성영역과 상기 제1전극과의 사이의 상기 반도체기판 상에 형성된 절연막과, 상기 절연막 상에 상기 반도체소자를 둘러싸도록 형성된 중간전위전극과, 상기 절연막 상의 일부의 영역에 국소적으로 형성 되고, 상기 제1전극의 전위와 상기 반도체소자에서의 상기 반도체기판 상에서 가장 외측에 배치된 제2전극의 전위와의 사이의 전위인 소정의 중간전위를, 상기 중간전위전극에 인가하는 중간전위 인가수단을 구비한다.
본 발명의 제2국면에 관한 반도체장치는, 반도체기판에 형성된 반도체소자와, 상기 반도체소자의 주위에 설치된 외주 구조를 갖는 반도체장치에 있어서, 상기 외주 구조는, 해당 외주 구조의 외주부에 형성되고, 상기 반도체기판에 전기적으로 접속한 제1전극과, 상기 반도체소자의 형성영역과 상기 제1전극과의 사이의 상기 반도체기판 상에 형성된 절연막과, 상기 절연막 상의 일부의 영역에 국소적으로 형성되고, 상기 제1전극과 상기 반도체소자에서의 상기 반도체기판 상에서 가장 외측에 배치된 제2전극과의 사이에 접속한 다단의 역접속 다이오드와, 상기 반도체기판에 상기 반도체소자를 둘러싸도록 형성된 가드링과, 상기 반도체기판에서의 상기 역접속 다이오드의 근방을 포함하는 영역에 국소적으로 형성되고, 라인형상을 갖는, 상기 가드링과 동일한 도전형의 불순물영역을 구비한다.
본 발명의 제3국면에 관한 반도체장치는, 반도체기판에 형성된 반도체소자와, 상기 반도체소자의 주위에 설치된 외주 구조를 갖는 반도체장치에 있어서, 상기 외주 구조는, 해당 외주 구조의 외주부에 형성되고, 상기 반도체기판에 전기적으로 접속한 제1전극과, 상기 반도체소자의 형성영역과 상기 제1전극과의 사이의 상기 반도체기판 상에 형성된 절연막과, 상기 절연막 상의 일부의 영역에 국소적으로 형성되고, 상기 제1전극과 상기 반도체소자에서의 상기 반도체기판 상에서 가장 외측에 배치된 제2전극과의 사이에 접속한 다단의 역접속 다이오드와, 상기 반도체 기판에 상기 반도체소자를 둘러싸도록 형성된 가드링을 구비하고, 상기 다단의 역접속 다이오드에 있어서, 상기 가드링이 형성되어 있지 않은 영역 위쪽의 다이오드는, 상기 가드링이 형성된 영역 위쪽의 다이오드보다도 폭이 넓고, 상기 폭방향으로 돌출하고 있다.
본 발명의 제4 국면에 관한 반도체장치는, 반도체기판에 형성된 반도체소자와, 상기 반도체소자의 주위에 설치된 외주 구조를 갖는 반도체장치에 있어서, 상기 외주 구조는, 해당 외주 구조의 외주부에 형성되고, 상기 반도체기판에 전기적으로 접속한 제1전극과, 상기 반도체소자의 형성영역과 상기 제1전극과의 사이의 상기 반도체기판 상에 형성된 절연막과, 상기 절연막 상에 형성되고, 상기 제1전극과 상기 반도체소자에서의 상기 반도체기판 상에서 가장 외측에 배치된 제2전극과의 사이에 접속한 다단의 역접속 다이오드와, 상기 반도체기판에 상기 반도체소자를 둘러싸도록 형성된 가드링을 구비하고, 상기 제1전극과 상기 제2전극과의 사이에, 상기 다단의 역접속 다이오드의 항복전압이 인가되었을 때, 상기 가드링의 위쪽에 위치하는 상기 역접속 다이오드가 유지하는 전압은 60V 이하이다.
본 발명의 제5 국면에 관한 반도체장치는, 반도체기판에 형성된 반도체소자와, 상기 반도체소자의 주위에 설치된 외주 구조를 갖는 반도체장치에 있어서, 상기 외주 구조는, 해당 외주 구조의 외주부에 형성되고, 상기 반도체기판에 전기적으로 접속한 제1전극과, 상기 반도체소자의 형성영역과 상기 제1전극과의 사이의 상기 반도체기판 상에 형성된 절연막과, 상기 절연막 상에 형성되고, 상기 제1전극과 상기 반도체소자에서의 상기 반도체기판 상에서 가장 외측에 배치된 제2전극과 의 사이에 접속한 다단의 역접속 다이오드와, 상기 반도체기판에 상기 반도체소자를 둘러싸도록 형성된 가드링을 구비하고, 상기 다단의 역접속 다이오드에 있어서, 1개의 상기 가드링의 위쪽에는 단일의 도전형의 영역만이 배치되어 있다.
본 발명의 제1국면에 의하면, 중간전위 인가수단은, 절연막 상의 일부의 영역에 국소적으로 설치되므로, 칩 외주 구조에서의 그 이외의 영역의 폭을 작게 할 수 있다. 또한, 중간전위전극에 의해, 칩 외주 구조의 고내압화를 도모할 수 있으므로, 칩 외주 구조의 폭을 작게 해도, 내압의 열화는 억제된다. 즉, 내압을 유지하면서, 반도체장치의 고집적화 및 소형화에 기여할 수 있다.
본 발명의 제2국면에 의하면, 역접속 다이오드는, 절연막 상의 일부의 영역에 국소적으로 설치되므로, 칩 외주 구조에서의 그 이외의 영역의 폭을 작게 할 수 있다. 또한 역접속 다이오드가 형성된 영역에서는, 역접속 다이오드와 가드링과의 매칭을 받아들이기 위해, 가드링의 간격이 넓게 되어 버리지만, 그 영역에 라인형의 불순물영역이 형성되므로, 전계집중은 완화되고, 내압의 열화는 억제된다.
본 발명의 제3국면에 의하면, 역접속 다이오드는, 절연막 상의 일부의 영역에 국소적으로 설정되므로, 칩 외주 구조에서의 그 이외의 영역의 폭을 작게 할 수 있다. 또한, 역접속 다이오드가 형성된 영역에서는, 역접속 다이오드와 가드링과의 매칭을 받아들이기 위해, 가드링의 간격이 넓어져 버리지만, 그 영역 상에 돌출한 역접속 다이오드가 필드 플레이트로서 기능하므로, 전계집중은 완화되고, 내압의 열화는 억제된다.
본 발명의 제4국면에 의하면, 가드링의 위쪽에 위치하는 역접속 다이오드가 유지하는 전압은 60V 이하이므로, 가드링의 전위와 역접속 다이오드와의 전위와의 언매치는 억제되고, 전계집중의 발생을 억제할 수 있고, 내압의 열화는 억제된다.
본 발명의 제5국면에 의하면, 역접속 다이오드에 있어서, 1개의 상기 가드링의 위쪽에는 단일의 도전형의 영역만이 배치되어 있으므로, 가드링의 위쪽에 위치하는 역접속 다이오드가 유지하는 전압은 낮게 억제할 수 있다. 따라서, 가드링의 전위와 역접속 다이오드와의 전위와의 언매치는 억제되고, 전계집중의 발생을 억제할 수 있으며, 내압의 열화는 억제된다.
[발명의 실시예]
<실시예 1>
도 1a는 본 발명의 실시예 1에 관한 반도체장치의 구성을 나타내는 도면이고, 종형의 IGBT 칩의 외주부를 나타내고 있다. 동일 도면의 좌측 부분은, 전류의 스위칭을 행하는 반도체소자로서의 IGBT가 형성되는 영역이고, IGBT의 셀부이다. 이 부분의 구조는, 일반의 IGB와 동일하다. 즉, n- 드리프트층(1)의 하면측에는, n- 드리프트층(1)으로부터 저저항의 n+ 버퍼층(2)을 통해 p+ 컬렉터영역(3)이 형성되어 있다. p+ 컬렉터영역(3)의 하면에는, 컬렉터전극(4)이 설치된다. 그리고, n- 드리프트층(1)의 상면측의 표면층에는 p 베이스영역(5)이 형성되고, 또한, 기생 사이리스터의 래치업을 방지할 목적으로, p 베이스영역(5)의 일부에 중복해서 해당 p 베이스영역(5)으로부터 고농도로 확산 깊이가 깊은 p+ 분리웰(6)이 형성되어 있다. p 베이스영역(5)의 표면층에 n+ 에미터영역(7)이 선택적으로 형성되어 있다. 그리 고, n+ 에미터영역(7)과 n- 드리프트층(1) 사이에 끼워진 p 베이스영역(5)의 표면 상에, 게이트 산화막(8)을 통해 폴리실리콘으로 이루어지는 게이트전극(9)이 설치된다. 칩 상에는 미간절연막(16)이 형성되고, 그 위에 p 베이스영역(5) 및 n+ 에미터영역(7)의 표면 상에 공통으로 콘택하도록, 에미터 전극(10)이 형성된다. 이 예에서는, 에미터 전극(10)은 IGBT 셀에 있어서, 기판 상에서의 가장 외측에 배치되는 전극(제2전극)이다. 이상의 구성에 의해 IGBT가 형성된다.
한편, 도 1a의 우측 부분은, 이 반도체장치의 외주 구조를 나타내고 있고, 해당 반도체장치의 내압을 향상시키기 위한 수단이 그려져 있다. 도면의 우단은, IGBT 칩의 에지이고, n- 드리프트층(1)의 표면층에 n+형의 채널 스토퍼층(11)이 형성되어 있다. 해당 채널 스토퍼층(11) 상에는 채널 스토퍼 전극(12)(제1전극)이 접속하도록 형성되어 있다. 채널 스토퍼 전극(12) 및 채널 스토퍼층(11)은 컬렉터전극(4)과 거의 등전위가 되므로, 컬렉터 에미터 사이에 인가되는 전압은, IGBT 셀부의 p+ 분리웰(6)과 채널 스토퍼층(11)과의 사이의 부분 (이하 「칩 외주부」)에서, 유지되게 된다. 특히 IGBT가 OFF 상태(차단 상태)일 때에는 컬렉터 에미터 사이에는 높은 전압이 걸리므로, 칩 외주부에서는 충분한 절연 내압이 필요하게 된다.
여기서, 도 1a를 비롯한 본 명세서에서 설명하는 IGBT의 구조에서는, IGBT의 OFF시에는 컬렉터측(채널 스토퍼층(11) 및 채널 스토퍼 전극(12)측)이 고전위가 되게 된다. 그래서, 설명의 간단화를 위해, 본 명세서에서는 칩 외주부에서의 IGBT 셀측(칩 내부측)을 「저압측」이라 칭하고, 채널 스토퍼층(11) 및 채널 스토퍼 전 극(12)측(칩 에지측)을 「고압측」이라 칭한다.
본 실시예에서는, 칩 외주부에 필드 플레이트 구조를 적용함으로써 내압의 향상을 도모하고 있다. 즉 칩 외주부의 실리콘 기판 상면에는 필드 산화막(13)이 형성되고, 그 위에는, p+ 분리웰(6)과 n- 드리프트층(1)과의 경계 상에 저압측의 필드 플레이트(14)가 형성되며, n- 드리프트층(1)과 채널 스토퍼층(11)과의 경계 상에 고압측의 필드 플레이트(15)가 형성되어 있다. 필드 플레이트(14)를 그 아래의 실리콘 기판 표면보다도 낮은 전위에 설정함으로써 공핍층이, n- 드리프트층(1)과 p+ 분리웰(6)과의 사이의 pn 접합으로부터 고압측의 n- 드리프트층(1) 내에 연장되기 쉬워진다. 그것에 의해, 해당 pn 접합 근방에서의 전계집중이 완화되므로, 칩 외주부에서의 내압은 향상한다. 이 예에서는, 필드 플레이트(14)는 에미터 전극(10)에 접속하고 있고, 필드 플레이트(15)는 채널 스토퍼 전극(12)에 접속하고 있다.
또한, 본 실시예에서는, 필드 산화막(13) 상에서의 필드 플레이트(14)와 필드 플레이트(15)와의 사이에, IGBT 셀을 둘러싸도록 형성된 중간전위전극(20)이 설치된다. 중간전위전극(20)에는, 칩 외주부 상의 일부의 영역에 국소적으로 형성된 중간전위 인가수단(상세한 것은 후술함)으로부터, 채널 스토퍼 전극(12)(제1전극)의 전위와 에미터 전극(10)(제2전극)의 전위와의 사이의 전위인 소정의 중간전위가 제공된다. 여기서, 컬렉터전극(4)의 전위(채널 스토퍼 전극(12)의 전위)를 에미터 전극(10)보다도 고전위로 했을 때, 중간전위전극(20)이 그 아래의 실리콘 기판 표면보다도 낮은 전위로 설정되는 경우에는, 칩 외주부의 n- 드리프트층(1)에서 공핍 층이 연장되기 쉬워진다. 반대로, 중간전위전극(20)이 그 아래의 실리콘 기판표면보다도 높은 전위로 설정되면, 칩 외주부의 n- 드리프트층(1)에서 공핍층의 연장이 억제된다.
본 실시예에서는, 칩 외주부의 n- 드리프트층(1) 내에서 공핍층이 연장하기 쉬워지도록, 중간전위전극(20)에는 그 아래의 실리콘 기판 표면보다도 낮은 전위를 제공한다. 도 1b는, 그때의 중간전위전극(20)의 작용을 나타내기 위한 도면이고, IGBT를 차단상태로 하여 컬렉터전극(4)이 에미터전극(10)보다도 고전위가 되도록 전압을 인가했을 때에 있어서의, 칩 외주부에서의 실리콘 기판 표면에서의 전계분포를 나타내고 있다. 실선의 그래프는 도 1a에 나타낸 본 실시예의 반도체장치에서의 전계분포, 점선의 그래프는 종래의 반도체장치(도 1a에서의 중간전위전극(20)이 없는 것)에서의 전계분포이고, 양자는 서로 동일 전압이 인가되었을 때의 그래프이다. 또한, 도 1b에 나타내는 부호 X, Y, Z는, 각각 도 1a에 나타낸 점 X(에미터전극(10)의 고압측 에지 하), Y(중간전위전극(20)의 고압측 에지 하), Z(채널 스토퍼 전극(12)의 저압측 에지 하)에 대응하고 있다.
도 1b에 나타내는 바와 같이, 중간전위전극(20)을 갖지 않는 종래의 반도체장치에서는, 전계의 피크(전계집중)는, 점 X의 1개소에 나타난다. 이것은 종래의 반도체장치에서는 점 X로부터 고압측으로 향하여 공핍층을 연장시켜 전계를 완화하는 기술이 없기 때문이다. 한편, 본 실시예의 반도체장치에어는, 중간전위전극(20)의 작용에 의해 공핍층이 연장하기 쉬워져 있기 때문에, 전계의 피크는 점 X, Y의 2개소에 나타나고, 각각의 피크는 종래의 것보다도 작아진다.
칩 외주부에서의 전기장강도의 피크가, 임펙트 이온화를 일으키는 값(일반적으로 2×105V/cm으로서 알려져 있음)에 도달하면, 항복 현상이 생기므로, 그 때의 컬렉터전압이 반도체장치의 내압한계가 된다. 도 1b와 같이, 본 실시예에 관한 반도체장치에서는 전계의 피크치가 낮게 억제되기 때문에, 칩 외주부에서의 항복 현상이 생기기 어렵다. 즉, 중간전위전극(20)을 설치함으로써, 반도체장치를 고내압화할 수 있다.
이하, 중간전위전극(20)에 소정의 중간전위를 인가하기 위한 중간전위 인가수단에 관하여 설명한다. 도 2는 본 실시예에 관한 반도체장치의 칩의 평면도이다. 도 1a에 나타낸 것으로 같은 기능을 갖는 요소에는 그것과 동일한 부호를 부착하고 있다. 동일 도면에 나타내는 바와 같이, 중간전위전극(20)은, 칩 외주부에 셀 영역을 둘러싸도록 배치되어 있다. 중간전위전극(20)에는, 중간전위 인가수단(21)으로부터 소정의 중간전위가 인가되지만, 해당 중간전위 인가수단(21)은 칩 외주부의 일부의 영역에 국소적으로 형성된다.
도 3은, 중간전위 인가수단(21)의 1구체적인 예를 나타내는 도면이다. 도 3a는 반도체장치의 칩 전체의 평면도이다. 이 예에서, 중간전위 인가수단(21)은, 에미터전극(10)과 채널 스토퍼 전극(12)과의 사이에 접속하고, 역방향으로 접속한 다이오드가 복수개 직렬로 접속해서 구성되는 다단의 역접속 다이오드(Back-to-Back Diode)이다(이하, 이 다단의 역접속 다이오드를 정리해서 「역접속 다이오드(211)」라 칭함). 도 3b는, 도 3a에서의 역접속 다이오드(211)가 형성된 부분의 확대도 이다. 역접속 다이오드(211)는 필드 산화막(13) 상에 형성된 폴리실리콘에 p형 영역과 n형 영역을 교대로 배치함으로써 구성되어 있다. 상기한 도 1a는, 도 3b의 A-A선에 따른 단면도에 해당하고 있다. 또한 B-B선에 따른 단면도를 도 4에 나타낸다. 도 4에서도, 도 1a, 도 3b에 나타낸 것과 동일한 기능을 갖는 요소에는 그것과 동일한 부호를 부착하고 있다.
에미터 전극(10)-채널 스토퍼 전극(12) 사이의 전압은, 역접속 다이오드(211) 내의 개개의 다이오드에 의해 분담해서 유지된다. 즉 역접속 다이오드(211)는 분압 수단으로서 기능하고 있다. 그리고 도 3b에 나타내는 바와 같이, 중간전위전극(20)은, 다단의 역접속 다이오드(211) 중 소정의 다이오드로부터 인출된 폴리실리콘에 의해 형성되어 있다. 요컨대, 중간전위전극(20)은, 역접속 다이오드(211) 중 소정의 1단의 다이오드에 접속하고 있다.
여기서, 에미터를 기준전위로 했을 때의 컬렉터 전위(채널스토퍼 전극(12)의 전위)를 VCE, 역접속 다이오드(211)의 전단계를 N으로 하고, 중간전위전극(20)이 에미터전극(10)측으로부터 세어 제i단의 다이오드로부터 인출되어 있는 것으로 하면, 중간전위전극(20)의 전위 Vi는,
Vi=VCE×i/N이 된다. 즉, 중간전위전극(20)의 전위 Vi는, 컬렉터전위 VCE의 i/N가 된다. 따라서, 역접속 다이오드(211)로부터 중간전위전극(20)을 인출하는 위치를 조정함으로써, 중간전위전극(20)의 전위를 임의로 설정할 수 있다.
예를 들면, 본 실시예와 같이, 중간전위전극(20)에 그 아래의 실리콘 기판표 면보다도 낮은 전위를 제공하는 경우에는, 중간전위전극(20)을 필드 플레이트(14)와 필드 플레이트(15)와의 사이를 i:N-i로 내분하는 위치보다도 필드 플레이트(15)측에 배치하면 된다. 혹은, 중간전위전극(20)을 필드 플레이트(14)와 필드 플레이트(15)와의 사이를 j:N-j로 내분하는 위치에 배치하면서, i를 j보다도 작게 하면 된다.
중간전위전극(20)의 전위를 결정하기 위한 역접속 다이오드(211)는, 칩 외주부의 일부의 영역에 국소적으로 형성되어 있으므로, 칩 외주부에서의 그 이외의 영역의 폭을 작게 할 수 있다. 또한, 중간전위전극(20)에 의해 칩 외주부에서의 공핍층의 연장이 촉진되기 때문에 고내압을 얻을 수 있으므로, 칩 외주부의 폭을 작게 해도 내압의 열화는 억제할 수 있다. 즉 내압을 유지하면서, 반도체장치의 고집적화 및 소형화에 기여할 수 있다. 또한 중간전위전극(20)이 접속되는 역접속 다이오드(211)인 경우, 칩 외부의 일부에 국소적으로 형성되므로, 전류누설이 작게 억제된다는 효과도 있다.
또한, 중간전위전극(20)을 설치함으로써, 몰드분극의 영향을 억제하는 효과도 얻을 수 있다. 예를 들면, 중간전위전극(20)이 없는 경우에는, n- 드리프트층(1)에서의 공핍층이 넓어지는 쪽이, 칩을 몰드하는 몰드수지 내부의 가동 전하의 영향을 받기 쉽다. 그것에 대하여 본 실시예에서 몰드수지 내부의 가동 전하의 상태에 관계없이, 중간전위전극(20) 아래의 n- 드리프트층(1)에서 공핍층의 확장이 촉진된다. 또한, 장치 외부의 전계로부터의 영향도 억제할 수 있는 효과도 얻을 수 있다. 요컨대, 반도체장치의 내압을 안정화 할 수 있다.
또한, 도 1a에서는, 1개의 중간전위전극(20)을, 필드 플레이트(14)와 필드 플레이트(15)와의 사이의 거의 한가운데에 형성한 예를 나타냈지만, 본 실시예와 같이 공핍층의 확장을 촉진시키고자 하는 경우에는, 한가운데에서도 필드 플레이트(14)측에 배치하는 것 보다 효과적이다.
이때, 본 실시예에 관한 중간전위전극(20)은, 종래의 반도체장치의 형성방법에서의 필드 플레이트(14)나 필드 플레이트(15)의 형성공정에 있어서, 패턴 형상을 바꾸면 그것들과 병행되어 형성가능하다. 또한 역접속 다이오드(211)는, 종래의 반도체장치의 형성방법에서의 역접속 다이오드의 형성공정에 있어서, 패턴 형상을 변경함으로써 형성가능하다. 요컨대, 종래의 반도체장치의 제조방법으로부터의 공정수의 증가는 따르지 않는다.
<실시예 2>
도 5는 본 발명의 실시예 2에 관한 반도체장치의 구성을 나타내는 도면이다. 도 1a와 다른 것은, 저압측의 필드 플레이트(14)에 게이트배선(19)을 접속하고 있는 점이다. 도면에 나타내는 것은 생략하고 있지만, 게이트배선(19)은 게이트전극(9)과 전기적으로 접속하고 있다. 즉 필드 플레이트(14)와 게이트전극(9)이 동전위가 된다. 이때, 도 5에서, 도 1a에 나타낸 것과 동일한 기능을 갖는 요소에는 그것과 동일한 부호를 부착하고 있으므로, 여서의 그것들의 상세한 설명은 생략한다. 이때, 이 예에서는, IGBT 셀에 있어서 기판 상에서의 가장 외측에 배치되는 전극(제2전극)은, 게이트배선(19)이다.
도 5의 반도체장치에 있어서도, 필드 산화막(13) 상에서의 필드 플레이트 14와 필드 플레이트 15와의 사이에, 중간전위전극(20)이 설치된다. 중간전위전극(20)에는, 칩 외주부의 n- 드리프트층(1) 내에서 공핍층이 연장되기 쉬워지도록, 그 아래의 실리콘 기판 표면보다도 낮은 중간전위가 중간전위 인가수단으로부터 제공된다. 그것에 의해, 실시예 1에서 도 1b를 사용하여 설명한 효과와 동일한 효과를 얻을 수 있고, 칩 외주부에서의 항복 현상이 생기기 어려워지므로, 반도체장치를 고내압화할 수 있다.
이하, 본 실시예에서의 중간전위전극(20)에 소정의 중간전위를 인가하기 위한 중간전위 인가수단에 대하여 설명한다. 도 6은, 본 실시예에 관한 반도체장치의 칩의 평면도이다. 도 5에 나타낸 것과 동일한 기능을 갖는 요소에는 그것과 동일한 부호를 부착하고 있다. 중간전위전극(20)에는, 중간전위 인가수단(22)으로부터 소정의 중간전위가 인가되지만, 해당 중간전위 인가수단(22)은 칩 외주부의 일부의 영역에 국소적으로 형성된다.
도 7은, 중간전위 인가수단(22)의 일구체적인 예를 나타내는 도면이다. 도 7a는, 반도체장치의 칩 전체의 평면도이다. 이 예에서는, 중간전위 인가수단(22)은, 게이트배선(19)과 채널 스토퍼 전극(12)과의 사이에 접속하고, 역방향으로 접속한 다이오드가 복수개 직렬로 접속해서 구성되는 다단의 역접속 다이오드이다(이하, 이 다단의 역접속 다이오드를 정리해서 「역접속 다이오드(221)」라 칭함). 도 7b는, 도 7a에서의 역접속 다이오드(221)가 형성된 부분의 확대도이다. 역접속 다 이오드(221)는 필드 산화막(13) 상에 형성된 폴리실리콘에 p형 영역과 n형 영역을 교대로 형성함으로써 구성되어 있다. 상기한 도 5는, 도 7b의 A-A선에 따른 단면도에 해당하고 있다. 또한 B-B선에 따른 단면도를 도 8에 나타낸다. 도 8에서도, 도 5, 도 7b에 나타낸 것과 동일한 기능을 갖는 요소에는 그것과 동일한 부호를 부착하고 있다.
게이트배선(19)-채널 스토퍼 전극(12) 사이의 전압은, 역접속 다이오드(221) 내의 개개의 다이오드에 의해 분담하여 유지된다. 즉, 역접속 다이오드(221)는 분압수단으로서 기능하고 있다. 그리고, 도 7b에 나타내는 바와 같이, 중간전위전극(20)은, 다단의 역접속 다이오드(221) 중 소정의 다이오드로부터 인출된 폴리실리콘에 의해 형성되어 있다. 요컨대, 중간전위전극(20)은, 역접속 다이오드(221) 중 소정의 1단의 다이오드에 접속하고 있다.
에미터를 기준전위로 하고, 컬렉터전위(채널 스토퍼 전극(12)의 전위)를 VCE, 게이트전위(게이트배선(19)의 전위)를 VGE로 하면, 역접속 다이오드(221)는 전압 VCE-VGE를 유지한다. 이때, 역접속 다이오드(221)의 전단수를 N으로 하고, 중간전위전극(20)이 게이트배선(19)측으로부터 세어 제i단의 다이오드로부터 인출되어 있는 것으로 하면, 중간전위전극(20)의 전위 Vi는,
Vi=(VCE-VGE)×i/N
이 된다. 보통, VGE는 VCE에 비교해서 작으므로,
Vi≒VCE×i/N
로 할 수 있다. 요컨대, 중간전위전극(20)의 전위 Vi는, 컬렉터전위 VCE의 i/N가 된다. 따라서, 역접속 다이오드(221)로 중간전위전극(20)을 인출하는 위치를 조정함으로써, 중간전위전극(20)의 전위를 임의로 설정할 수 있다.
예를 들면 본 실시예와 같이, 중간전위전극(20)에 그 아래의 실리콘 기판 표면보다도 낮은 전위를 제공하는 경우에는, 중간전위전극(20)을 필드 플레이트 14와 필드 플레이트 15와의 사이를 i:N-i로 내분하는 위치보다도 필드 플레이트 15측에 배치하면 된다. 혹은, 중간전위전극(20)을 필드 플레이트 14와 필드 플레이트 15와의 사이를 j:N-j로 내분하는 위치에 배치하면서, i를 j보다도 작게 하면 된다.
또한 중간전위전극(20)의 전위를 결정하기 위한 역접속 다이오드(221)는, 칩 외주부의 일부분에 형성되어 있을 뿐이므로, 그 이외의 부분에서의 칩 외주부의 폭을 작게 할 수 있다. 칩 외주부의 폭을 작게 해도 중간전위전극(20)의 작용에 의해 고내압을 얻을 수 있으므로, 내압의 열화는 억제할 수 있다. 즉 내압을 유지하면서, 반도체장치의 고집적화 및 소형화에도 기여할 수 있다.
또한, 중간전위전극(20)을 설치함으로써, 실시예 1과 마찬가지로, 몰드 분극의 영향이나 장치 외부의 전계로부터의 영향도 억제할 수 있고, 반도체장치의 내압을 안정화 할 수 있다.
또한, 본 실시예에 있어서는, 역접속 다이오드(221)의 항복전압은, 에미터 전극(10)-채널 스토퍼 전극(12) 사이의 실리콘 기판 내의 항복전압(n+ 에미터영 역(7)-채널 스토퍼층(11) 사이의 항복전압)보다도 낮은 값으로 설정되어 있다. 따라서, 컬렉터 에미터 사이의 전압이 역접속 다이오드(221)의 항복전압을 넘으면 역접속 다이오드(221)가 항복해서 전류가 흐른다. 그것에 의해 게이트전극의 전위가 상승하고, 해당 IGBT는 ON 상태(도통 상태)가 된다. 따라서, 컬렉터 에미터 사이에 과전압이 인가되는 것을 방지하는, 소위 과전압 보호기능을 얻을 수 있다.
이때, 본 실시예에 있어서도, 공핍층의 확장을 촉진시키고자 하는 경우에는, 중간전위전극(20)을 한가운데보다도 필드 플레이트 14측에 배치함으로써 효과적이다. 또한, 본 실시예에 관한 반도체장치도, 종래의 반도체장치의 형성방법에서의 필드 플레이트의 형성공정 및 역접속 다이오드의 형성공정에서의 패턴형성을 변경함으로써 형성가능하고, 종래의 반도체장치의 제조방법으로부터 공정수의 증가는 수반하지 않는다.
<실시예 3>
실시예 3에서는, 칩 외주부에 중간전위전극을 복수개 설치한다. 예를 들면 도 9a는, 실시예 1에 관한 반도체장치에 대하여, 2개의 중간전위전극(20a, 20b)을 배치한 예이다. 도 9a는, 중간전위전극이 2개 있는 것을 제외하고 도 1a와 같으므로, 동일 도면의 상세한 설명은 생략한다.
컬렉터전극(4)의 전위(채널 스토퍼 전극(12)의 전위)를 에미터 전극(10)보다도 고전위로 했을 때, 중간전위전극(20a, 20b)이 그 아래쪽의 실리콘 기판 표면보다도 낮은 전위로 설정되는 경우에는, 중간전위전극(20a, 20b) 각각의 아래쪽의 칩 외주부의 n- 드리프트층(1)에서 공핍층이 연장되기 쉬워진다. 반대로, 중간전위전극(20a, 20b)이 그 아래쪽의 실리콘 기판 표면보다도 높은 전위로 설정되면, 중간전위전극(20a, 20b) 각각의 아래쪽의 n-드리프트층(1)에서 공핍층의 연장이 억제된다.
예를 들면 p+ 분리웰(6) 근방에서는 전계집중을 억제하기 위해 공핍층이 연장되기 쉽게 할 필요가 있으므로, 저압측의 중간전위전극 20a의 전위는 그 아래의 실리콘 기판 표면보다도 낮은 전위로 하면 된다. 한편, 고압측의 중간전위전극 20b의 전위는, 예를 들면 n- 드리프트층(1) 내의 공핍층의 연장을 촉진시키는 목적으로 사용하는 것이면, 그 고압측 에지 하의 실리콘 기판 표면보다도 낮은 전위로 할 필요가 있다. 반대로, 몰드 분극 등의 영향에 의해, 공핍층이 채널 스토퍼층(11)측에 너무 연장되어 내압이 안정하지 않는 등 문제를 회피하는 목적으로 사용하는 것이면, 그 고압측 에지 하의 실리콘 기판 표면보다도 높은 전위로 하여 공핍층의 연장을 억제할 필요가 있다.
예를 들면, 도 9a와 같이 2개의 중간전위전극(20a, 20b)을 설치하는 경우, 동일도면 중의 점 W(중간전위전극 20a의 고압측 에지 하)와 점 Y(중간전위전극 20b의 고압측 에지 하)를, 점 X(에미터 전극(10)의 고압측 에지 하)와 점 Z(채널 스토퍼 전극(12)의 저압측 에지 하)의 사이에 균등하게 배치하는 것이면, 중간전위전극 20a의 전위는 에미터 컬렉터 사이 전압의 1/3 이하로 설정하면 된다. 또한, 중간전위전극 20b의 전위는, 공핍층의 연장을 촉진시키는 목적으로 사용하면, 에미터 컬렉터 사이 전압의 2/3 이하로 설정하고, 공핍층의 연장을 억제하는 목적으로 사용 하는 것이면, 에미터-컬렉터 사이 전압의 2/3보다도 높은 전위로 설정하면 된다.
도 9b는, 도 9a의 반도체장치에서의 중간전위전극(20a, 20b)의 작용을 나타내기 위한 도면이고, IGBT를 차단상태로 해서 컬렉터전극(4)이 에미터 전극(10)보다도 고전위가 되도록 전압을 인가했을 때에서의, 칩 외주부의 실리콘 기판 표면에서의 전계분포를 나타내고 있다. 실선의 그래프는 도 9a에 나타낸 본 실시예의 반도체장치에서의 전계분포, 점선의 그래프는 종래의 반도체장치(도 9a에서 중간전위전극(20a, 20b)이 없는 것)에서의 전계분포이고, 양자는 서로 같은 전압이 인가되었을 때의 그래프이다. 또한 도 9b에 나타내는 부호 W, X, Y, Z는, 각각 도 9a 에 나타낸 점 W, X, Y, Z에 대응하고 있다.
도 9b에 나타내는 바와 같이 중간전위전극(20a, 20b)을 갖지 않는 종래의 반도체장치에서는, 전계의 피크(전계집중)는, 점 X의 1개소에 나타난다. 한편, 본 실시예의 반도체장치에서는, 중간전위전극(20a, 20b)의 작용에 의해 공핍층이 연장되기 쉬워져 있기 때문에, 전계의 피크는 점 W, X, Y의 3개소에 나타나고, 각각의 피크는 종래의 것보다도 작아진다. 또한 실시예 1에서 나타낸 도 1b의 그래프와 비교해서 알 수 있는 바와 같이, 각각의 피크는 실시예 1보다도 더 작아진다. 즉, 2개의 중간전위전극(20a, 20b)을 설치함으로써, 반도체장치를 실시예 1보다도 더 고내압화할 수 있다.
도시는 생략하지만, 도 9a의 반도체장치의 평면도는, 중간전위전극이 2개 있는 것을 제외하고, 도 3과 동일하다. 즉 중간전위전극(20a, 20b)은, 칩 외주부에 셀 영역을 둘러싸도록 배치된다. 중간전위전극(20a, 20b)에 중간전위를 인가하는 중간전위 인가수단은, 칩 외주부의 일부의 영역에 국소적으로 형성되고, 에미터 전극(10)과 채널 스토퍼 전극(12)과의 사이에 접속한 역접속 다이오드(211)이다. 그리고, 중간전위전극(20a, 20b)은, 각각 역접속 다이오드(211) 중 소정의 다이오드로부터 인출된 폴리실리콘에 의해 형성되어 있다. 역접속 다이오드(211)로부터 중간전위전극(20a, 20b)을 인출하는 위치를 조정함으로써, 중간전위전극(20a, 20b)의 전위를 임의로 설정할 수 있다. 이때, 칩 외주부의 역접속 다이오드(211)가 형성된 영역의 단면은, 도 4와 같다.
도 10은, 실시예 2에 관한 반도체장치에 대하여, 2개의 중간전위전극(20a, 20b)을 배치한 예이다. 도 10은, 중간전위전극이 2개 있는 것을 제외하고 도 5와 동일하므로, 동일 도면의 상세한 설명은 생략한다.
도 10의 반도체장치에 있어서도, 필드 산화막(13) 상에서의 필드 플레이트(14)와 필드 플레이트(15)와의 사이에, 2개의 중간전위전극(20a, 20b)이 설치되고, 칩 외주부의 n- 드리프트층(1) 내에서 공핍층이 연장되기 쉬워지도록, 그 아래의 실리콘 기판 표면보다도 낮은 전위가 제공된다. 그것에 의해, 위에서 도 9b를 사용하여 설명한 효과와 동일한 효과를 얻을 수 있고, 칩 외주부에서의 항복 현상이 생기기 어려워지므로, 반도체장치를 고내압화할 수 있다.
도시는 생략하지만, 도 10의 반도체장치의 평면도는, 중간전위전극이 2개 있는 것의 제외하고, 도 7과 동일하다. 즉, 중간전위전극 20a, 20b도, 실시예 1의 중간전위전극 20과 마찬가지로, 칩 외주부에 셀 영역을 둘러싸도록 배치되어 있다. 또한, 중간전위전극 20a, 20b에 중간전위를 인가하는 중간전위 인가수단은, 칩 외 주부의 일부의 영역에 국소적으로 형성되고, 게이트배선(19)과 채널 스토퍼 전극(12)과의 사이에 접속한 역접속 다이오드(221)이다. 도 11에, 역접속 다이오드(221)가 형성된 부분의 확대도를 나타낸다. 도 10은, 도 11의 A-A선에 따른 단면도에 해당하고 있다. 또한, B-B선에 따른 단면도는, 도 8과 동일하다.
도 11에 나타내는 바와 같이 중간전위전극(20a, 20b)은, 각각 역접속 다이오드(221)의 우리 소정의 다이오드로부터 인출된 폴리실리콘에 의해 형성되어 있다. 즉, 중간전위전극(20a, 20b)은, 각각 역접속 다이오드(221)의 우리 소정의 1단의 다이오드에 접속하고 있다. 역접속 다이오드(221)로부터 중간전위전극(20a, 20b)을 인출하는 위치를 조정함으로써, 중간전위전극(20a, 20b)의 전위를 임의로 설정 할 수 있다. 이 구성에 있어서도, 역접속 다이오드(221)의 항복전압을, 에미터 전극(10)-채널 스토퍼 전극(12) 사이의 실리콘 기판 내의 항복전압보다도 낮은 값으로 설정함으로써, 컬렉터 에미터 사이에 과전압이 인가되는 것을 방지한다, 소위 과전압 보호기능을 얻을 수 있다.
이상과 같이, 중간전위전극을 복수개로 늘임으로써, 더욱 반도체장치를 고내압화할 수 있다. 또한, 몰드 분극의 영향이나 장치 외부의 전계로부터의 영향을 억제하는 효과도 높게 할 수 있고, 반도체장치의 내압의 새로운 안정화가 가능하다. 또한, 중간전위 인가수단은, 칩 외주부의 일부분에 형성되어 있을 뿐이므로, 그 이외의 부분에서의 칩 외주부의 폭을 작게 할 수 있다. 칩 외주부의 폭을 작게 해도 중간전위전극의 작용에 의해 고내압을 얻을 수 있으므로, 내압의 열화는 억제할 수 있다. 즉 내압을 유지하면서, 반도체장치의 고집적화 및 소형화에도 기여할 수 있 다.
위의 예에서는, 복수개의 중간전위전극(20a, 20b)의 양쪽에, 각각의 아래쪽의 실리콘 기판 표면보다도 낮은 전위를 제공했지만, 복수개의 중간전위전극 중 적어도 1개의 중간전위전극(특히, 가장 저압측인 것)의 전위가, 그 바로 아래의 상기 반도체기판 표면의 전위보다도 낮아지도록 설정되어 있으면, 공핍층의 확장을 촉진시키는 효과를 얻을 수 있다.
이때, 본 실시예와 같이 중간전위전극을 복수개 설치하는 경우에도, 공핍층의 확장을 촉진시키고자 하는 경우에는, 필드 플레이트 14측에 근접시켜 배치하는 것보다 효과적이다. 즉 필드 플레이트 14와 필드 플레이트 15와의 사이의 거리를 L로 했을 때, 가장 필드 플레이트 14측의 중간전위전극과 필드 플레이트 14와의 사이의 거리는 L/(N-1)보다도 작은 것이 바람직하다.
이때, 이상의 설명에서는, 중간전위전극으로서 중간전위전극(20a, 20b)의 2개를 설치한 예를 나타냈지만, 필요에 따라 그 수를 또한 늘려도 된다. 그 경우에도, 상기와 동일한 효과를 얻을 수 있다.
<실시예 4>
실시예 4에서는, 중간전위 인가수단의 다른 예를 나타낸다. 도 12는, 실시예 4에 관한 반도체장치를 나타내는 도면이고, 칩 외주부에서의 중간전위 인가수단이 형성된 부분의 확대도이다. 실시예 3에 관한 반도체장치에 대하여, 중간전위 인가수단(22)으로서 역접속 다이오드(221) 대신에 저항소자(222)를 적용하고 있다. 도 12에서, 도 11과 동일한 기능을 갖는 요소에는 동일 부호를 부착하고 있다. 저항소자(222)는, 폴리실리콘으로 형성되어 있고, 칩 외주부의 일부의 영역에 국소적으로 형성되며, 게이트배선(19)과 채널 스토퍼 전극(12)과의 사이에 접속하고 있다. 또한, 도 12의 A-A선 및 B-B선에 따른 단면도를 각각 도 13, 도 14에 나타낸다. 도 12, 도 13, 도 14에서 알 수 있는 바와 같이, 실시예 3과의 차이는, 역접속 다이오드(221)가, 저항소자(222)에 치환하고 있는 점 뿐이다.
게이트배선(19)-채널 스토퍼 전극(12) 사이의 전압은, 저항소자(222)에 의해 유지되고, 도 12에 나타낸 것처럼 중간전위전극(20a, 20b)은, 각각 저항소자(222)의 일부로부터 인출된 폴리실리콘에 의해 형성되어 있다. 요컨대, 중간전위전극(20a, 20b)은, 저항소자(222)의 일부에 접속하고 있고, 게이트배선(19)-채널 스토퍼 전극(12) 사이의 전압을 소정의 비율로 분압한 전압이 인가된다. 즉 저항소자(222)는 분압수단으로서 기능하고 있다. 저항소자(222) 내에서는 게이트배선(19)-채널 스토퍼 전극(12) 사이에서 전위가 거의 리니어하게 변화하고 있고, 저항소자(222)로부터 중간전위전극(20a, 20b)을 인출하는 위치를 조정함으로써, 중간전위전극(20a, 20b)의 전위를 임의로 설정할 수 있다.
본 실시예에서, 중간전위전극(20a, 20b)에 의해 얻어지는 효과는 상기 실시예 3과 같으므로, 여기서의 설명은 생략한다. 또한 여기서는 저항소자(222)가, 게이트배선(19)-채널 스토퍼 전극(12) 사이에 접속된, 소위 과전압 보호기능을 갖는 구성을 나타냈지만, 실시예 1과 같이 에미터 전극(10)-채널 스토퍼 전극(12) 사이에 중간전위 인가수단으로서의 저항소자가 접속되는 구성이어도 되고, 동일한 효과 를 얻을 수 있다.
<실시예 5>
도 15는 본 발명의 실시예 5에 관한 반도체장치의 구성을 나타내는 도면이고, 종형의 IGBT 칩의 외주부를 나타내고 있다. 동일 도면에 있어서, 도 5에 나타낸 것과 동일한 기능을 갖는 요소에는 그것과 동일한 부호를 부착하고 있으므로, 여기서의 그것들의 상세한 설명은 생략한다.
도 15 우측 부분의 칩 외주부에는, 필드 산화막(13) 하의 n- 드리프트층(1)에 p형의 가드링(30a, 30b)이 설치된다. 가드링(30a, 30b)을 설치함으로써, 칩 외주부의 n- 드리프트층(1)에서의 공핍층의 연장이 촉진되기 때문에 고내압을 얻을 수 있다.
또한, 도 16a는, 본 실시예에 관한 반도체장치의 칩의 평면도이다. 도 15에 나타낸 것과 동일한 기능을 갖는 요소에는 그것과 동일한 부호를 부착하고 있다. 동일 도면에 나타내는 바와 같이, 가드링(30a, 30b)은, 칩 외주부에 셀 영역을 둘러싸도록 배치되어 있다. 그리고, 칩 외주부의 일부의 영역에 국소적으로, 게이트배선(19)과 채널 스토퍼 전극(12)과의 사이에 접속하고, 역방향으로 접속한 다이오드가 복수개 직렬로 접속해서 구성되는 다단의 역접속 다이오드가 형성되어 있다(이하, 이 다단의 역접속 다이오드를 정리해서 「역접속 다이오드(31)」라 칭함). 또한, 역접속 다이오드(31)는, 칩 외주부의 일부의 영역에 국소적으로 형성되어 있으므로, 칩 외주부에서의 그 이외의 영역의 폭을 작게 할 수 있다. 칩 외주부의 폭 을 작게 해도, 가드링(30a, 30b)의 작용에 의해 내압은 유지된다.
그러나, 역으로 말하면, 칩 외주부의 역접속 다이오드(31)가 형성되는 영역의 폭은, 그 이외의 영역보다도 넓게 하지 않을 수 없는 케이스가 생긴다. 또한 가드링(30a, 30b) 각각의 전위는, 소정의 내압을 얻을 수 있도록 그 위치나 전위를 설정할 필요가 있다. 그 때, 해당 가드링(30a, 30b)의 전위는 그 위쪽에 위치하는 역접속 다이오드(31)의 전위와 매칭시킬 필요가 있다.
도 16b는, 도 16a에서의 역접속 다이오드(31)가 형성된 부분의 확대도이다. 역접속 다이오드(31)는, 필드 산화막(13) 상에 형성된 폴리실리콘에 p형 영역과 n형 영역을 교대로 배치함으로써 구성되어 있다. 역접속 다이오드(31)가 형성된 부분의 아래쪽 및 그 근방에는, 가이드 링(30a, 30b)과 교차하지 않는 대략 평행한 라인형이고, 가드링(30a, 30b)과 같은 도전형의 p형 불순물영역(32)이 국소적으로 형성되어 있다. 요컨대, p형 불순물영역(32)은 역접속 다이오드(31) 하를 횡단하고 있다. p형 불순물영역(32)은, 가드링(30a, 30b)과 같이 고리형이 아니며, 유한 길이의 라인형상을 가지고 있다. 상기한 도 15는, 도 16b의 A-A선에 따른 단면도에 해당하고 있다. 또한 B-B선 및 C-C선에 따른 단면도를 각각 도 17, 도 18에 나타낸다. 도 17, 도 18에서도, 도 15, 도 16b에 나타낸 것과 같은 기능을 갖는 요소에는 그것과 동일한 부호를 부착하고 있다.
칩 외주부의 역접속 다이오드(31)가 형성되는 영역의 폭은, 그 이외의 영역보다도 넓어져 있으므로, 가드링(30a, 30b)의 전위와 그 위쪽의 역접속 다이오드(31)의 전위와를 매칭시키기 위해서는, 도 16b에 나타내는 바와 같이 가드링 30a 와 가드링 30b와의 간격을, 역접속 다이오드(31)가 형성되는 영역에서 넓게 할 필요가 있다. 이때 p형 불순물영역(32)이 존재하지 않으면, 역접속 다이오드(31) 근방의 영역(도 18)에서는, 가드링 30a와 가드링 30b와의 간격이 넓어져, 그 부분에서 공핍층의 충분히 연장되지 않고, 전계집중이 발생해 버린다. 본 실시예에서는, 가드링 30a와 가드링 30b와의 간격이 넓어지는 역접속 다이오드(31) 근방의 영역에, 가드링 30a와 가드링 30b와의 사이에 라인형의 p형 불순물영역(32)을 설치함으로써, 그 영역에서 공핍층이 연장되기 쉽게 하고 있다. 그것에 의해 역접속 다이오드(31) 근방에서의 전계집중은 완화되므로, 칩 외주부는 고내압화된다.
역접속 다이오드(31)의 바로 아래의 영역(도 17)에서는, 역접속 다이오드(31)가 필드 플레이트로서 기능하므로, 가드링 30a와 가드링 30b와의 간격이 넓어도 공핍층은 비교적 넓어지기 쉽고, 전계집중의 발생은 억제되어 있다. 단, 본 실시예와 같이 p형 불순물영역(32)을 역접속 다이오드(31)의 바로 아래에도 형성함으로써, 해당 p형 불순물영역(32)의 전위가 안정하므로, 보다 안정한 내압을 얻을 수 있다.
이때, 본 실시예에 관한 p형 불순물영역(32)은, 종래의 반도체장치의 형성 방법에서의 가드링의 형성공정으로 있어서, 패턴 형상을 변하게 함으로써 형성가능하다. 또한 역접속 다이오드(31)는, 종래의 반도체장치의 형성방법에서의 역접속 다이오드의 형성공정에 있어서, 패턴 형상을 변경함으로써 형성가능하다. 즉, 종래의 반도체장치의 제조방법으로부터의 공정수의 증가는 수반하지 않는다.
또한, 위의 설명에 있어서는, 2개의 가드링(30a, 30b)의 사이에, 1개의 p형 불순물영역(32)을 설치하는 구성을 나타냈지만, 본 발명의 구성은 이것에 한정되는 것은 아니다. 필요에 따라 가드링 및 p형 불순물영역의 수나 위치를 변경해도 된다. 이하에 그 예를 나타낸다.
예를 들면, 도 19∼도 21은, 가드링(30a, 30b)의 사이에, 2개의 p형 불순물영역(32a, 32b)을 배치한 예이다. 도 19는, 칩 외주부의 역접속 다이오드(31)가 형성된 부분의 확대도이고, 도 20, 도 21은, 각각 도 19의 A-A선, B-B선에 따른 단면도를 나타내고 있다. 이들 도면에 있어서, 도 15∼도 18에 나타낸 것과 동일한 기능을 갖는 요소에는 그것과 동일한 부호를 부착하고 있다. p형 불순물영역(32a, 32b)은 각각, 가드링(30a, 30b)과 교차하지 않는 대략 평행한 라인형이고, 역접속 다이오드(31)의 아래쪽 및 근방에 국소적으로 형성되어 있다. 예를 들면 칩 외주부에서의 역접속 다이오드(31)의 형성영역의 폭을 넓게 하거나, 가드링의 수를 감함으로써, 역접속 다이오드(31) 근방의 가드링의 간격이 특히 넓어지는 경우에는, 이렇게 가드링 사이에 복수의 p형 불순물영역을 설치하면 된다.
또한, 예를 들면, 도 22∼도 24는 3개의 가드링(30a, 30b, 30c)을 설치한 경우의 예이다. 도 23은, 칩 외주부의 역접속 다이오드(31)가 형성된 부분의 확대도이고, 도 2, 도 24는, 각각 도 23의 A-A선, B-B선에 따른 단면도를 나타내고 있다. 이들 도면에 있어서도, 도 15∼도 18에 나타낸 것과 동일한 기능을 갖는 요소에는 그것과 동일부호를 붙이고 있다. 가드링 30a와 가드링 30b와의 사이에는 p형 불순물영역 32a를 설치하고, 가드링 30b와 가드링 30c와의 사이에 p형 불순물영역 32b를 배치하고 있다. p형 불순물영역 32a, 32b는 모두 가드링(30a, 30b, 30c)과 대략 평행한 라인형상을 가지고 있고, 역접속 다이오드(31)의 아래쪽 및 근방에 국소적으로 형성되어 있다. 가드링의 수를 늘린 경우에는, 이렇게 각 가드링 사이에 각각 p형 불순물영역을 설치하면, 각 가드링 사이에서의 공핍층의 연장이 촉진되어 전계집중의 발생을 억제할 수 있다.
또한, 이상의 예에서는, 가드링과 가드링의 사이에 라인형의 p형 불순물영역을 설치하는 구성을 나타냈지만, 예를 들면 도 17에서의 p 베이스영역으로부터 가드링 30a와의 사이나, 채널 스토퍼층(11)과 가드링 30b와의 사이에, 가드링과 대략 평행의 라인형의 p형 불순물영역을 형성해도 된다.
또한, 본 실시예에서는, 역접속 다이오드(31)가 형성된 영역에 p형 불순물영역(32)을 국소적으로 설치했지만, 예를 들면 역접속 다이오드(31) 대신에 저항소자 (예를 들면 도 12에 나타내는 바와 같은 폴리실리콘의 저항소자) 등을 사용한 경우에도 적용가능하다. 그 경우에도 저항소자 내의 전위분포와 매칭하도록 가드링의 위치를 정하고, 가드링의 간격이 넓어진 부분에, 라인형의 p형 불순물영역을 형성하면 된다.
<실시예 6>
도 25는 본 발명의 실시예 6에 관한 반도체장치의 구성을 나타내는 도면이고, 종형의 IGBT칩의 외주부에서의 역접속 다이오드(31)가 형성된 부분의 확대도를 나타내고 있다. 또한 도 25에서의 A-A선, B-B선 및 C-C선에 따른 단면도를 각각 도 26, 도 27, 도 28에 나타낸다. 이들 도면에 있어서, 도 16∼도 18에 나타낸 것과 같은 기능을 갖는 요소에는 그것과 동일한 부호를 부착하고 있다.
가드링(30a, 30b)은, 칩 외주부에 셀 영역을 둘러싸도록 배치되어 있다. 그리고, 칩 외주부의 일부의 영역에 국소적으로, 게이트배선(19)과 채널 스토퍼 전극(12)과의 사이에 접속하고, 서로 직렬로 접속한 다단의 역접속 다이오드(31)가 설치된다. 역접속 다이오드(31)는, 칩 외주부의 일부의 영역에 국소적으로 형성되어 있으므로, 칩 외주부에서의 그 이외의 영역의 폭을 작게 할 수 있고, 반도체장치의 고집적화 및 소형화에 기여할 수 있다.
그러나, 실시예 5에서도 설명한 바와 같이, 칩 외주부의 역접속 다이오드(31)가 형성되는 영역의 폭은, 그 이외의 영역보다도 넓게 하지 않을 수 없는 케이스가 생긴다. 그리고, 가드링(30a, 30b)의 전위는 그 위쪽에 위치하는 역접속 다이오드(31)의 전위와 매칭시키기 위해서는, 도 25에 나타내는 바와 같이 가드링 30a와 가드링 30b와의 간격을, 역접속 다이오드(31)가 형성되는 영역에서 넓게 할 필요가 있다.
본 실시예에서 가드링 30a와 가드링 30b와의 간격이 넓게 되어 있는 부분에서, 역접속 다이오드(31)의 폭을 넓게 하고 있다. 즉, 도 25에 나타내는 바와 같이 역접속 다이오드(31)에서의, 가드링 30a와 가드링 30b와의 사이의 위쪽에 위치하는 다이오드의 폭을 넓게 하고, 해당 폭방향으로 돌출시키고 있다. 역접속 다이오드(31)의 폭이 넓은 다이오드 각각의 형상은, 도 25와 같이 평면에서 볼 때에 상기 가드링과 교차하지 않는 대략 평행한 라인형상으로 되어 있다.
일반적으로, 도 27이나 도 28과 같이 가드링의 간격이 넓으면, 그 부분에서 공핍층이 충분히 연장되지 않고, 전계집중이 발생하기 쉬워지지만, 도 27에 나타내는 역접속 다이오드(31)의 바로 아래의 영역에서는, 역접속 다이오드(31)가 필드 플레이트로서 기능하므로, 가드링 30a와 가드링 30b와의 간격이 넓어도 공핍층은 비교적 넓어지기 쉽고, 전계집중의 발생은 억제된다. 또한 도 28에 나타내는 영역에 있어서도, 가드링 30a와 가드링 30b와의 사이에서, 역접속 다이오드(31)의 폭이 넓은 부분이, 필드 플레이트로서 기능하므로, 전계집중의 발생은 억제된다. 또한 가드링(30a, 30b)의 전위는 역접속 다이오드(31)의 전위분포에 매칭하고 있고, 또한, 역접속 다이오드(31)의 폭이 넓은 다이오드 각각의 형상이, 평면에서 볼 때에 상기 가드링과 대략 평행한 라인형이므로, 각 다이오드의 전위는 그 아래쪽의 기판표면과 거의 같아져, 필드 플레이트로서 적절한 전위분포를 얻을 수 있다.
도 29는, 역접속 다이오드(31)의 폭이 넓은 부분의, 해당 폭의 방향으로 돌출한 부분의 형상의 예를 나타내는 도면이다. 역접속 다이오드(31)의 폭의 방향으로 돌출한 부분의 형상은, 가드링 30a와 가드링 30b의 사이의 영역의 형상에 맞추어, 도 29a와 같이 테이퍼형으로 하면 된다. 혹은, 도 29b와 같이 가드링 30a의 형상에 맞춘 부채형으로 해도 된다. 도 29a, 도 29b 중 어느 하나의 경우도, 각 다이오드가 평면에서 볼 때에 상기 가드링과 대략 평행하게 배치되므로, 필드 플레이트로서 적절한 전위분포를 얻을 수 있다.
이때, 본 실시예에 관한 역접속 다이오드(31)는, 종래의 반도체장치의 형성 방법에서의 역접속 다이오드의 형성공정에 있어서, 패턴형상을 변경함으로써 형성가능하다. 요컨대, 종래의 반도체장치의 제조방법으로부터의 공정수의 증가는 따르 지 않는다.
<실시예 7>
실시예 7에서는, 칩 외주부에서의 역접속 다이오드 아래쪽의 가드링의 폭을 적절화한다. 도 30은, 종형의 IGBT 칩의 외주부에서의 역접속 다이오드(31)가 형성된 부분의 확대도를 나타내고 있다. 3개의 가드링(30a, 30b, 30c)이 셀 영역을 둘러싸도록 배치되어 있다. 그리고, 칩 외주부의 일부의 영역에 국소적으로, 게이트배선(19)과 채널 스토퍼 전극(12)과의 사이에 접속하고, 역방향으로 접속한 다이오드가 복수개 직렬로 접속하여 구성되는 다단의 역접속 다이오드(31)가 설치되어 있다.
도 31은 본 실시예를 설명하기 위한 도면이다. 도 31a는, 도 30의 A-A 단면도에 해당하고, 도 31b는, 해당 단면에서의 실리콘 기판 표면에서의 전계분포를 나타내고 있다. 도 31b에서 나타내는 부호 W, X, Y, Z는, 각각 도 31a에서 나타낸 점 W(필드 플레이트(14)의 고압측 에지부), X(가드링 30a의 고압측 에지부), Y(가드링 30b의 고압측 에지부), Z(가드링 30c의 고압측 에지부)에 대응하고 있다. 도 31a와 같이, 가드링(30a, 30b, 30c)의 폭이 넓은 경우, 도 31b에 나타내는 바와 같이 점 X, Y, Z에서 큰 전계의 피크(전계집중)가 발생한다.
가드링(30a, 30b, 30c)은 그 저항값이 낮으므로, 그 내부에서는 전위가 거의 균일해진다. 즉 가드링(30a, 30b, 30c)의 폭 WG의 사이에서 전위의 변화는 거의 없 다. 한편, 역접속 다이오드(31)에서는, 각 다이오드가 게이트배선(19)-채널 스토퍼 전극(12) 사이의 전압을 분담해서 유지하고 있으므로, 폭 WG의 사이에서 역접속 다이오드(31)에는 전위차 VD가 생긴다. 도 31a와 같이 폭 WG가 커지면 전위차 VD가 커지고, 각 가드링(30a, 30b, 30c)의 저압측에서는 역접속 다이오드(31)의 전위와 매칭하지만, 고압측에서는 매칭하지 않게 된다. 그 결과, 도 31b에 나타내는 바와 같이 점 X, Y, Z에서 큰 전계의 피크(전계집중)가 발생한다.
그래서, 본 실시예에서는, 도 32a와 같이, 역접속 다이오드(31)의 아래쪽에서 가드링(30a, 30b, 30c)의 폭 WG를 작게 한다. 폭 WG를 작게 하면 그 사이의 역접속 다이오드(31)에서의 전위차 VD도 작아지므로, 각 가드링(30a, 30b, 30c)의 고압측에서의 역접속 다이오드(31)의 전위와의 언매치는 완화된다. 그 결과 도 32b에 나타내는 바와 같이 점 X, Y, Z에서의 전계의 피크가 작아지고, 칩 외주부의 고내압화를 도모할 수 있다.
본 발명자는, 내압 400∼800V 정도, 필드 산화막 1.0㎛ 정도, 가드링 2∼6개 정도의 조건으로 반도체장치의 내압 시뮬레이션을 행하고, 전위차 VD가 60V를 넘으면, 극도로 내압이 열화한다는 결과를 얻었다. 요컨대, 게이트배선(19)-채널 스토퍼 전극(12) 사이의 전압(≒에미터 컬렉터 사이 전압)이 최대값이 된 경우에도, 전위차 VD가 60V를 넘지 않도록 폭 WG를 설정하면 된다. 본 실시예에 관한 반도체장치는, 역접속 다이오드(31)에 의한 과전압 보호기능을 가지고 있으므로, 게이트배 선(19)-채널 스토퍼 전극(12) 사이 전압의 최대값은, 역접속 다이오드(31)의 항복전압에 해당한다. 즉 게이트배선(19)과 채널 스토퍼 전극(12)과의 사이에 역접속 다이오드(31)의 항복전압이 인가되었을 때에, 각 가드링의 위쪽에 위치하는 다이오드가 유지하는 전압 VD가 60V 이하이도록, 가드링 폭 WG를 정함으로써 내압의 열화를 억제할 수 있다.
<실시예 8>
실시예 8에서는, 가드링의 위쪽에 형성되는 역접속 다이오드의 구조를 적절화한다. 도 33은, 본 실시예에 관한 반도체장치의 구성을 나타내는 도면이고, 실시예 7에서 나타낸 도 30의 A-A 단면에 해당한다. 도 33에 나타내는 바와 같이 역접속 다이오드(31)에 있어서, 가드링(30a, 30b, 30c)의 위쪽에는, 각각 n형 영역(33a, 33b, 33c)만이 형성된다. 바꿔 말하면, 역접속 다이오드(31) 중의 pn 접합이, 가드링(30a, 30b, 30c)의 위쪽에 위치하지 않게 되어 있다.
실시예 7에서도 기술한 바와 같이, 가드링(30a, 30b, 30c) 각각의 위쪽에서의 역접속 다이오드(31) 내의 전위차 VD가 작을 수록, 가드링(30a, 30b, 30c)의 고압측 에지(점 X, Y, Z)에서의 전계의 피크를 작게 할 수 있다.
역접속 다이오드(31)에서, 전위차가 생기는 것은 주로 pn 접합부이고, 각각의 n형 영역(33a, 33b, 33c) 내에서는 거의 일정한 전위가 된다. 본 실시예에서는, 역접속 다이오드(31)에서, 가드링(30a, 30b, 30c)의 위쪽에는, 각각 n형 영역(33a, 33b, 33c)만이 형성되어 있으므로, 가드링(30a, 30b, 30c) 각각의 위쪽에서의 역접속 다이오드(31) 내의 전위차 VD는, 매우 작다. 따라서, 가드링(30a, 30b, 30c)의 고압측 에지(점 X, Y, Z)에서의 전계의 피크를 작게 할 수 있고, 칩 외주부의 고내압화를 도모할 수 있다. 따라서, 칩 외주부의 폭을 좁게 하는 것이 가능하게 되고, 반도체장치의 고집적화 및 소형화에 기여할 수 있다.
또한, 도 33에서는, 가드링(30a, 30b, 30c)의 폭 WG와, 그 위쪽에 형성된 역접속 다이오드(31)의 n형 영역(33a, 33b, 33c)의 길이 LN을 동일 크기로 한 예를 나타냈지만, 도 34와 같이, 길이 LN을 폭 WG보다도 크게 하고, 또한, 가드링(30a, 30b, 30c)의 위쪽의 n형 영역(33a, 33b, 33c)을 각각 해당 가드링(30a, 30b, 30c)의 위쪽으로부터 고압측으로 돌출시켜도 된다. 가드링(30a, 30b, 30c) 위쪽의 n형 영역(33a, 33b, 33c)을, 각각 점 X, Y, Z 상에 연장시킴으로써, 해당 n형 영역(33a, 33b, 33c)이 일반적인 필드 플레이트와 동일하게 기능하고, 해당 점 X, Y, Z에서의 전계의 피크를 더 작게 할 수 있다.
이때, 본 실시예에 관한 역접속 다이오드(31)는 종래의 반도체장치의 형성 방법에서의 역접속 다이오드의 형성공정에 있어서, 패턴 형상을 변경함으로써 형성가능하다. 즉, 종래의 반도체장치의 제조방법으로부터의 공정수의 증가는 수반하지 않는다.
본 발명의 제1국면에 의하면, 중간전위 인가수단은, 절연막 상의 일부의 영역에 국소적으로 설치되므로, 칩 외주 구조에서의 그 이외의 영역의 폭을 작게 할 수 있다. 또한, 중간전위전극에 의해, 칩 외주 구조의 고내압화를 도모할 수 있으므로, 칩 외주 구조의 폭을 작게 해도, 내압의 열화는 억제된다. 즉, 내압을 유지하면서, 반도체장치의 고집적화 및 소형화에 기여할 수 있다.
본 발명의 제2국면에 의하면, 역접속 다이오드는, 절연막 상의 일부의 영역에 국소적으로 설치되므로, 칩 외주 구조에서의 그 이외의 영역의 폭을 작게 할 수 있다. 또한 역접속 다이오드가 형성된 영역에서는, 역접속 다이오드와 가드링과의 매칭을 받아들이기 위해, 가드링의 간격이 넓게 되어 버리지만, 그 영역에 라인형의 불순물영역이 형성되므로, 전계집중은 완화되고, 내압의 열화는 억제된다.
본 발명의 제3국면에 의하면, 역접속 다이오드는, 절연막 상의 일부의 영역에 국소적으로 설정되므로, 칩 외주 구조에서의 그 이외의 영역의 폭을 작게 할 수 있다. 또한, 역접속 다이오드가 형성된 영역에서는, 역접속 다이오드와 가드링과의 매칭을 받아들이기 위해, 가드링의 간격이 넓어져 버리지만, 그 영역 상에 돌출한 역접속 다이오드가 필드 플레이트로서 기능하므로, 전계집중은 완화되고, 내압의 열화는 억제된다.
본 발명의 제4국면에 의하면, 가드링의 위쪽에 위치하는 역접속 다이오드가 유지하는 전압은 60V 이하이므로, 가드링의 전위와 역접속 다이오드와의 전위와의 언매치는 억제되고, 전계집중의 발생을 억제할 수 있고, 내압의 열화는 억제된다.
본 발명의 제5국면에 의하면, 역접속 다이오드에 있어서, 1개의 상기 가드링 의 위쪽에는 단일의 도전형의 영역만이 배치되어 있으므로, 가드링의 위쪽에 위치하는 역접속 다이오드가 유지하는 전압은 낮게 억제할 수 있다. 따라서, 가드링의 전위와 역접속 다이오드와의 전위와의 언매치는 억제되고, 전계집중의 발생을 억제할 수 있으며, 내압의 열화는 억제된다.
Claims (11)
- 반도체기판에 형성된 반도체소자와,상기 반도체소자의 주위에 설정된 외주 구조를 갖는 반도체장치에 있어서,상기 외주 구조는,해당 외주 구조의 외주부에 형성되고, 상기 반도체기판에 전기적으로 접속한 제1전극과,상기 반도체소자의 형성영역과 상기 제1전극과의 사이의 상기 반도체기판 상에 형성된 절연막과,상기 절연막 상의 일부의 영역에 국소적으로 형성되고, 상기 제1전극과 상기 반도체소자에서의 상기 반도체기판 상에서 가장 외측에 배치된 제2전극과의 사이에 접속한 다단의 역접속 다이오드와,상기 반도체기판에 상기 반도체소자를 둘러싸도록 형성된 가드링과,상기 반도체기판에서의 상기 역접속 다이오드의 근방을 포함하는 영역에 국소적으로 형성되고, 라인형상을 갖는, 상기 가드링과 동일한 도전형의 불순물영역을 구비하는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,상기 불순물영역은, 상기 가드링에 대하여 평행한 라인형상을 가지고 있는 것을 특징으로 하는 반도체장치.
- 제 1 항 또는 제 2 항에 있어서,상기 불순물영역은, 상기 역접속 다이오드의 아래쪽을 횡단하는 라인형상을 가지고 있는 것을 특징으로 하는 반도체장치.
- 반도체기판에 형성된 반도체소자와, 상기 반도체소자의 주위에 설치된 외주 구조를 갖는 반도체장치에 있어서,상기 외주 구조는,해당 외주 구조의 외주부에 형성되고, 상기 반도체기판에 전기적으로 접속한 제1전극과,상기 반도체소자의 형성영역과 상기 제1전극과의 사이의 상기 반도체기판 상에 형성된 절연막과,상기 절연막 상의 일부의 영역에 국소적으로 형성되고, 상기 제1전극과 상기 반도체소자에서의 상기 반도체기판 상에서 가장 외측에 배치된 제2전극과의 사이에 접속한 다단의 역접속 다이오드와,상기 반도체기판에 상기 반도체소자를 둘러싸도록 형성된 가드링을 구비하고,상기 다단의 역접속 다이오드에 있어서, 상기 가드링이 형성되어 있지 않은 영역 위쪽의 다이오드는, 상기 가드링이 형성된 영역 위쪽의 다이오드보다도 폭이 넓고, 상기 폭방향으로 돌출하고 있는 것을 특징으로 하는 반도체장치.
- 제 4 항에 있어서,상기 폭이 넓은 다이오드 각각의 형상은, 평면에서 볼 때에 상기 가드링과 평행한 라인형상인 것을 특징으로 하는 반도체장치.
- 제 4 항 또는 제 5 항에 있어서,상기 다단의 역접속 다이오드에 있어서, 상기 폭방향으로 돌출한 부분의 형상은, 평면에서 볼 때에 테이퍼형인 것을 특징으로 하는 반도체장치.
- 제 4 항 또는 제 5 항에 있어서,상기 다단의 역접속 다이오드에 있어서, 상기 폭방향으로 돌출한 부분의 형상은, 평면에서 볼 때에 부채형인 것을 특징으로 하는 반도체장치.
- 반도체기판에 형성된 반도체소자와,상기 반도체소자의 주위에 설치된 외주 구조를 갖는 반도체장치에 있어서,상기 외주 구조는,해당 외주 구조의 외주부에 형성되고, 상기 반도체기판에 전기적으로 접속한 제1전극과,상기 반도체소자의 형성영역과 상기 제1전극과의 사이의 상기 반도체기판 상에 형성된 절연막과,상기 절연막 상에 형성되고, 상기 제1전극과 상기 반도체소자에서의 상기 반도체기판 상에서 가장 외측에 배치된 제2전극과의 사이에 접속한 다단의 역접속 다이오드와,상기 반도체기판에 상기 반도체소자를 둘러싸도록 형성된 가드링을 구비하고,상기 제1전극과 상기 제2전극과의 사이에, 상기 다단의 역접속 다이오드의 항복전압이 인가되었을 때, 상기 가드링의 위쪽에 위치하는 상기 역접속 다이오드가 유지하는 전압은 60V 이하인 것을 특징으로 하는 반도체장치.
- 제 8 항에 있어서,상기 외주 구조는,상기 가드링을 복수개 갖고,상기 제1전극과 상기 제2전극과의 사이에, 상기 다단의 역접속 다이오드의 항복전압이 인가되었을 때, 각각의 상기 가드링의 위쪽에 위치하는 역접속 다이오드가 유지하는 전압은 모두 60V 이하인 것을 특징으로 하는 반도체장치.
- 반도체기판에 형성된 반도체소자와,상기 반도체소자의 주위에 설치된 외주 구조를 갖는 반도체장치에 있어서,상기 외주 구조는,해당 외주 구조의 외주부에 형성되고, 상기 반도체기판에 전기적으로 접속한 제1전극과,상기 반도체소자의 형성영역과 상기 제1전극과의 사이의 상기 반도체기판 상에 형성된 절연막과,상기 절연막 상에 형성되고, 상기 제1전극과 상기 반도체소자에서의 상기 반도체기판 상에서 가장 외측에 배치된 제2전극과의 사이에 접속한 다단의 역접속 다이오드와,상기 반도체기판에 상기 반도체소자를 둘러싸도록 형성된 가드링을 구비하고,상기 다단의 역접속 다이오드에 있어서, 1개의 상기 가드링의 위쪽에는 단일 도전형의 영역만이 배치되어 있는 것을 특징으로 하는 반도체장치.
- 제 10 항에 있어서,상기 다단의 역접속 다이오드에 있어서, 상기 가드링의 위쪽의 상기 단일의 도전형의 영역의 길이는, 상기 가드링의 폭보다도 길고,상기 단일의 도전형의 영역은, 상기 가드링 위쪽으로부터 상기 제1전극으로 향하는 방향으로 돌출하고 있는 것을 특징으로 하는 반도체장치.
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