JPH02194559A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02194559A JPH02194559A JP1350689A JP1350689A JPH02194559A JP H02194559 A JPH02194559 A JP H02194559A JP 1350689 A JP1350689 A JP 1350689A JP 1350689 A JP1350689 A JP 1350689A JP H02194559 A JPH02194559 A JP H02194559A
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- JP
- Japan
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- electrode
- thin film
- conductive rings
- depletion layer
- drain
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000010409 thin film Substances 0.000 claims abstract description 24
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 239000010408 film Substances 0.000 claims description 8
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 230000005684 electric field Effects 0.000 abstract description 11
- 230000001788 irregular Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧の半導体装置に関し、特に空乏領域の
横方向拡大歩調を均一化する電界制御構造を備えた半導
体装置に関する。
横方向拡大歩調を均一化する電界制御構造を備えた半導
体装置に関する。
従来、パワートランジスタやパワーＭＯＳＦＥＴ等にお
いて、高耐圧化を図るためには、高濃度不純物層のガー
ドリング（フィールドリミッティングリング）を埋込み
形成し、電界（等電位線）の集中化を解消する技術が知
られているが、その高濃度不純物層は活性領域に比して
深く拡散する必要があるから、拡散深さの制御が困難で
、素子ごとの耐圧にバラツキが生じ易い。
いて、高耐圧化を図るためには、高濃度不純物層のガー
ドリング（フィールドリミッティングリング）を埋込み
形成し、電界（等電位線）の集中化を解消する技術が知
られているが、その高濃度不純物層は活性領域に比して
深く拡散する必要があるから、拡散深さの制御が困難で
、素子ごとの耐圧にバラツキが生じ易い。
一方、高濃度不純物層を形成することなく、耐圧向上を
図る技術として、第３図に示す電界制御構造を備えた半
導体装置が存在する。第３図示の半導体装置は縦型ＭＯ
５ＦＥＴで、 Ｎ＋型半導体基板１上のＮ−型エピタキ
シャル層２に島状に形成されたＰ型ソース領域３と、こ
れに導通するソース電極４と、ソース領域４を囲むＰ型
頭域５に導通するドレインリング６と、裏面側のドレイ
ン電極７と、フィールド酸化膜８上に被着され端部でソ
ース電極４とドレインリング６に接続する高比抵抗薄膜
９とを有している。
図る技術として、第３図に示す電界制御構造を備えた半
導体装置が存在する。第３図示の半導体装置は縦型ＭＯ
５ＦＥＴで、 Ｎ＋型半導体基板１上のＮ−型エピタキ
シャル層２に島状に形成されたＰ型ソース領域３と、こ
れに導通するソース電極４と、ソース領域４を囲むＰ型
頭域５に導通するドレインリング６と、裏面側のドレイ
ン電極７と、フィールド酸化膜８上に被着され端部でソ
ース電極４とドレインリング６に接続する高比抵抗薄膜
９とを有している。
ドレインリング６とドレイン電極７とは同電位であるが
、ゲートがオフ状、態でソース・ドレインが逆バイアス
されると、ソース電極４とドレインリング６との間に被
着された高比抵抗薄膜９に微小電流が流れ、ドレインリ
ング６からソース電極４へ下降する電位勾配が生じ、Ｎ
−エピタキシャル層２のフィールド酸化膜８直下の電位
は高比抵抗薄膜９の電位分布で規定される。即ち、Ｎ−
エピタキシャル層２内の電界をその表面上に高比抵抗薄
膜９の電位分布で誘導修正するものである。
、ゲートがオフ状、態でソース・ドレインが逆バイアス
されると、ソース電極４とドレインリング６との間に被
着された高比抵抗薄膜９に微小電流が流れ、ドレインリ
ング６からソース電極４へ下降する電位勾配が生じ、Ｎ
−エピタキシャル層２のフィールド酸化膜８直下の電位
は高比抵抗薄膜９の電位分布で規定される。即ち、Ｎ−
エピタキシャル層２内の電界をその表面上に高比抵抗薄
膜９の電位分布で誘導修正するものである。
しかしながら、上記の高比抵抗薄膜を用いた電界制御に
あっては次の問題点がある。
あっては次の問題点がある。
即ち、例えば第４図（Ａ＞のＴＶ−■線に沿うある断面
においては、第４図（Ｂ）に示す如く、空乏層ニー！ジ
ｅが逆バイアスの大きさに追従して高比抵抗薄膜９の電
位分布と均衡しつつ横方向に拡大するが、第４図（Δ）
に示す如く、空乏層エツジｅの連結ＩＥはソース電極４
及びドレインリング６の輪郭形状に合致した正方形拡大
歩調でなく、空乏層には伸び易い部分と伸び難い部分が
生じる。このた？、耐圧が不安定で、バラツキが生じ易
い。
においては、第４図（Ｂ）に示す如く、空乏層ニー！ジ
ｅが逆バイアスの大きさに追従して高比抵抗薄膜９の電
位分布と均衡しつつ横方向に拡大するが、第４図（Δ）
に示す如く、空乏層エツジｅの連結ＩＥはソース電極４
及びドレインリング６の輪郭形状に合致した正方形拡大
歩調でなく、空乏層には伸び易い部分と伸び難い部分が
生じる。このた？、耐圧が不安定で、バラツキが生じ易
い。
この空乏層エツジの拡大不調和は、高比抵抗薄膜９の膜
厚不均一による局部的な抵抗値のバラツキに起因し、薄
膜形成上、不可避的に生じるものである。
厚不均一による局部的な抵抗値のバラツキに起因し、薄
膜形成上、不可避的に生じるものである。
本発明の課題は、高比抵抗薄膜の膜厚制御を高精度化せ
ずに、空乏層エツジの連結線をその拡大途中で矯正する
ことによって、その拡大歩調を均一化させ、耐圧のバラ
ツキと不安定さを除去し、一定の耐圧が得られる電界制
御構造を備えた半導体装置を提供することにある。
ずに、空乏層エツジの連結線をその拡大途中で矯正する
ことによって、その拡大歩調を均一化させ、耐圧のバラ
ツキと不安定さを除去し、一定の耐圧が得られる電界制
御構造を備えた半導体装置を提供することにある。
上記課題を解決するために本発明の講じた手段は、隔置
された第１の電極と第２の電極とに導通する高比抵抗薄
膜の平面内で所定の幾何学線に沿って延在する少なくと
も１つの均圧導電体を設けたものであり、例えばこの均
圧導電体としては多結晶シリコンの導電性リング力（包
含される。
された第１の電極と第２の電極とに導通する高比抵抗薄
膜の平面内で所定の幾何学線に沿って延在する少なくと
も１つの均圧導電体を設けたものであり、例えばこの均
圧導電体としては多結晶シリコンの導電性リング力（包
含される。
かかる手段によれば、第１の電極と第２の電極とに印加
される電圧によって、高比抵抗薄膜の平面には微小電流
による電位分布が発生ずるが、第１の電極と第２の電極
との間に介在する均圧導電体の等電位化によって、膜平
面の電位分布が均圧導電体の延在部では所定の等電位線
を有することとなる。即ち、高比抵抗薄膜の膜７不均一
による電位分布の不揃の等電位線が均圧導電体の延在部
直下で整合化されるので、空乏層エツジの連結線の拡大
歩調が拡大途中で段階的に整う。
される電圧によって、高比抵抗薄膜の平面には微小電流
による電位分布が発生ずるが、第１の電極と第２の電極
との間に介在する均圧導電体の等電位化によって、膜平
面の電位分布が均圧導電体の延在部では所定の等電位線
を有することとなる。即ち、高比抵抗薄膜の膜７不均一
による電位分布の不揃の等電位線が均圧導電体の延在部
直下で整合化されるので、空乏層エツジの連結線の拡大
歩調が拡大途中で段階的に整う。
（実施例〕
次に、本発明の実施例を添付図面に基づいて説明する。
第１図は、本発明に係る電界制御構造を備えた半導体装
置の一実施例を示す縦断面図である。
置の一実施例を示す縦断面図である。
本実施例は縦型ＭＯ５ＦＥＴへの適用例を示し、Ｎ″ｆ
Ｘ２ ｙ＋−導体基板１上の空乏層力（生成するＮ−型
エピタキシャル層２と、この表面側に形成された島状の
Ｐ型ソース領域３と、これに導通ずる矩形状のソース電
極・１ （第２図（Ａ）参照）と、ソース領域３を囲む
Ｐ型頭域５に導通する矩形状のドレイニ・リング６ （
第２図（Ａ）参照）と、裏面側に被着されドレインリン
グ６と同電位のドレイン電極７き、ソース電極４及びド
レインリング６の輪郭形状と同心的に相似でその間のフ
ィールド酸化膜８１−に形成された多結晶シリコンの導
電性リング１０１１と、フィールド酸化膜３上に被着さ
れ端部でソース電極４とドレインリング６に接続する電
位勾配付与の高比抵抗薄膜１２とを有している。
Ｘ２ ｙ＋−導体基板１上の空乏層力（生成するＮ−型
エピタキシャル層２と、この表面側に形成された島状の
Ｐ型ソース領域３と、これに導通ずる矩形状のソース電
極・１ （第２図（Ａ）参照）と、ソース領域３を囲む
Ｐ型頭域５に導通する矩形状のドレイニ・リング６ （
第２図（Ａ）参照）と、裏面側に被着されドレインリン
グ６と同電位のドレイン電極７き、ソース電極４及びド
レインリング６の輪郭形状と同心的に相似でその間のフ
ィールド酸化膜８１−に形成された多結晶シリコンの導
電性リング１０１１と、フィールド酸化膜３上に被着さ
れ端部でソース電極４とドレインリング６に接続する電
位勾配付与の高比抵抗薄膜１２とを有している。
この導電性リング１０． １１は電極４及びドレインリ
ング６の形成プロセスと同時に形成され、従来のフォト
マスクの一部を修正するだけで済み、新たな工程の増加
を必要としない。本実施例においては２つの導電性リン
グ１０．１１を配しであるが、１又は３以上でも良い。
ング６の形成プロセスと同時に形成され、従来のフォト
マスクの一部を修正するだけで済み、新たな工程の増加
を必要としない。本実施例においては２つの導電性リン
グ１０．１１を配しであるが、１又は３以上でも良い。
ソース電極４とドレ・イン電極７叩ちドレインリング６
とが逆バイアス状態になると、高比抵抗薄膜９平面内に
１位勾配の分布が生じる。その電位分布の等電位線のう
ちソース電極４、導電性リング１０．１．１及びドレイ
ン＋１ング６の間にあるものは、それ自身だけでは高比
抵抗薄膜９の電圧降下で定まる不揃の曲線となるが、導
電性リング１０．１１の直下ではそれに沿う等電位線が
存在する。このため、導電性リング１１１．１１の直下
では空乏層エツジｅの連結線Ｅが必ず整合することにな
り、それ故１、空乏層の横方向拡大の歩調がステップ的
に整う。
とが逆バイアス状態になると、高比抵抗薄膜９平面内に
１位勾配の分布が生じる。その電位分布の等電位線のう
ちソース電極４、導電性リング１０．１．１及びドレイ
ン＋１ング６の間にあるものは、それ自身だけでは高比
抵抗薄膜９の電圧降下で定まる不揃の曲線となるが、導
電性リング１０．１１の直下ではそれに沿う等電位線が
存在する。このため、導電性リング１１１．１１の直下
では空乏層エツジｅの連結線Ｅが必ず整合することにな
り、それ故１、空乏層の横方向拡大の歩調がステップ的
に整う。
即ち、導電性リング１０． １１は空乏層エツジの漢方
向拡大度合の差を途中で解消する機能を有し、降伏状襞
を引き起こすまでその差が大きくならないので、耐圧の
バラツキが抑制される。
向拡大度合の差を途中で解消する機能を有し、降伏状襞
を引き起こすまでその差が大きくならないので、耐圧の
バラツキが抑制される。
なお、高い耐圧をできる限り確保するためには、導電性
リング１０．１１の横方向占有幅を極力微小にすること
が望ましい。
リング１０．１１の横方向占有幅を極力微小にすること
が望ましい。
また、上記実施例における導電性リング１０．１１は高
比抵抗薄ｖ９の下面に形成されているが、これに限らず
、高比抵抗薄膜９の上面に形成しても良いし、その内部
に埋込み形成しても良い。
比抵抗薄ｖ９の下面に形成されているが、これに限らず
、高比抵抗薄膜９の上面に形成しても良いし、その内部
に埋込み形成しても良い。
以上説明したように、本発明に係る電界制御構造を備え
た半導体装置は、電位分布付与の高比抵抗薄膜の膜平面
内で等電位とすべき幾何学線に沿って延在する少なくと
も１つの均圧導体を配したものであるから、次の効果を
奏する。
た半導体装置は、電位分布付与の高比抵抗薄膜の膜平面
内で等電位とすべき幾何学線に沿って延在する少なくと
も１つの均圧導体を配したものであるから、次の効果を
奏する。
即ち、一方の電極側から他方の電極側に横方向拡大する
空乏層エツジの連結線が均圧導体の直下で必ず斉一し、
拡大度合の７竿が拡（途中で少なくとも一度は解消され
るので、同一素子での耐圧が常に安定イヒされ、また素
子ごとの耐圧のバラツキが抑制される。
空乏層エツジの連結線が均圧導体の直下で必ず斉一し、
拡大度合の７竿が拡（途中で少なくとも一度は解消され
るので、同一素子での耐圧が常に安定イヒされ、また素
子ごとの耐圧のバラツキが抑制される。
第１図は、本発明に係る電界制御構造を備えた半導体装
置の一実施例を示す縦断面図である。 第２図（Δ）は同実施例にふける空乏層エツジの連結線
の拡大状態を示す平面図で、第２図（Ｂ）は第２図＜Ａ
）中のｆＪａ−Ｉｌａ線及びｎ ｂ−ｎ ｂ線に沿う断
面図である。 第３図は、従来の電界制御構造を備えた半導体装置の一
例を示す縦断面図である。 第４図（Ａ）は同従来例にもける空乏層エツジの連結線
の拡大状態を示す平面図で、第４図（Ｂ）は第４図（Ａ
）中の■−ＩＶ線に沿う断面図である。 １−− Ｎ”型半導体基板、２Ｎ″型工ピタキシヤル
層、３ Ｐ型ソース領ＦＡ、４ ソース電極、５−Ｐ
’ＦＣＪ域、６ ドレインリング、７ ドレイン電極、
８ フィールド酸化膜、１．０．１１ 導電性リング
、１２ 高比抵抗薄膜、ｅ 空乏層エツジ、（Ａ） 、、／４ソース電極 第１図 第２図 第 図 第 （Ａ） （Ｂ） 図
置の一実施例を示す縦断面図である。 第２図（Δ）は同実施例にふける空乏層エツジの連結線
の拡大状態を示す平面図で、第２図（Ｂ）は第２図＜Ａ
）中のｆＪａ−Ｉｌａ線及びｎ ｂ−ｎ ｂ線に沿う断
面図である。 第３図は、従来の電界制御構造を備えた半導体装置の一
例を示す縦断面図である。 第４図（Ａ）は同従来例にもける空乏層エツジの連結線
の拡大状態を示す平面図で、第４図（Ｂ）は第４図（Ａ
）中の■−ＩＶ線に沿う断面図である。 １−− Ｎ”型半導体基板、２Ｎ″型工ピタキシヤル
層、３ Ｐ型ソース領ＦＡ、４ ソース電極、５−Ｐ
’ＦＣＪ域、６ ドレインリング、７ ドレイン電極、
８ フィールド酸化膜、１．０．１１ 導電性リング
、１２ 高比抵抗薄膜、ｅ 空乏層エツジ、（Ａ） 、、／４ソース電極 第１図 第２図 第 図 第 （Ａ） （Ｂ） 図
Claims (1)
- （１）半導体表面の絶縁膜上に被着され、隔置された第
１の電極と第２の電極とに導通する高比抵抗薄膜と、そ
の膜平面内で所定の幾何学線に沿って延在する少なくと
も１つの均圧導電体とを有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1350689A JPH02194559A (ja) | 1989-01-23 | 1989-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1350689A JPH02194559A (ja) | 1989-01-23 | 1989-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02194559A true JPH02194559A (ja) | 1990-08-01 |
Family
ID=11835025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1350689A Pending JPH02194559A (ja) | 1989-01-23 | 1989-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02194559A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135819A (ja) * | 1999-08-23 | 2001-05-18 | Fuji Electric Co Ltd | 超接合半導体素子 |
| JP2004079988A (ja) * | 2002-06-19 | 2004-03-11 | Toshiba Corp | 半導体装置 |
| JP2005217152A (ja) * | 2004-01-29 | 2005-08-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007324261A (ja) * | 2006-05-31 | 2007-12-13 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-01-23 JP JP1350689A patent/JPH02194559A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001135819A (ja) * | 1999-08-23 | 2001-05-18 | Fuji Electric Co Ltd | 超接合半導体素子 |
| JP2004079988A (ja) * | 2002-06-19 | 2004-03-11 | Toshiba Corp | 半導体装置 |
| JP2005217152A (ja) * | 2004-01-29 | 2005-08-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007324261A (ja) * | 2006-05-31 | 2007-12-13 | Mitsubishi Electric Corp | 半導体装置 |
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