JPH01266758A - 半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高耐圧半導体素子の周辺部分の耐圧構造に関す
る。

〔従来の技術〕

従来、半導体素子例えばパワートランジスタやバ’７−
Ｍ０８ＦＥＴ？、：どのスイッチング素子において、そ
の耐圧構造は種々な形をｂつものが実用ｌこ供さねてい
る。とくに素子のたて方向すなわち半導体のバルクのア
バランシェ現象によって決めることができる耐圧設計は
、その経験式も確文されており、所望の耐圧設計に応じ
たバルクの比抵抗や厚さなどの数値を決定し得るまでに
なっＣいる。したがつてパワートランジスタやパワーＭ
ＯＳＦＥＴなどいずれの素子であってもたて方向（こ関
する耐圧は十分に付与させることが可能である。

しかし、現実の問題として横方向すなわち半導体チ、ブ
の周辺部における耐圧構造についてはまだ不明確な点も
あり、それぞれの場合（こ応して対処している状聾であ
り、半導体素子の個別に当事者各自の経験から耐圧設計
を行なっているのが現状である。

高耐圧半導体素子の耐圧設計に一般的に用いられている
方法は、素子の周辺部へ拡がりて行く空乏層の曲率を緩
和するため高不純濃度半導体層を設置するものであり、
この高不純物濃度半導体層の深さや間隔などにそのノウ
ハウがある。半導体素子の周辺部に設けられる高不純物
濃度領域を通常ガードリングもしくはフィールドリミテ
ィングリングなどと称し、多く使用されている。またこ
れとは異なり、最近では非晶質シリコンなどの高抵抗薄
膜を表面に載置して、半導体素子周辺部分（こおける耐
圧を向上させる方法も用いられている。

第３図はその高耐圧半導体素子の周辺近傍の部分断面図
を示したものであり、主な構成部はＮ−シリコン基板１
．Ｐ＋領域２．フィールド酸化膜３゜高抵抗薄膜４．ソ
ース５．ドレイン６、ドレインリング７である。この素
子はソース５と、ドレイン６と同−位にあるドレインリ
ング７との間に、ごくわずかな電流を高抵抗薄膜４を介
して流すことにより耐圧を高くするものである。この素
子構造ｌこよって高耐圧が得られる利点は、従来のガー
ドリングやフィールドリミティングリングのような高不
純物濃度半導体層を形成することなく、表面のみで耐圧
が向上することにある。

高抵抗薄膜４を設けることによって素子周辺部における
耐圧が同上する理由は次の通りである。

すなわち、ソース５とドレインリング７とを高抵抗の薄
膜４で接続することにより、ソース５とドレインリング
７の間に微小電流が流れ、したがってソース５とドレイ
ンリング７間に均一な電位分布が生ずる１例えばソース
５を接地電位とし、ドレイン６に１０００　Ｖが印加さ
れ、第３図には図示を省略したゲートがオフ状態である
とすると、ドレインリング７もドレイン６と同じ電位を
もつから１０００　Ｖ印加される。この状態で高抵抗の
ｉ’ｌｉ膜４を介してソース５とドレインリング７の間
に微小電流が流れ、リニアに均一な電位分布が生ずる。

このとき素子の周辺部分には高抵抗薄膜４の直下のフィ
ールド酸化膜３を介しＮ−シリコン基板１０）中でドレ
インリング７に向かって空乏層のエツジが拡がっている
。空乏層の等電位面を一点鎖線８で表わす。実際にはソ
ース５と空乏層のエツジとの間に１０００　Ｖの電圧が
印加されている。すなわちフィールド酸化膜３を介して
高抵抗薄膜４とシリコン基板１中に拡がる空乏層エツジ
との間に電位差が生じ、このため空乏層８のシリコン基
板１０）表面では、上方の電位とつり合うように空乏層
８が基板ｌの表面付近で拡がり、Ｐ９Ｊ［２とＮ−基板
１の接合の曲率部分への電界の集中を緩和することによ
り、耐圧を向上させるのである。

このようｌこ高抵抗薄膜４を設けた半導体素子は耐圧を
上げるためにガードリングなどを設計する者７ｆよ＼、
！た血苗バアーｒ）γ了ス１ぽこのｒゞイゼー：７來Ｊ
Ａｊとむけ２昂い秋散層の高不純物濃度半導体層に対し
−Ｃ１拡散深さのばらつきなどを考慮する必要もなくな
ることから、高抵抗薄膜４は非常（こ有用なものである
。

〔発明が解決しようとする問題点〕

しかしながら高抵抗薄１１ｙ４を形成することにも次の
ような解決しなければならない問題がある。

すなわち空乏層８は接合部から横方向に素子周辺に向っ
て拡がって行くが、高抵抗薄膜４の形成自体に起因する
膜質の如何ζこよっては抵抗値にばらつきが生じ、空乏
層８の拡がり方が一様でないことである。高抵抗薄膜４
に抵抗値のばらつきがあると、空乏層８は延びやすい部
分と延びにくい部分とが生じ、そのため素子の耐圧が不
安定となり、実用上の不都合が起きる。

第４図は高抵抗薄膜４を用いた通常の高耐圧素子の空乏
層の拡がり方を説明するために、素子の上方からみた模
式図として示したものであり、第３図と共通部分を同一
符号で表わしである。第４閃ＩＣ狙いＴ：Ｊ−スコカ１
内ＦレイノリＪσ−了祇回円で高舐抗薄＠４の言下を空
乏ｌ−エツジ８ａが拡がって行くが、その拡がり方は第
４図に示したようにある部分でははやく拡がり、ある部
分ではおそく均一な拡がり方をしない。これは耐圧のば
らつきと不安定の原因となる。

本発明は上述の点Ｉこ鑑みてなされたものであり、その
目的は高抵抗薄膜を備えて周辺部の耐圧を高める半導体
素子に生ずる耐圧のばらつきをなくし、一定の高耐圧を
安定に保持することができる半導体素子を提供すること
にある。

〔問題点を解決するための手段〕

本発明はソースとドレインリングの間で酸化膜上に導電
性の良好なリングを同心状に所定の相互間隔をもって複
数個介在させて高抵抗薄膜を形成したものである。

〔作用〕

本発明の半導体素子は高抵抗薄膜（こよって周辺部の耐
圧を高めるものであるが、上記のように導電性リングを
介在させであるために、接合部からシリコン基板内に拡
がる空乏層のエツジは、導電性リング直下に達したとき
ソースと同電位となって空乏層が延び、同様のことがほ
かの導電性リングについても起こるので、空乏層の拡が
り方が均一になる。したがりて高抵抗薄膜の抵抗値にあ
る程度のばらつきがあっても素子の耐圧は安定なものと
なる。

〔実施例〕

以下本発明を実施例に基づき説明する。

第１図は本発明の半導体素子の周辺近傍の部分断面図を
示し、第３図に対応するものであって、第３図と共通部
分を同一符号で表わしである。第１図が第３図と異なる
所は、第１図ではフィールド酸化膜３上ｌこ例えばアル
ミのような導電性の良好な金属をリング状に形成した１
０．１１（以下導電性リングとする）を介在させるよう
ｌこして高抵抗薄膜４を形成したことにある。第１図で
は導電性リング１０　、１１を形成しであるために、Ｐ
Ｎ接合部からドレインリング７へ拡がって行く空乏層９
が拡がりはじめると、導電性リング１０の直下まで空乏
層９のエツジが延びたり延びなかったりしていたものが
、導電性リング１０の直下では、ソース５と同電位とな
るために、ここで空乏層９のエツジは滑らかに延びるよ
うになる。同様ｌこ導電性リング１１の直下まで延びた
空乏層９のエツジもそのまま拡がって行き、全体として
一様な空乏層９の拡がりが得られるのである。そのため
に高抵抗薄膜４を形成するとき得られる膜質によって抵
抗値Ｅこある程度のばらつきが生じても、素子の耐圧の
ばらつきとなりで現われることがない。また木実側例で
は第１図のごとく導電性リングを１０　、１１の二つと
して説明したが、これは半導体素子の耐圧の大きさによ
って数量を決めればよいし、複数個の４電性リングを形
成するにはフォトマスクを訂ＴＥするだけでよく、新た
な工程を追加する必要もない。

第２図は本発明の半導体素子の導電性リング１０゜１１
の平面形状を説明するために素子上方から見た模式図と
して示したものであり、第４図に対応する。第２図のよ
うに導電性リング１０　、１１は同心状に配置され、こ
れらはその数が増しても所定の間隔をもって同様に形成
される。点線９ａは空乏層エツジを表わしているが第４
図のようにぎざぎざになることはない。

以上のごとく必要な数の導電性リングを配設した本発明
の半導体素子は、横方向耐圧の安定性を効果的に確保す
ることができるものである。

〔発明の効果〕

半導体素子に高い耐圧をもたせるために空乏層の曲率を
緩和する手段として、素子周辺部に高抵抗薄膜を形成す
るのが有効であるが、ただこの高抵抗薄膜の膜質が均一
でなく抵抗値にばらつきがあるときは、空乏層が十分拡
がらない部分も生じ。

これに伴なって素子の耐圧も安定性に欠けるものとなる
。これに対して本発明の半導体素子は実施例で述べたご
とく、高抵抗薄膜に導電性リングを必要な数だけ介在さ
せて、空乏層のエツジが各導電性リングの直下ではいず
れも表面まで周辺部に同けて弧びて行くようにし、全体
の空乏層の拡がり方を一様に拡がるようにしたため、高
抵抗薄膜を設けることの効果が一層助長され、素子周辺
部の横方向耐圧の安定性を十分ｌこ確保することができ
る。

【図面の簡単な説明】

第１図は本発明の半導体素子の周辺部近傍の部分子ｆｒ
面図、第２図は同じくと方からみた模式的平面図、第３
図は従来素子の周辺部近傍の部分断面図、第４図は同じ
く上からみた模式的平面図である。 １・・・へ一基板、２・・・Ｐ１領域、３・・・フィー
ルド酸化膜、４・・・高抵抗薄膜、５・・・ソース、６
・・・ドレイン、７・・・ドレインリング、８．９・・
・空乏層、３ａ　６９２・・・空乏層エツジ、１０　、
１１・・・導電性リング。 ４Ｃ １０、，１１。 第３図

Claims (1)

【特許請求の範囲】
1. １）一導電型半導体基板に逆導電型領域を有し、前記基
   板表面の酸化膜を介してこの酸化膜上で前記基板表面の
   ソース、ドレインリング間に接続される高抵抗薄膜によ
   って電圧を印加する半導体素子であって、前記酸化膜上
   に同心状の所定の相互間隔をもつ複数個の導電性リング
   を介在させて前記高抵抗薄膜を形成したことを特徴とす
   る半導体素子。