JPH11330456A - 半導体装置 - Google Patents
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- JPH11330456A JPH11330456A JP10124897A JP12489798A JPH11330456A JP H11330456 A JPH11330456 A JP H11330456A JP 10124897 A JP10124897 A JP 10124897A JP 12489798 A JP12489798 A JP 12489798A JP H11330456 A JPH11330456 A JP H11330456A
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】小面積で、安定した耐圧特性が得られる耐圧構
造とする。 【解決手段】ｐ基板１上の表面層にｎウエル領域２を選
択的に形成し、ｎウエル領域２の表面層にｐウエル領域
３と、ｐウエル領域３と離してｎドレイン領域４を形成
し、ｐウエル領域３とｎドレイン領域４に接するよう
に、ｎウエル領域２の表面層に低濃度のｐオフセット領
域５を形成し、ｐオフセット領域５上に第１層間絶縁膜
１４を形成し、第１層間絶縁膜１４上に導電性薄膜であ
るポリシリコン膜１１を多数離して形成し、その上にコ
ンタクトホール１６を有する第２層間絶縁膜１５を形成
しこのコンタクトホール１６を金属で充填し、金属電極
１３を形成し、この上に半絶縁膜１２を形成し、各ポリ
シリコン膜１１と半絶縁膜１２が金属電極１３を介して
接続する。
造とする。 【解決手段】ｐ基板１上の表面層にｎウエル領域２を選
択的に形成し、ｎウエル領域２の表面層にｐウエル領域
３と、ｐウエル領域３と離してｎドレイン領域４を形成
し、ｐウエル領域３とｎドレイン領域４に接するよう
に、ｎウエル領域２の表面層に低濃度のｐオフセット領
域５を形成し、ｐオフセット領域５上に第１層間絶縁膜
１４を形成し、第１層間絶縁膜１４上に導電性薄膜であ
るポリシリコン膜１１を多数離して形成し、その上にコ
ンタクトホール１６を有する第２層間絶縁膜１５を形成
しこのコンタクトホール１６を金属で充填し、金属電極
１３を形成し、この上に半絶縁膜１２を形成し、各ポリ
シリコン膜１１と半絶縁膜１２が金属電極１３を介して
接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、電力変換装置に
用いられるパワーデバイスおよびその制御駆動用に用い
られる高耐圧ＩＣなどの半導体装置に関する。
用いられるパワーデバイスおよびその制御駆動用に用い
られる高耐圧ＩＣなどの半導体装置に関する。
【０００２】
【従来の技術】絶縁ゲート型バイポーラトランジスタ
（以下、ＩＧＢＴと称す）や絶縁ゲート型電界効果トラ
ンジスタ（以下、ＭＯＳＦＥＴと称す）などのパワーデ
バイスは、モータ制御用のインバータやコンバータなど
多くの分野で広く利用されており、最近では電源の高電
位側に位置するハイサイドのＩＧＢＴやＭＯＳＦＥＴな
どをグランド（ＧＮＤ）電位に対して直接駆動する高耐
圧ＩＣ（以下、パワーＩＣと称す）が登場している。
（以下、ＩＧＢＴと称す）や絶縁ゲート型電界効果トラ
ンジスタ（以下、ＭＯＳＦＥＴと称す）などのパワーデ
バイスは、モータ制御用のインバータやコンバータなど
多くの分野で広く利用されており、最近では電源の高電
位側に位置するハイサイドのＩＧＢＴやＭＯＳＦＥＴな
どをグランド（ＧＮＤ）電位に対して直接駆動する高耐
圧ＩＣ（以下、パワーＩＣと称す）が登場している。
【０００３】これらパワーデバイスにとって必要な素子
耐圧は一般にＡＣ２００Ｖ系、２２０Ｖ系の商用電源に
対しては素子耐圧として６００Ｖ、またＡＣ４００Ｖ
系、ＡＣ４４０Ｖ系の電源に対しては素子耐圧として１
２００Ｖが必要であり、負荷に電力を供給するＩＧＢＴ
やＭＯＳＦＥＴと同様に、パワーＩＣにもこれらの素子
耐圧が求められる。そのため、パワーデバイスはこの素
子耐圧を保証するための耐圧構造を有している。
耐圧は一般にＡＣ２００Ｖ系、２２０Ｖ系の商用電源に
対しては素子耐圧として６００Ｖ、またＡＣ４００Ｖ
系、ＡＣ４４０Ｖ系の電源に対しては素子耐圧として１
２００Ｖが必要であり、負荷に電力を供給するＩＧＢＴ
やＭＯＳＦＥＴと同様に、パワーＩＣにもこれらの素子
耐圧が求められる。そのため、パワーデバイスはこの素
子耐圧を保証するための耐圧構造を有している。
【０００４】ＩＧＢＴやＭＯＳＦＥＴなどのパワーデバ
イスは、基板表面に対して垂直方向に流れるため、縦型
デバイスと呼ばれ、パワーＩＣなど基板表面上にソー
ス、ドレインあるいはエミッタ、コレクタが形成され、
電流が基板面に対して水平方向に流れるものは横型デバ
イスと呼ばれている。縦型デバイスの耐圧構造は、一般
に素子の外周部に位置し、活性領域を取り囲むように設
けられる。一般に、プレーナ接合の場合、電圧が印加さ
れた場合に、活性領域の最外周に位置するｐｎ接合から
広がる空乏層が、表面の界面電荷などの影響により広が
り難く、プレーナ接合の曲率部分の電界が大きくなる。
そこで、電圧印加時に活性領域の最外周ｐｎ接合から基
板表面に広がる空乏層を、基板の外周方向に効果的に広
げて、曲率部分の電界を緩和する耐圧構造が用いられ
る。
イスは、基板表面に対して垂直方向に流れるため、縦型
デバイスと呼ばれ、パワーＩＣなど基板表面上にソー
ス、ドレインあるいはエミッタ、コレクタが形成され、
電流が基板面に対して水平方向に流れるものは横型デバ
イスと呼ばれている。縦型デバイスの耐圧構造は、一般
に素子の外周部に位置し、活性領域を取り囲むように設
けられる。一般に、プレーナ接合の場合、電圧が印加さ
れた場合に、活性領域の最外周に位置するｐｎ接合から
広がる空乏層が、表面の界面電荷などの影響により広が
り難く、プレーナ接合の曲率部分の電界が大きくなる。
そこで、電圧印加時に活性領域の最外周ｐｎ接合から基
板表面に広がる空乏層を、基板の外周方向に効果的に広
げて、曲率部分の電界を緩和する耐圧構造が用いられ
る。
【０００５】最も一般的なものに、ガードリング構造と
フィールドプレート構造とがあり、つぎにその具体例を
示す。図８は代表的なガードリング構造の縦型デバイス
の要部断面図である。 複数本のｐガードリング領域８
５をｐアノード領域８２から外周部に向けて、ｐアノー
ド領域８２を取り囲むように環状に設ける。ｐアノード
領域８２に対してｎ基板８１に高電位が与えられるとｐ
アノード領域８２とｎ基板８１のｐｎ接合から空乏層が
広がり、電位をさらに上げることで、この空乏層９４が
さらにその外周のｐガードリング領域８５に到達し、さ
らに外側のｐガードリング領域８６に電位が与えられ
る。図示した空乏層９４は広がった状態を示している。
フィールドプレート構造とがあり、つぎにその具体例を
示す。図８は代表的なガードリング構造の縦型デバイス
の要部断面図である。 複数本のｐガードリング領域８
５をｐアノード領域８２から外周部に向けて、ｐアノー
ド領域８２を取り囲むように環状に設ける。ｐアノード
領域８２に対してｎ基板８１に高電位が与えられるとｐ
アノード領域８２とｎ基板８１のｐｎ接合から空乏層が
広がり、電位をさらに上げることで、この空乏層９４が
さらにその外周のｐガードリング領域８５に到達し、さ
らに外側のｐガードリング領域８６に電位が与えられ
る。図示した空乏層９４は広がった状態を示している。
【０００６】このｐガードリング領域８５がｎ基板８１
に対して逆バイアスされるために、電圧をさらに上げる
と空乏層が横方向に広がり、結果として、ｐアノード領
域８２とｎ基板８１のｐｎ接合の曲率部分における電界
が緩和される。それはｐガードリング領域８５の幅がド
ーパント（拡散不純物原子）の拡散長を考慮すると最低
でも数μｍ以上あり、高耐圧化のためには、数多くのｐ
ガードリング領域８５を形成する必要があり、一般的に
面積的には不利である。
に対して逆バイアスされるために、電圧をさらに上げる
と空乏層が横方向に広がり、結果として、ｐアノード領
域８２とｎ基板８１のｐｎ接合の曲率部分における電界
が緩和される。それはｐガードリング領域８５の幅がド
ーパント（拡散不純物原子）の拡散長を考慮すると最低
でも数μｍ以上あり、高耐圧化のためには、数多くのｐ
ガードリング領域８５を形成する必要があり、一般的に
面積的には不利である。
【０００７】尚、８３は空乏層９４の伸びを止めるスト
ッパーの働きをするｎ領域、８４は金属電極９１とオー
ミックコンタクトをさせるためのｎ+ 領域、８６はｐア
ノード領域８２やｎ領域８３とｎ基板８１のｐｎ接合の
曲率部分での電界を緩和させるためのポリシリコン膜、
８７は層間絶縁膜、８８は抵抗性フィールドプレートの
働きをする半絶縁膜、８９はアノード電極、９０はカソ
ード電極、９１は金属電極、９２はアノード端子、９３
はカソード端子である。また、アノード電極８９はｐア
ノード領域８２とアノード側のポリシリコン膜８６に接
続し、金属電極９１はｎ+ 領域８４とｎ+ 領域側のポリ
シリコン膜８６に接続する。
ッパーの働きをするｎ領域、８４は金属電極９１とオー
ミックコンタクトをさせるためのｎ+ 領域、８６はｐア
ノード領域８２やｎ領域８３とｎ基板８１のｐｎ接合の
曲率部分での電界を緩和させるためのポリシリコン膜、
８７は層間絶縁膜、８８は抵抗性フィールドプレートの
働きをする半絶縁膜、８９はアノード電極、９０はカソ
ード電極、９１は金属電極、９２はアノード端子、９３
はカソード端子である。また、アノード電極８９はｐア
ノード領域８２とアノード側のポリシリコン膜８６に接
続し、金属電極９１はｎ+ 領域８４とｎ+ 領域側のポリ
シリコン膜８６に接続する。
【０００８】図９は代表的なフィールドプレート構造の
縦型デバイスの要部断面図である。この縦型デバイスは
図８のｐガードリング８５を削除した構造である。ま
た、図８と同一部分には図８と同一符号を付した。フィ
ールドプレート構造では層間絶縁膜８７の上に半絶縁膜
８８を設け、高電位側から低電位側に（金属電極９１か
ら金属電極８９に）漏れ電流程度の電流を半絶縁膜８８
に流すことで、半絶縁膜８８に電界一定の電位勾配を形
成する。この半絶縁膜８８とｎ基板８１で形成されるコ
ンデンサの容量（静電容量のこと）で決まる電位勾配が
ｎ基板８１の表面層に形成される。この電位勾配をつけ
ることで、ｎ基板８１の空乏層９４を広げて、曲率部分
で電界を緩和させる。尚、通常のコンデンサでは、コン
デンサの電極内の電位は同電位であるが、ここでは半絶
縁膜８８の電極であるため、電極内で電位勾配をもって
いる。
縦型デバイスの要部断面図である。この縦型デバイスは
図８のｐガードリング８５を削除した構造である。ま
た、図８と同一部分には図８と同一符号を付した。フィ
ールドプレート構造では層間絶縁膜８７の上に半絶縁膜
８８を設け、高電位側から低電位側に（金属電極９１か
ら金属電極８９に）漏れ電流程度の電流を半絶縁膜８８
に流すことで、半絶縁膜８８に電界一定の電位勾配を形
成する。この半絶縁膜８８とｎ基板８１で形成されるコ
ンデンサの容量（静電容量のこと）で決まる電位勾配が
ｎ基板８１の表面層に形成される。この電位勾配をつけ
ることで、ｎ基板８１の空乏層９４を広げて、曲率部分
で電界を緩和させる。尚、通常のコンデンサでは、コン
デンサの電極内の電位は同電位であるが、ここでは半絶
縁膜８８の電極であるため、電極内で電位勾配をもって
いる。
【０００９】この方法によると、半絶縁膜８８における
電界は一定であるため、等電位線が等間隔に半絶縁膜８
８に形成され、電界緩和の方法としては非常に効果的で
あり、面積も前記のガードリング構造に比べると小さく
て済むという利点がある。しかし、半絶縁膜８８として
しばしば用いられる抵抗性窒化膜やＳＩＰＯＳ（Ｓｅｍ
ｉ Ｉｎｓｕｌａｔｉｎｇ Ｐｏｌｙｃｒｙｓｔａｌｌ
ｉｎｅ Ｓｉｌｉｃｏｎ）膜は、膜の組成によって、抵
抗値が大きくばらつきくとがある。
電界は一定であるため、等電位線が等間隔に半絶縁膜８
８に形成され、電界緩和の方法としては非常に効果的で
あり、面積も前記のガードリング構造に比べると小さく
て済むという利点がある。しかし、半絶縁膜８８として
しばしば用いられる抵抗性窒化膜やＳＩＰＯＳ（Ｓｅｍ
ｉ Ｉｎｓｕｌａｔｉｎｇ Ｐｏｌｙｃｒｙｓｔａｌｌ
ｉｎｅ Ｓｉｌｉｃｏｎ）膜は、膜の組成によって、抵
抗値が大きくばらつきくとがある。
【００１０】また、一般に、これら半絶縁膜８８の抵抗
値の温度係数は負であるため、温度が低下すると抵抗値
が増加し、漏れ電流が減少する。そのため、低温になる
と、ｎ基板８１の表面と半絶縁膜８８で形成される容量
に見合った電荷が半絶縁膜８８に供給されなくなる。そ
うすると、ｎ基板８１の表面に理想的な電位勾配が形成
されなくなり、室温に比べて、低温では著しく耐圧が劣
化することがある。一方、低温で十分な漏れ電流を確保
すようとすれば、高温において漏れ電流が増加し、損失
が増大する。
値の温度係数は負であるため、温度が低下すると抵抗値
が増加し、漏れ電流が減少する。そのため、低温になる
と、ｎ基板８１の表面と半絶縁膜８８で形成される容量
に見合った電荷が半絶縁膜８８に供給されなくなる。そ
うすると、ｎ基板８１の表面に理想的な電位勾配が形成
されなくなり、室温に比べて、低温では著しく耐圧が劣
化することがある。一方、低温で十分な漏れ電流を確保
すようとすれば、高温において漏れ電流が増加し、損失
が増大する。
【００１１】つぎに、横型デバイスの場合、一つの半導
体チップには低電圧が印加される横型デバイスによって
構成される回路部分と、高電圧が印加される横型デバイ
スの回路部分とが混在するために、半導体チップの外周
部に耐圧構造部を設ける縦型デバイスとは異なり、半導
体チップの一部分に耐圧構造部１００を設けるのが一般
的である。
体チップには低電圧が印加される横型デバイスによって
構成される回路部分と、高電圧が印加される横型デバイ
スの回路部分とが混在するために、半導体チップの外周
部に耐圧構造部を設ける縦型デバイスとは異なり、半導
体チップの一部分に耐圧構造部１００を設けるのが一般
的である。
【００１２】図１０は耐圧構造がダブルＲＥＳＵＲＦ構
造の横型デバイスで、同図（ａ）は要部断面図、同図
（ｂ）は電位分布図、同図（ｃ）は電界分布図である。
このダブルＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａ
ｃｅ ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ）構造は横型デバ
イスの代表的な耐圧構造である。ダブルとなっているの
はｐオフセット領域１０５とｎウエル領域１０２のｐｎ
接合とｎウエル領域１０２とｐ基板１０１のｐｎ接合の
２つのｐｎ接合から空乏層を広げて、電界を緩和するた
めである。
造の横型デバイスで、同図（ａ）は要部断面図、同図
（ｂ）は電位分布図、同図（ｃ）は電界分布図である。
このダブルＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａ
ｃｅ ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ）構造は横型デバ
イスの代表的な耐圧構造である。ダブルとなっているの
はｐオフセット領域１０５とｎウエル領域１０２のｐｎ
接合とｎウエル領域１０２とｐ基板１０１のｐｎ接合の
２つのｐｎ接合から空乏層を広げて、電界を緩和するた
めである。
【００１３】図１０（ａ）は、ｎチャネルＭＯＳＦＥＴ
と、ＲＥＳＵＲＦ構造の耐圧構造部１００を組み合わせ
た構造である。そのＲＥＳＵＲＦ構造は、ｐ基板の場
合、ｐ基板１０１の表面層に形成するｎウエル領域１０
２と、その表面層に形成した低濃度のｐオフセット領域
１０５で構成される。このｐオフセット領域１０５は、
ｎウエル領域２の表面層に形成されたｐウエル領域１０
３とｎドレイン領域１０４に接するように形成される。
ｐウエル領域１０３の表面層にｎソース領域１０６を形
成し、ｎソース領域１０６とｎウエル領域１０２に挟ま
れたｐウエル領域１０３上にゲート絶縁膜１２１を介し
てゲート電極１２２を形成する。
と、ＲＥＳＵＲＦ構造の耐圧構造部１００を組み合わせ
た構造である。そのＲＥＳＵＲＦ構造は、ｐ基板の場
合、ｐ基板１０１の表面層に形成するｎウエル領域１０
２と、その表面層に形成した低濃度のｐオフセット領域
１０５で構成される。このｐオフセット領域１０５は、
ｎウエル領域２の表面層に形成されたｐウエル領域１０
３とｎドレイン領域１０４に接するように形成される。
ｐウエル領域１０３の表面層にｎソース領域１０６を形
成し、ｎソース領域１０６とｎウエル領域１０２に挟ま
れたｐウエル領域１０３上にゲート絶縁膜１２１を介し
てゲート電極１２２を形成する。
【００１４】ｐオフセット領域１０５上に層間絶縁膜１
１５を介してソース側とドレイン側にポリシリコン膜１
１１が形成される。ｎソース領域１０６上とソース側の
ポリシリコン膜１１１上にソース電極１２３を形成し、
ｎドレイン領域１０４上にオーミックコンタクトのため
のｎ+ 領域１０７を形成し、ｎ+ 領域１０７上とドレイ
ン側のポリシリコン膜１１１上にドレイン電極１２４を
形成する。ソース電極１２３上、層間絶縁膜上１１５上
およびドレイン電極１２４上に抵抗性フィールドプレー
トの働きをさせる半絶縁膜１１２を形成する。ソース電
極１２３とドレイン電極１２４はソース端子１２５とド
レイン端子に接続する。尚、ｐオフセット領域１０５を
形成しない構造の場合もあり、また、パッシベーション
膜に通常の絶縁膜を使用する場合もある。
１５を介してソース側とドレイン側にポリシリコン膜１
１１が形成される。ｎソース領域１０６上とソース側の
ポリシリコン膜１１１上にソース電極１２３を形成し、
ｎドレイン領域１０４上にオーミックコンタクトのため
のｎ+ 領域１０７を形成し、ｎ+ 領域１０７上とドレイ
ン側のポリシリコン膜１１１上にドレイン電極１２４を
形成する。ソース電極１２３上、層間絶縁膜上１１５上
およびドレイン電極１２４上に抵抗性フィールドプレー
トの働きをさせる半絶縁膜１１２を形成する。ソース電
極１２３とドレイン電極１２４はソース端子１２５とド
レイン端子に接続する。尚、ｐオフセット領域１０５を
形成しない構造の場合もあり、また、パッシベーション
膜に通常の絶縁膜を使用する場合もある。
【００１５】つぎに、動作を説明する。ｎソース領域１
０６を低電位にし、ｎドレイン領域１０４を高電位にな
るようにソース端子１２５とドレイン端子１２６の間に
電圧を印加すると、ｐ基板１０１とｎウエル領域１０２
のｐｎ接合と、ｎウエル領域１０２とｐオフセット領域
１０５のｐｎ接合から空乏層が広がり始め、電圧を上昇
させると、ｎドレイン領域１０４とｐウエル領域１０３
に挟まれたｎウエル領域１０２とｐオフセット領域１０
５は完全に空乏化してしまう。
０６を低電位にし、ｎドレイン領域１０４を高電位にな
るようにソース端子１２５とドレイン端子１２６の間に
電圧を印加すると、ｐ基板１０１とｎウエル領域１０２
のｐｎ接合と、ｎウエル領域１０２とｐオフセット領域
１０５のｐｎ接合から空乏層が広がり始め、電圧を上昇
させると、ｎドレイン領域１０４とｐウエル領域１０３
に挟まれたｎウエル領域１０２とｐオフセット領域１０
５は完全に空乏化してしまう。
【００１６】これに対応する電位は図１０（ｂ）に示め
すように、ｐウエル領域１０３からｎドレイン領域１０
４に向かって逆Ｓ字を描いて上昇し、電位の場所に対す
る変化率（ｄＶ／ｄＸ）、即ち、電界は、ｐオフセット
領域１０５の中央部で最低となり、ｐウエル領域１０３
およびｎドレイン領域１０４とｐオフセット領域１０５
が接する付近（Ｘ1 近傍およびＸ2 近傍）で最大にな
る。それに対応したｐオフセット領域１０５の表面層で
見られる電界分布は図１０（ｃ）に示すように、ソース
側とドレイン側の２か所に電界のピーク（Ｅ1 およびＥ
2 ）が存在し、どちらか電界が大きい方で降伏し、その
部分で耐圧が決まる。
すように、ｐウエル領域１０３からｎドレイン領域１０
４に向かって逆Ｓ字を描いて上昇し、電位の場所に対す
る変化率（ｄＶ／ｄＸ）、即ち、電界は、ｐオフセット
領域１０５の中央部で最低となり、ｐウエル領域１０３
およびｎドレイン領域１０４とｐオフセット領域１０５
が接する付近（Ｘ1 近傍およびＸ2 近傍）で最大にな
る。それに対応したｐオフセット領域１０５の表面層で
見られる電界分布は図１０（ｃ）に示すように、ソース
側とドレイン側の２か所に電界のピーク（Ｅ1 およびＥ
2 ）が存在し、どちらか電界が大きい方で降伏し、その
部分で耐圧が決まる。
【００１７】この構造は低温になると前記したフィール
ドプレート構造と同様に半絶縁膜１１２の抵抗が高くな
り、フィールドプレートの働きがなくなるので、ｐオフ
セット領域１０５と層間絶縁膜１１４との界面電荷の影
響を受けやすく、安定した耐圧特性を得にくい。図１１
はダブルＲＥＳＵＲＦと容量性フィールドプレート併用
の耐圧構造を有する横型デバイスの要部断面図である。
この耐圧構造部２００は、前記と同様の半絶縁膜６２の
抵抗性フィールドプレートと、ポリシリコン膜６１と金
属電極６３を用いた容量性のフィールドプレートで構成
される。このポリシリコン膜６１と金属電極６３は図示
しない活性領域を環状に囲んでいる。
ドプレート構造と同様に半絶縁膜１１２の抵抗が高くな
り、フィールドプレートの働きがなくなるので、ｐオフ
セット領域１０５と層間絶縁膜１１４との界面電荷の影
響を受けやすく、安定した耐圧特性を得にくい。図１１
はダブルＲＥＳＵＲＦと容量性フィールドプレート併用
の耐圧構造を有する横型デバイスの要部断面図である。
この耐圧構造部２００は、前記と同様の半絶縁膜６２の
抵抗性フィールドプレートと、ポリシリコン膜６１と金
属電極６３を用いた容量性のフィールドプレートで構成
される。このポリシリコン膜６１と金属電極６３は図示
しない活性領域を環状に囲んでいる。
【００１８】ポリシリコン膜６１と金属電極６３の間、
あるいは隣り合うポリシリコン膜６１の間に形成される
円内Ｇに示したコンデンサが形成される。前記の容量性
フィールドプレートは、この多数のコンデンサが高電位
側から低電位側に直列に接続される構造となっている。
この容量性フィールドプレートと前記の抵抗性フィール
ドプレートを組み合わせているため、素子間の耐圧特性
のばらつきは少なく良好である。
あるいは隣り合うポリシリコン膜６１の間に形成される
円内Ｇに示したコンデンサが形成される。前記の容量性
フィールドプレートは、この多数のコンデンサが高電位
側から低電位側に直列に接続される構造となっている。
この容量性フィールドプレートと前記の抵抗性フィール
ドプレートを組み合わせているため、素子間の耐圧特性
のばらつきは少なく良好である。
【００１９】しかし、前記の容量性フィールプレートを
構成するポリシリコン膜６１はフローティングであるた
め、一度、電荷がトラップされると取り除くことが難し
いために、安定した耐圧特性を得にくい。
構成するポリシリコン膜６１はフローティングであるた
め、一度、電荷がトラップされると取り除くことが難し
いために、安定した耐圧特性を得にくい。
【００２０】
【発明が解決しようとする課題】前記したように、耐圧
構造をガードリング構造で構成した場合、耐圧特性は安
定するが耐圧構造部分が占める占有面積が大きくなると
いう問題がある。抵抗性フィールドプレート構造により
構成した場合、小面積で効果的に高耐圧を得ることがで
きるが、耐圧特性ばらつきと、低温での耐圧特性の安定
性に問題がある。抵抗性フィールドプレートと容量性フ
ィールドプレートで構成した場合、ガードリング構造と
比べると小面積で構成できるが、容量性フィールドプレ
ートを構成するポリシリコン膜がチャージアップして、
耐圧特性が悪化し、また耐圧特性の安定性の面で問題が
ある。
構造をガードリング構造で構成した場合、耐圧特性は安
定するが耐圧構造部分が占める占有面積が大きくなると
いう問題がある。抵抗性フィールドプレート構造により
構成した場合、小面積で効果的に高耐圧を得ることがで
きるが、耐圧特性ばらつきと、低温での耐圧特性の安定
性に問題がある。抵抗性フィールドプレートと容量性フ
ィールドプレートで構成した場合、ガードリング構造と
比べると小面積で構成できるが、容量性フィールドプレ
ートを構成するポリシリコン膜がチャージアップして、
耐圧特性が悪化し、また耐圧特性の安定性の面で問題が
ある。
【００２１】この発明の目的は、前記の問題を解決し
て、より小さい面積で、安定した耐圧特性が得られる耐
圧構造を有する半導体装置を提供することにある。
て、より小さい面積で、安定した耐圧特性が得られる耐
圧構造を有する半導体装置を提供することにある。
【００２２】
【課題を解決するための手段】前記の目的を達成するた
めに、耐圧構造にオフセット領域を有する半導体装置に
おいて、第一導電形の第一領域と、第一領域の第一主面
の表面層に選択的に形成される第二導電形の第二領域
と、第一領域の第一主面の表面層に第二領域と離して選
択的に形成される第一導電形の第三領域と、第一領域の
第一主面の表面層に第二領域と第三領域の間に形成され
る第二導電形のオフセット領域と、該オフセット領域上
に絶縁膜を介して選択的に形成される導電性薄膜と、該
導電性薄膜上に選択的に形成される半絶縁膜とを備える
構成とする。
めに、耐圧構造にオフセット領域を有する半導体装置に
おいて、第一導電形の第一領域と、第一領域の第一主面
の表面層に選択的に形成される第二導電形の第二領域
と、第一領域の第一主面の表面層に第二領域と離して選
択的に形成される第一導電形の第三領域と、第一領域の
第一主面の表面層に第二領域と第三領域の間に形成され
る第二導電形のオフセット領域と、該オフセット領域上
に絶縁膜を介して選択的に形成される導電性薄膜と、該
導電性薄膜上に選択的に形成される半絶縁膜とを備える
構成とする。
【００２３】前記導電性薄膜と前記半絶縁膜との間に層
間絶縁膜が形成されるとよい。前記導電性薄膜と前記半
絶縁膜との間に層間絶縁膜が形成され、該層間絶縁膜を
貫通し、前記導電性薄膜と前記半絶縁膜を接続する金属
電極が選択的に形成されると効果的である。前記導電性
薄膜が複数個形成され、独立して該各導電性薄膜と接続
する金属電極が形成されると好ましい。
間絶縁膜が形成されるとよい。前記導電性薄膜と前記半
絶縁膜との間に層間絶縁膜が形成され、該層間絶縁膜を
貫通し、前記導電性薄膜と前記半絶縁膜を接続する金属
電極が選択的に形成されると効果的である。前記導電性
薄膜が複数個形成され、独立して該各導電性薄膜と接続
する金属電極が形成されると好ましい。
【００２４】
【発明の実施の形態】図１はこの発明の第１実施例の横
型デバイスの要部断面図である。ｐ基板１上の表面層に
ｎウエル領域２を選択的に形成し、ｎウエル領域２の表
面層にｐウエル領域３と、ｐウエル領域３と離してｎド
レイン領域４を形成する。ｐウエル領域３の表面層にｎ
ソース領域６を形成する。
型デバイスの要部断面図である。ｐ基板１上の表面層に
ｎウエル領域２を選択的に形成し、ｎウエル領域２の表
面層にｐウエル領域３と、ｐウエル領域３と離してｎド
レイン領域４を形成する。ｐウエル領域３の表面層にｎ
ソース領域６を形成する。
【００２５】ｐウエル領域３とｎドレイン領域４に接す
るように、ｎウエル領域２の表面層に低濃度のｐオフセ
ット領域５を形成する。ｎソース領域６とｎウエル領域
２に挟まれたｐウエル領域３上にゲート絶縁膜２１を介
してゲート電極２２を形成する。ｐオフセット領域５上
に第１層間絶縁膜１４を形成し、第１層間絶縁膜１４上
に導電性薄膜であるポリシリコン膜１１を多数離して形
成し、その上にコンタクトホール１６を有する第２層間
絶縁膜１５を形成する。
るように、ｎウエル領域２の表面層に低濃度のｐオフセ
ット領域５を形成する。ｎソース領域６とｎウエル領域
２に挟まれたｐウエル領域３上にゲート絶縁膜２１を介
してゲート電極２２を形成する。ｐオフセット領域５上
に第１層間絶縁膜１４を形成し、第１層間絶縁膜１４上
に導電性薄膜であるポリシリコン膜１１を多数離して形
成し、その上にコンタクトホール１６を有する第２層間
絶縁膜１５を形成する。
【００２６】このコンタクトホール１６を金属で充填
し、金属電極１３を形成する。この上に半絶縁膜１２を
形成し、各ポリシリコン膜１１と半絶縁膜１２が金属電
極１３を介して接続する。またｎソース領域６はソース
電極２３と接続し、ｎドレイン領域４はオーミックコン
タクトをさせるためのｎ+ 領域７を介してドレイン電極
２４と接続する。ソース電極２３とソース端子を接続
し、ドレイン電極２４とドレイン端子２６を接続する。
し、金属電極１３を形成する。この上に半絶縁膜１２を
形成し、各ポリシリコン膜１１と半絶縁膜１２が金属電
極１３を介して接続する。またｎソース領域６はソース
電極２３と接続し、ｎドレイン領域４はオーミックコン
タクトをさせるためのｎ+ 領域７を介してドレイン電極
２４と接続する。ソース電極２３とソース端子を接続
し、ドレイン電極２４とドレイン端子２６を接続する。
【００２７】この半絶縁膜１２は抵抗性フィールドプレ
ートの働きをし、前記の多数のポリシリコン膜１１が容
量性フィールドプレートの働きをする。また、半絶縁膜
１２としては抵抗性窒化膜などが最適である。前記のｐ
基板１の比抵抗は１００Ω・ｃｍ〜２００Ω・ｃｍ程度
であり、ｎウエル領域２の不純物濃度はドーズ量で表し
て５×１０12ｃｍ-2〜１×１０13ｃｍ -2程度で厚みは数
μｍ〜１０μｍ程度であり、ｐオフセット領域５の不純
物濃度はドーズ量で表して１０13ｃｍ-2のオーダーで、
厚みは１μｍ程度である。また、前記のポリシリコン膜
１１の不純物濃度はドーズ量で表して１０15ｃｍ-2のオ
ーダーで、厚みは数１０００Å程度、幅は数μｍから１
０μｍ程度である。
ートの働きをし、前記の多数のポリシリコン膜１１が容
量性フィールドプレートの働きをする。また、半絶縁膜
１２としては抵抗性窒化膜などが最適である。前記のｐ
基板１の比抵抗は１００Ω・ｃｍ〜２００Ω・ｃｍ程度
であり、ｎウエル領域２の不純物濃度はドーズ量で表し
て５×１０12ｃｍ-2〜１×１０13ｃｍ -2程度で厚みは数
μｍ〜１０μｍ程度であり、ｐオフセット領域５の不純
物濃度はドーズ量で表して１０13ｃｍ-2のオーダーで、
厚みは１μｍ程度である。また、前記のポリシリコン膜
１１の不純物濃度はドーズ量で表して１０15ｃｍ-2のオ
ーダーで、厚みは数１０００Å程度、幅は数μｍから１
０μｍ程度である。
【００２８】また、金属電極１３はアルミニウムなどで
形成し、半絶縁膜１２の抵抗値は、常温で、漏れ電流の
大きさが数μＡ程度になるように設定する。前記の容量
性フィールドプレートは、第１層間絶縁膜１４上に互い
に小さな間隔で配置された多数のポリシリコン膜１１で
構成される。さらに詳細に説明すると、この容量性フィ
ールドプレートは、ポリシリコン膜１１とｐオフセット
領域５を両電極として、この両電極に挟まれた第１層間
絶縁膜１４を誘電体として形成される微小コンデンサ
と、ポリシリコン膜１１を両電極とし、このポリシリコ
ン膜１１に挟まれた第２層間絶縁膜１５を誘電体として
形成される微小コンデンサからなり、これらの微小コン
デンサがソース電極２３とドレイン電極２４の間に多数
個配置された構造である。この誘電体としては、熱Ｓｉ
Ｏ2 、ＣＶＤ−ＳｉＯ2 、ＰＳＧ（リンガラス）、ＢＰ
ＳＧ（ボロン・リンガラス）、ＨＴＯ（高温酸化膜）、
ＬＴＯ（低温酸化膜）などがある。
形成し、半絶縁膜１２の抵抗値は、常温で、漏れ電流の
大きさが数μＡ程度になるように設定する。前記の容量
性フィールドプレートは、第１層間絶縁膜１４上に互い
に小さな間隔で配置された多数のポリシリコン膜１１で
構成される。さらに詳細に説明すると、この容量性フィ
ールドプレートは、ポリシリコン膜１１とｐオフセット
領域５を両電極として、この両電極に挟まれた第１層間
絶縁膜１４を誘電体として形成される微小コンデンサ
と、ポリシリコン膜１１を両電極とし、このポリシリコ
ン膜１１に挟まれた第２層間絶縁膜１５を誘電体として
形成される微小コンデンサからなり、これらの微小コン
デンサがソース電極２３とドレイン電極２４の間に多数
個配置された構造である。この誘電体としては、熱Ｓｉ
Ｏ2 、ＣＶＤ−ＳｉＯ2 、ＰＳＧ（リンガラス）、ＢＰ
ＳＧ（ボロン・リンガラス）、ＨＴＯ（高温酸化膜）、
ＬＴＯ（低温酸化膜）などがある。
【００２９】また、抵抗性フィールドプレートは抵抗性
窒化膜などの半絶縁膜１２で形成される。ｐオフセット
領域５を含め、このｐオフセット領域５上に形成された
ポリシリコン膜１１および半絶縁膜１２および金属電極
１３が耐圧構造１０を構成する。また、ポリシリコン膜
１１とｐオフセット領域５との間に形成される第１層間
絶縁膜１４に、ゲート絶縁膜２１（絶縁膜としては酸化
膜がよく用いられる）や図示しないフィールド酸化膜を
用いて、膜厚を変えたり、また、ポリシリコン膜１１の
間隔やポリシリコン膜１１の幅を変えることで、容量性
フィールドプレートのコンデンサ容量を最適化すること
ができる。
窒化膜などの半絶縁膜１２で形成される。ｐオフセット
領域５を含め、このｐオフセット領域５上に形成された
ポリシリコン膜１１および半絶縁膜１２および金属電極
１３が耐圧構造１０を構成する。また、ポリシリコン膜
１１とｐオフセット領域５との間に形成される第１層間
絶縁膜１４に、ゲート絶縁膜２１（絶縁膜としては酸化
膜がよく用いられる）や図示しないフィールド酸化膜を
用いて、膜厚を変えたり、また、ポリシリコン膜１１の
間隔やポリシリコン膜１１の幅を変えることで、容量性
フィールドプレートのコンデンサ容量を最適化すること
ができる。
【００３０】ｐオフセット領域５を有する横型デバイス
において、前記のように、容量性フィールドプレートと
抵抗性フィールドプレートを併用することで、常温以上
では抵抗性フィールドプレートを働かせ、低温において
は容量性フィールドプレートを働かせて、良好な耐圧特
性を得ることができる。また、これらのフィールドプレ
ート間を金属電極１３で接続することで、何らかの原因
でポリシリコン膜１１に捕獲された電荷が金属電極１３
を経由して半絶縁膜１２である抵抗性フィールドプレー
トに逃がすことができるために、耐圧特性の安定化を図
ることができる。
において、前記のように、容量性フィールドプレートと
抵抗性フィールドプレートを併用することで、常温以上
では抵抗性フィールドプレートを働かせ、低温において
は容量性フィールドプレートを働かせて、良好な耐圧特
性を得ることができる。また、これらのフィールドプレ
ート間を金属電極１３で接続することで、何らかの原因
でポリシリコン膜１１に捕獲された電荷が金属電極１３
を経由して半絶縁膜１２である抵抗性フィールドプレー
トに逃がすことができるために、耐圧特性の安定化を図
ることができる。
【００３１】尚、耐圧構造部１０の第２層間絶縁膜１５
を除去しても同様の効果が期待できる。さらに、ポリシ
リコン膜１１と半絶縁膜１２との電気的接触性が良好な
場合は金属電極１３を除去しても同様の効果が期待でき
る。図２は図１の耐圧構造部の要部平面図である。この
耐圧構造１０は容量性フィールドプレートであるポリシ
リコン膜１１の平面図である。図２において点線で挟ま
れた領域がコンタクトホール１６でハッチングで示した
領域がポリシリコン膜１１で太実線で挟まれた細い領域
が第２層間絶縁膜１５である。またＡ−Ａ線で切断した
断面が図１に示したポリシリコン膜１１である。パター
ンはストライプパターンで、ポリシリコン膜１１も、こ
のポリシリコン膜１１上の第２層間絶縁膜１５に形成さ
れるコンタクトホール１６もストライプ状をしている。
このパターンは比較的寸法が大きい場合に適用され、ま
た、図示しない活性領域を環状に取り囲んでいる。
を除去しても同様の効果が期待できる。さらに、ポリシ
リコン膜１１と半絶縁膜１２との電気的接触性が良好な
場合は金属電極１３を除去しても同様の効果が期待でき
る。図２は図１の耐圧構造部の要部平面図である。この
耐圧構造１０は容量性フィールドプレートであるポリシ
リコン膜１１の平面図である。図２において点線で挟ま
れた領域がコンタクトホール１６でハッチングで示した
領域がポリシリコン膜１１で太実線で挟まれた細い領域
が第２層間絶縁膜１５である。またＡ−Ａ線で切断した
断面が図１に示したポリシリコン膜１１である。パター
ンはストライプパターンで、ポリシリコン膜１１も、こ
のポリシリコン膜１１上の第２層間絶縁膜１５に形成さ
れるコンタクトホール１６もストライプ状をしている。
このパターンは比較的寸法が大きい場合に適用され、ま
た、図示しない活性領域を環状に取り囲んでいる。
【００３２】図３は図１の横型デバイスに電圧を印加し
た場合で、図３（ａ）は電位分布図、図３（ｂ）は電界
分布図である。ここでの電位分布図と電界分布図はｐオ
フセット領域５の表面層のものである。横型デバイスの
ドレイン電極が高電位、ソース電極が低電位になるよう
に電圧を印加する。電位分布は図３（ａ）のようにソー
ス電極側（ｐオフセット領域左端Ｘ1 ） からドレイン
電極側（ｐオフセット領域右端Ｘ2 ）に向かって、階段
状に上昇し、その平均値は中だるみなく、直線的に上昇
する。この階段部分の電位の場所に対する変化率は、ポ
リシリコン膜１１を細かく多数配置することで、図１０
で示した従来構造のソース電極側（ｐオフセット領域左
端Ｘ1 の近傍）およびドレイン電極側（ｐオフセット領
域右端Ｘ2 の近傍）での変化率より小さくなる。
た場合で、図３（ａ）は電位分布図、図３（ｂ）は電界
分布図である。ここでの電位分布図と電界分布図はｐオ
フセット領域５の表面層のものである。横型デバイスの
ドレイン電極が高電位、ソース電極が低電位になるよう
に電圧を印加する。電位分布は図３（ａ）のようにソー
ス電極側（ｐオフセット領域左端Ｘ1 ） からドレイン
電極側（ｐオフセット領域右端Ｘ2 ）に向かって、階段
状に上昇し、その平均値は中だるみなく、直線的に上昇
する。この階段部分の電位の場所に対する変化率は、ポ
リシリコン膜１１を細かく多数配置することで、図１０
で示した従来構造のソース電極側（ｐオフセット領域左
端Ｘ1 の近傍）およびドレイン電極側（ｐオフセット領
域右端Ｘ2 の近傍）での変化率より小さくなる。
【００３３】また、電界は、電位分布の場所に対する変
化率（ｄＶ／ｄＸ）となり、図３（ｂ）のように、電界
は、従来のＲＥＳＵＲＦ構造と同様にｐオフセット領域
５の両端とフィールドプレートを形成するポリシリコン
膜１１の間でピークを持ち、ポリシリコン膜下では電界
が小さいため、電位分布としては階段状になる。ポリシ
リコン膜１１内部には電界を生じないため、ｐオフセッ
ト領域５の表面層の電界を極力一定に保ち、小寸法で高
耐圧構造を実現するには、ポリシリコン膜１１の寸法は
小さい方がよい。また、図１０の従来のＲＥＳＵＲＦ構
造に比べて、図１の耐圧構造１０では中間部における電
界の落ち込みが小さく、各ポリシリコン膜１１の間で比
較的小さな電界を担うため、全体としては、高電圧を担
うことができる。従って、小面積で高耐圧素子とするこ
とができる。
化率（ｄＶ／ｄＸ）となり、図３（ｂ）のように、電界
は、従来のＲＥＳＵＲＦ構造と同様にｐオフセット領域
５の両端とフィールドプレートを形成するポリシリコン
膜１１の間でピークを持ち、ポリシリコン膜下では電界
が小さいため、電位分布としては階段状になる。ポリシ
リコン膜１１内部には電界を生じないため、ｐオフセッ
ト領域５の表面層の電界を極力一定に保ち、小寸法で高
耐圧構造を実現するには、ポリシリコン膜１１の寸法は
小さい方がよい。また、図１０の従来のＲＥＳＵＲＦ構
造に比べて、図１の耐圧構造１０では中間部における電
界の落ち込みが小さく、各ポリシリコン膜１１の間で比
較的小さな電界を担うため、全体としては、高電圧を担
うことができる。従って、小面積で高耐圧素子とするこ
とができる。
【００３４】この構造においても、抵抗性フィールドプ
レートに半絶縁膜１２を用いるため、低温で抵抗性フィ
ールドプレートに漏れ電流が流れにくくなる。しかしな
がら、抵抗性フィールドプレートの効果が小さくなった
場合でも、ポリシリコン膜１１で容量性フィールドプレ
ートが形成されているため、従来のように、抵抗性フィ
ールトプレートのみの場合に比べて、耐圧低下が少な
く、また耐圧特性が安定する。
レートに半絶縁膜１２を用いるため、低温で抵抗性フィ
ールドプレートに漏れ電流が流れにくくなる。しかしな
がら、抵抗性フィールドプレートの効果が小さくなった
場合でも、ポリシリコン膜１１で容量性フィールドプレ
ートが形成されているため、従来のように、抵抗性フィ
ールトプレートのみの場合に比べて、耐圧低下が少な
く、また耐圧特性が安定する。
【００３５】また、図１１の従来の容量性フィールドプ
レートにおいては、容量性フィールドプレートを構成す
るポリシリコン膜６１はフローティングであるため、何
らかの原因で電荷がこのポリシリコン膜６１に捕獲さ
れ、チャージアップすると耐圧構造全体として、均等な
電圧勾配が形成されなくなる。この第１実施例において
は半絶縁膜１２によって、捕獲された電荷が放電され
て、電位が固定されるので、低温においてもチャージア
ップの問題は生じない。そのため、耐圧特性が安定す
る。
レートにおいては、容量性フィールドプレートを構成す
るポリシリコン膜６１はフローティングであるため、何
らかの原因で電荷がこのポリシリコン膜６１に捕獲さ
れ、チャージアップすると耐圧構造全体として、均等な
電圧勾配が形成されなくなる。この第１実施例において
は半絶縁膜１２によって、捕獲された電荷が放電され
て、電位が固定されるので、低温においてもチャージア
ップの問題は生じない。そのため、耐圧特性が安定す
る。
【００３６】図４はこの発明の第２実施例の横型デバイ
スの要部断面図である。この実施例はパターンが微細化
されて、図２のようにコンタクトホール１６をストライ
プ状に形成できない場合に適用される。図１と同一部分
には同一符号を付している。３１ａ、３１ｂ、３１ｃ、
３１ｄはポリシリコン膜、３２は半絶縁膜、３３は金属
電極、３５は第２層間絶縁膜、３６ａはコンタクトホー
ルである。
スの要部断面図である。この実施例はパターンが微細化
されて、図２のようにコンタクトホール１６をストライ
プ状に形成できない場合に適用される。図１と同一部分
には同一符号を付している。３１ａ、３１ｂ、３１ｃ、
３１ｄはポリシリコン膜、３２は半絶縁膜、３３は金属
電極、３５は第２層間絶縁膜、３６ａはコンタクトホー
ルである。
【００３７】図５は図４の耐圧構造部の要部平面図であ
る。コンタクトホール３６ａ、３６ｂは点線で表わされ
ている。図４のソース電極２３とポリシリコン膜３１ｃ
およびドレイン電極２４とポリシリコン３１ｄを接続す
るためのコンタクトホール３６ｂはストライプ状であ
り、これらのストライプ状のコンタクトホール３６ｂに
挟まれた領域に形成されるコンタクトホール３６ａの形
状をここでは一例として正方形とした。このように多数
の正方形のコンタクトホール３６ａとする理由はポリシ
リコン膜３１ａ、３１ｂを微細化してくると、この正方
形のコンタクトホール３６ａの幅が、ポリシリコン膜３
１ａ、３１ｂの幅と等しくなるために、コンタクトホー
ル３６ａをストライプ状には形成できないためである。
る。コンタクトホール３６ａ、３６ｂは点線で表わされ
ている。図４のソース電極２３とポリシリコン膜３１ｃ
およびドレイン電極２４とポリシリコン３１ｄを接続す
るためのコンタクトホール３６ｂはストライプ状であ
り、これらのストライプ状のコンタクトホール３６ｂに
挟まれた領域に形成されるコンタクトホール３６ａの形
状をここでは一例として正方形とした。このように多数
の正方形のコンタクトホール３６ａとする理由はポリシ
リコン膜３１ａ、３１ｂを微細化してくると、この正方
形のコンタクトホール３６ａの幅が、ポリシリコン膜３
１ａ、３１ｂの幅と等しくなるために、コンタクトホー
ル３６ａをストライプ状には形成できないためである。
【００３８】また、ポリシリコン膜３１ａ、３１ｂ、３
１ｃ、３１ｄは図示しない活性領域を環状に取り囲み、
ポリシリコン膜３１ａ、３１ｂ、３１ｃ、３１ｄの上に
は等間隔にコンタクトホール３６ａが形成されている。
また、隣合うポリシリコン膜３１ａ上に形成されるコン
タクトホール３６ａは図５のように互いに隣合わないよ
うに配置される。
１ｃ、３１ｄは図示しない活性領域を環状に取り囲み、
ポリシリコン膜３１ａ、３１ｂ、３１ｃ、３１ｄの上に
は等間隔にコンタクトホール３６ａが形成されている。
また、隣合うポリシリコン膜３１ａ上に形成されるコン
タクトホール３６ａは図５のように互いに隣合わないよ
うに配置される。
【００３９】この実施例ではコンタクトホール３６ａが
あるポリシリコン膜３１ａ、３１ｂのパターン角度が円
内Ｄ（ここでは代表として１箇所示した）のコーナー部
で９０度になるため、図４のポリシリコン膜３１ａ、３
１ｂとｐオフセット領域５の間に形成された第１層間絶
縁膜１４の厚みが薄いと、等電位線がポリシリコン膜３
１ａ、３１ｂのパターン形状に沿って折れ曲がり、円内
Ｄのコーナー部で電界が集中し、耐圧が劣化する可能性
がある。
あるポリシリコン膜３１ａ、３１ｂのパターン角度が円
内Ｄ（ここでは代表として１箇所示した）のコーナー部
で９０度になるため、図４のポリシリコン膜３１ａ、３
１ｂとｐオフセット領域５の間に形成された第１層間絶
縁膜１４の厚みが薄いと、等電位線がポリシリコン膜３
１ａ、３１ｂのパターン形状に沿って折れ曲がり、円内
Ｄのコーナー部で電界が集中し、耐圧が劣化する可能性
がある。
【００４０】この場合、第１層間絶縁膜１４を厚くする
ことで、容量性フィールドプレートであるポリシリコン
膜３１ａ、３１ｂ、３１ｃ、３１ｄとｐオフセット領域
５の間の容量を小さくし、ポリシリコン膜３１ａ、３１
ｂ、３１ｃ、３１ｄの円内Ｄのコーナー部の電界を緩和
し、良好な耐圧特性を得ることができる。図６はこの発
明の第３実施例の横型デバイスの耐圧構造部の要部平面
図である。要部断面構造は図４と同様であるが、容量性
フィールドプレートであるポリシリコン膜３１ａ、３１
ｂ、３１ｃ、３１ｄのコーナー部のパターン形状を円内
Ｅのように９０度より大きくすることで、電界集中を緩
和できる。これは、コーナー部の角度が鈍角になるほ
ど、等電位線の折れ曲がりが緩やかになるからである。
ことで、容量性フィールドプレートであるポリシリコン
膜３１ａ、３１ｂ、３１ｃ、３１ｄとｐオフセット領域
５の間の容量を小さくし、ポリシリコン膜３１ａ、３１
ｂ、３１ｃ、３１ｄの円内Ｄのコーナー部の電界を緩和
し、良好な耐圧特性を得ることができる。図６はこの発
明の第３実施例の横型デバイスの耐圧構造部の要部平面
図である。要部断面構造は図４と同様であるが、容量性
フィールドプレートであるポリシリコン膜３１ａ、３１
ｂ、３１ｃ、３１ｄのコーナー部のパターン形状を円内
Ｅのように９０度より大きくすることで、電界集中を緩
和できる。これは、コーナー部の角度が鈍角になるほ
ど、等電位線の折れ曲がりが緩やかになるからである。
【００４１】前記のパターン以外にも、多角形や丸形に
することで、電界集中を緩和することができる。図７は
この発明の第４実施例の縦型デバイスの要部断面図であ
る。図と同一部分には同一符号を付した。ｐウエル領域
３と接っするｐオフセット領域５ａを有し、このｐオフ
セット領域５ａ上とｎウエル領域２上に図１の容量性フ
ィールドプレートであるポリシリコン膜１１と抵抗性フ
ィールドプレートである半絶縁膜１２を配置し、各々は
アルミニウムで形成された金属電極１３を介して接続し
ている。効果は図１と同様である。
することで、電界集中を緩和することができる。図７は
この発明の第４実施例の縦型デバイスの要部断面図であ
る。図と同一部分には同一符号を付した。ｐウエル領域
３と接っするｐオフセット領域５ａを有し、このｐオフ
セット領域５ａ上とｎウエル領域２上に図１の容量性フ
ィールドプレートであるポリシリコン膜１１と抵抗性フ
ィールドプレートである半絶縁膜１２を配置し、各々は
アルミニウムで形成された金属電極１３を介して接続し
ている。効果は図１と同様である。
【００４２】
【発明の効果】この発明によれば、ポリシリコン膜など
の導電性薄膜を多数個、オフセット領域上に配置して容
量性フィールドプレートとし、その上に抵抗性窒化膜な
どの半絶縁膜を被覆して抵抗性フィールドプレートと
し、互いのフィールドプレートを金属電極で接続するこ
とで、小面積で、良好な耐圧特性と、この耐圧特性の安
定性を確保できる耐圧構造とすることができる。
の導電性薄膜を多数個、オフセット領域上に配置して容
量性フィールドプレートとし、その上に抵抗性窒化膜な
どの半絶縁膜を被覆して抵抗性フィールドプレートと
し、互いのフィールドプレートを金属電極で接続するこ
とで、小面積で、良好な耐圧特性と、この耐圧特性の安
定性を確保できる耐圧構造とすることができる。
【００４３】とくに、低温において、半絶縁膜が抵抗性
フィールドプレートの働きが弱まっても、容量性フィー
ルドプレートの働きにより、その効果は維持できる。
フィールドプレートの働きが弱まっても、容量性フィー
ルドプレートの働きにより、その効果は維持できる。
【図１】この発明の第１実施例の横型デバイスの要部断
面図
面図
【図２】図１の耐圧構造部の要部平面図
【図３】図１の横型デバイスに電圧を印加した場合で、
（ａ）は電位分布図、（ｂ）は電界分布図
（ａ）は電位分布図、（ｂ）は電界分布図
【図４】この発明の第２実施例の横型デバイスの要部断
面図
面図
【図５】図４の耐圧構造部の要部平面図
【図６】この発明の第３実施例の横型デバイスの耐圧構
造部の要部平面図
造部の要部平面図
【図７】この発明の第４実施例の縦型デバイスの要部断
面図
面図
【図８】代表的なガードリング構造の縦型デバイスの要
部断面図
部断面図
【図９】代表的なフィールドプレート構造の縦型デバイ
スの要部断面図
スの要部断面図
【図１０】耐圧構造がダブルＲＥＳＵＲＦ構造の横型デ
バイスで、（ａ）は要部断面図、（ｂ）は電位分布図、
（ｃ）は電界分布図
バイスで、（ａ）は要部断面図、（ｂ）は電位分布図、
（ｃ）は電界分布図
【図１１】ダブルＲＥＳＵＲＦと容量性フィールドプレ
ート併用の耐圧構造を有する横型デバイスの要部断面図
ート併用の耐圧構造を有する横型デバイスの要部断面図
１ ｐ基板 ２ ｎウエル領域 ３ ｐウエル領域 ４ ｎドレイン領域 ５ ｐオフセット領域 ５ａ ｐオフセット領域 ６ ｎソース領域 ７ ｎ+ 領域 １０ 耐圧構造部 １１ ポリシリコン膜 １２ 半絶縁膜 １３ 金属電極 １４ 第１層間絶縁膜 １５ 第２層間絶縁膜 １６ コンタクトホール ２１ ゲート絶縁膜 ２２ ゲート電極 ２３ ソース電極 ２４ ドレイン電極 ２５ ソース端子 ２６ ドレイン端子 ３１ａ〜３１ｄ ポリシリコン膜 ３５ 第２層間絶縁膜 ３６ａ、２６ｂ コンタクトホール ５１ ｐ基板 ５２ ｎウエル領域 ５３ ｐウエル領域 ５４ ｎドレイン領域 ５５ ｐオフセット領域 ５６ ｎソース領域 ５７ ｎ+ 領域 ６１ ポリシリコン膜 ６２ 半絶縁膜 ６３ 金属電極 ６４ 層間絶縁膜 ７１ ゲート絶縁膜 ７２ ゲート電極 ７３ ソース電極 ７４ ドレイン電極 ８１ ｎ基板 ８２ ｐアノード領域 ８３ ｎ領域 ８４ ｎ+ 領域 ８５ ｐガードリング領域 ８６ ポリシリコン膜 ８７ 層間絶縁膜 ８８ 半絶縁膜 ８９ アノード電極 ９０ カソード電極 ９１ 金属電極 ９２ アノード端子 ９３ カソード端子 ９４ 空乏層 １０１ ｐ基板 １０２ ｎウエル領域 １０３ ｐウエル領域 １０４ ｎドレイン領域 １０５ ｐオフセット領域 １０６ ｎソース領域 １０７ ｎ+ 領域 １００ 耐圧構造部 １１１ ポリシリコン膜 １１２ 半絶縁膜 １１５ 層間絶縁膜 １２１ ゲート絶縁膜 １２２ ゲート電極 １２３ ソース電極 １２４ ドレイン電極 １２５ ソース端子 １２６ ドレイン端子 ２００ 耐圧構造部 Ｘ1 ｐオフセット領域左端 Ｘ2 ｐオフセット領域右端
Claims (4)
- 【請求項１】耐圧構造部にオフセット領域を有する半導
体装置において、第一導電形の第一領域と、第一領域の
第一主面の表面層に選択的に形成される第二導電形の第
二領域と、第一領域の第一主面の表面層に第二領域と離
して選択的に形成される第一導電形の第三領域と、第一
領域の第一主面の表面層に第二領域と第三領域の間に形
成される第二導電形のオフセット領域と、該オフセット
領域上に絶縁膜を介して選択的に形成される導電性薄膜
と、該導電性薄膜上に選択的に形成される半絶縁膜とを
備えることを特徴とした半導体装置。 - 【請求項２】前記導電性薄膜と前記半絶縁膜との間に層
間絶縁膜が形成されることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】前記導電性薄膜と前記半絶縁膜との間に層
間絶縁膜が形成され、該層間絶縁膜を貫通し、前記導電
性薄膜と前記半絶縁膜を接続する金属電極が選択的に形
成されることを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記導電性薄膜が複数個形成され、独立し
て各導電性薄膜と接続する金属電極が形成されることを
特徴とする請求項３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12489798A JP3591301B2 (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12489798A JP3591301B2 (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330456A true JPH11330456A (ja) | 1999-11-30 |
| JP3591301B2 JP3591301B2 (ja) | 2004-11-17 |
Family
ID=14896820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12489798A Expired - Lifetime JP3591301B2 (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
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|---|---|---|---|---|
| JP2001044431A (ja) * | 1999-05-27 | 2001-02-16 | Fuji Electric Co Ltd | 半導体装置 |
| JP2002208701A (ja) * | 2001-01-09 | 2002-07-26 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置 |
| JP2003158258A (ja) * | 2001-11-26 | 2003-05-30 | Hitachi Ltd | フィールドプレートを備えた半導体装置 |
| JP2010080891A (ja) * | 2008-09-29 | 2010-04-08 | Rohm Co Ltd | 半導体装置 |
| JP2010157760A (ja) * | 2010-03-01 | 2010-07-15 | Mitsubishi Electric Corp | 半導体装置 |
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| US9236436B2 (en) | 2009-04-16 | 2016-01-12 | Mitsubishi Electric Corporation | Semiconductor device |
| DE112006002431B4 (de) * | 2005-09-16 | 2017-01-26 | International Rectifier Corp. | Abschlussstruktur |
| JP2017216482A (ja) * | 2017-09-12 | 2017-12-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US10304948B2 (en) | 2015-01-29 | 2019-05-28 | Fuji Electric Co., Ltd. | Semiconductor device |
| US11114526B2 (en) | 2018-09-15 | 2021-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device |
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| JP5534034B2 (ja) | 2011-08-05 | 2014-06-25 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| EP2779225B1 (en) | 2011-11-11 | 2018-04-25 | Fuji Electric Co., Ltd. | Semiconductor device |
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| JPH09307110A (ja) * | 1996-01-18 | 1997-11-28 | Internatl Rectifier Corp | 半導体装置及びシリコンウエハの調製方法 |
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1998
- 1998-05-07 JP JP12489798A patent/JP3591301B2/ja not_active Expired - Lifetime
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