TWI842061B - 碳化矽半導體元件 - Google Patents
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Abstract
一種碳化矽半導體元件，具有一主動區以及一在一平面視角上圍繞該主動區的終端區。該碳化矽半導體元件包括一碳化矽基板、一漂移層、一絕緣層、一多晶矽層、一設置於該多晶矽層上的層間介電層以及一金屬層。該多晶矽層包括一設置在該主動區上方的第一部分以及一設置於該終端區上方的第二部分。該金屬層包括一設置在該主動區上方的第一部分以及一設置於該終端區上方的第二部分。該多晶矽層的該第二部分以及該金屬層的該第二部分中的至少一個被配置為電連接至一閘極以及一源極中的至少一個。
Description
本發明是關於一種碳化矽半導體元件，且特別關於一種碳化矽功率半導體元件。
功率半導體元件基於尺寸的限制，通常採用接面終端結構(junction termination structure)來避免功率半導體元件的邊緣產生高電場集中，以提高崩潰電壓並降低漏電流。碳化矽的寬能隙可以使碳化矽功率元件以較薄的漂移層承受較高的電壓，其中，最常用的邊緣終端(edge termination)包括浮接防護環(floating guard rings，FGR)以及接面終端延伸(junction termination extension，JTE)。浮接防護環(FGR)通常是多個分離地形成在n型漂移層的上表面的p型摻雜環，且圍繞在碳化矽功率元件的主動區的邊緣。而接面終端延伸(JTE)通常是一個或多個不同摻雜濃度的p型輕摻雜區，該些p型輕摻雜區係部分地重疊且圍繞在碳化矽功率元件的主動區的邊緣。邊緣終端結構佔據碳化矽功率元件相當大的面積，若碳化矽金屬氧化物半導體場效電晶體(SiC MOSFET)的導通電阻較高，則邊緣終端結構佔晶片總面積的比例會因為主動區的面積較小而更大。此外，漂移層的摻雜濃度及厚度也會影響碳化矽功率元件的崩潰電壓，舉例來說，具有相同主動區以及端接設計的碳化矽金屬氧化物半導體場效電晶體，當漂移層的摻雜濃度較高且漂移層厚度較低時，其導通電阻會較低。
然而，在摻雜濃度較高且漂移層厚度較薄時，崩潰電壓會降低，而邊緣終端結構在提高崩潰電壓方面越有效，碳化矽功率元件的性能就越好。
根據本發明一實施例的一碳化矽半導體元件包括：一碳化矽基板，具有一第一導電類型；一漂移層，具有該第一導電類型且設置於碳化矽基板上；一主動區，形成於該漂移層，該主動區包括複數個電晶體單元；一終端區，形成於該漂移層且圍繞該主動區；一絕緣層，設置於該漂移層上；一多晶矽層，設置於該絕緣層上，該多晶矽層包括一設置於該主動區上方的第一部分以及一設置於該終端區上方的第二部分；一層間介電層，設置於該多晶矽層上；以及一金屬層，設置於該層間介電層上，該金屬層包括一設置於該主動區上方的第一部分以及一設置於該終端區上方的第二部分；其中，該多晶矽層的該第二部分被配置為電連接至一閘極。其中，該多晶矽層的該第二部分以及該金屬層的該第二部分分別作為一第一場板及一第二場板。
根據本發明另一實施例的一碳化矽半導體元件包括：一碳化矽基板，具有一第一導電類型；一漂移層，具有該第一導電類型且設置於碳化矽基板上；一主動區，形成於該漂移層，該主動區包括複數個電晶體單元；一終端區，形成於該漂移層且圍繞該主動區；一絕緣層，設置於該漂移層上；一多晶矽層，設置於該絕緣層上，該多晶矽層包括一設置於該主動區上方的第一部分以及一設置於該終端區上方的第二部分，該多晶矽層的該第二部分被配置為連接至一閘極；一層間介電層，設置於該多晶矽層
上；以及一金屬層，設置於該層間介電層上。其中，該多晶矽層的該第二部分作為一場板。
根據本發明又一實施例的一碳化矽半導體元件包括：一碳化矽基板，具有一第一導電類型；一漂移層，具有該第一導電類型且設置於碳化矽基板上；一主動區，形成於該漂移層，該主動區包括複數個電晶體單元；一終端區，形成於該漂移層且圍繞該主動區；一絕緣層，設置於該漂移層上；一多晶矽層，設置於該絕緣層上；一層間介電層，設置於該多晶矽層上；一金屬層，設置於該層間介電層上，該金屬層包括一設置於該主動區上方的第一部分以及一設置於該終端區上方的第二部分，該金屬層的該第二部分被配置為連接至一閘極。其中，該金屬層的該第二部分作為一場板。
100:碳化矽半導體元件
101:碳化矽基板
102:漂移層
103:電晶體單元
103a:第一井區
103b:源區
103c:摻雜區
104:絕緣層
105:多晶矽層
105a:第一部分
105b:第二部分
106:層間介電層
106a:開口
107:金屬層
107a:第一部分
107b:第二部分
108:第二井區
109:保護環
110:主動區
120:主接面區
130:邊緣區
140:開口區
G:閘極
S:源極
『圖1』，為本發明第一實施例的碳化矽半導體元件的示意性平面視圖。
『圖2』，為本發明第一實施例的碳化矽半導體元件的截面示意圖。
『圖3』，為本發明第二實施例的碳化矽半導體元件的截面示意圖。
『圖4』，為本發明第三實施例的碳化矽半導體元件的截面示意圖。
『圖5』，為本發明第四實施例的碳化矽半導體元件的截面示意圖。
『圖6』，為本發明第五實施例的碳化矽半導體元件的截面示意圖。
應當理解的是，儘管在本文中使用「第一」、「第二」等用語來描述各種元件，但該些用語並非用於限制該些元件。該些用語僅用於區分
一個元件與另一個元件。例如，可將第一元件解釋為第二元件，類似地，也可將第二元件解釋為第一元件，而不脫離本發明的範圍。
如本文所用的用語「及/或」包括任何一個或多個相關列出的項目及其所有組合。
還應理解的是，當元件諸如層、部分、區域或基板被稱為「在…之上」、「覆蓋」或「在…上方」另一個元件時，它可以直接在該元件之上、直接覆蓋該元件或直接在該元件上方；或中間也可能存在其他元件。相反地，當一個元件被稱為「直接在…之上」、「直接覆蓋」或「直接在…上方」另一個元件上時，不存在中間元件。同樣，還將理解，當一個元件被稱為「連接」或「耦接」到另一個元件時，它可以直接連接或耦接到另一個元件，或者可以存在中間元件。相反，當一個元件被稱為「直接連接」或「直接耦接」到另一個元件時，不存在中間元件。
此處可以使用諸如「高於」、「低於」、「上方」、「下方」、「水平」、「橫向」或「垂直」等相對用語來描述圖式中的一個元件、層、部分或區域與另一個元件、層、部分或區域的關係。應當理解的是該些用語與上述的那些用語意旨在涵蓋除了圖中描繪的方向之外的元件的不同方向。
在本文中，對各種實施例的描述中所使用的用語只是為了描述特定示例的目的，而並非旨在進行限制。除非上下文另外明確地表明，或刻意限定元件的數量，否則本文所用的單數形式「一」、「該」也包含複數形式。將進一步理解，用語「包括」及/或「包含」在本文中使用時指出了所敘述的特徵、元件及/或組件的存在，但不排除再一個或多個其他特徵、元件、組件及/或它們的群組的添加或存在。不定冠詞和定冠詞應包括複數和單數，除非從上下文中清楚地看出相反的情況。
參閱『圖1』，為本發明第一實施例的碳化矽半導體元件100的平面視圖。該碳化矽半導體元件100被配置為一場效電晶體(例如MOSFET)，該碳化矽半導體元件100包括一閘極、一汲極以及一源極，其中，在該汲極以及該源極之間流動的電流(Id)可以透過施加在該閘極以及該源極之間的偏壓(Vgs)來控制。該碳化矽半導體元件100包括一主動區110，該主動區110被設置於一碳化矽基板的一中心區域，該碳化矽基板為一半導體層，沿著該主動區110的一外周邊緣部份形成有一終端區，該終端區為具有圓角的方形環狀，該終端區包括一主接面區120以及一相鄰該主接面區120的邊緣區130。
參閱『圖2』，為本發明第一實施例的碳化矽半導體元件100的截面示意圖，係沿『圖1』的A-A剖面線。
該碳化矽半導體元件100包括一碳化矽基板101、一漂移層102、複數個電晶體單元103、一絕緣層104、一多晶矽層105、一層間介電層106以及一金屬層107。
該碳化矽基板101具有一第一導電類型(例如n型)。該漂移層102設置在該碳化矽基板101上並且可具有該第一導電類型。該電晶體單元103形成在該漂移層102中。每個該電晶體單元103包括一第一井區103a、一源區103b以及一摻雜區103c。該第一井區103a形成在該漂移層102中並且可具有一第二導電類型(例如p型)。該源區103b形成在該第一井區103a中並且可具有該第一導電類型。該摻雜區103c形成於該第一井區103a中並且被該源區103b包圍。該摻雜區103c可具有該第二導電類型。
該電晶體單元103實質上係均勻地設置在該主動區110的一表面。在一較佳實施例中，該電晶體單元103被配置為形成一金屬氧化物半導體場效電晶體(MOSFET)元件。然而，該碳化矽半導體元件100可以是任何
類型的元件，例如雙注入場效電晶體(DIMOSFET)、溝槽式金屬氧化物半導體場效電晶體、絕緣閘極雙極性電晶體(IGBT)等。
該主接面區120以及該邊緣區130是位於該主動區110以及該碳化矽半導體元件100的一端部之間的區域，並圍繞在該主動區110的一邊緣。該主接面區120包括一第二井區108，該邊緣區130包括複數個保護環109。該第二井區108具有該第二導電類型，該第二井區108以及該保護環109於該漂移層102內延伸並環繞該主動區110。該主接面區120以及該邊緣區130是形成在該漂移層102的一邊緣終端結構，以降低該碳化矽基板101在一正面的電場並維持一阻隔電壓。該阻隔電壓是一額定極限電壓，在該額定極限電壓下不會有操作錯誤或元件損壞的情形發生。該阻隔電壓通常低於發生一雪崩效應(avalanche effect)的元件的實際崩潰電壓。例如，對於額定阻隔電壓為650V的SiC MOSFET，其崩潰電壓可能在660V到800V之間，具體取決於所需的操作裕度(operation margin)。該保護環109形成為與該主接面區120的結構相似的形狀，並且與該主接面區120以及該主動區110間隔地放置在該主動區110之外。
本領域的技術人員可理解的是，本發明的碳化矽半導體元件100不限於『圖2』中的說明，其也適用於具有不同形式的邊緣終端結構的電晶體單元，包括浮接保護環、一個或多個JTE終端以及保護環和JTE的組合。本案圖示中以繪製四個保護環表示多個的該保護環109，然而，該保護環109的數量可以少於或多於四個，在此不加以限制。
該多晶矽層105覆蓋該絕緣層104並且包括一第一部分105a以及一第二部分105b。該多晶矽層105的該第一部分105a設置於該主動區110的一部分之上並沿其延伸，而該多晶矽層105的該第二部分105b設置於該主接面區120的一部分與該邊緣區130的一部分之上並沿其延伸。
該層間介電層106形成於該絕緣層104以及該多晶矽層105之上。該金屬層107覆蓋該層間介電層106並且包括一第一部分107a以及一第二部分107b。該金屬層107的該第一部分107a以及該第二部分107b之間形成一開口區140，以分隔該第一部分107a與該第二部分107b。
該金屬層107的該第一部分107a設置於該主動區110的一部分之上並沿其延伸，該金屬層107的該第二部分107b設置於該主接面區120的一部分與該邊緣區130的一部分之上並沿其延伸。
該多晶矽層105的該第二部分105b以及該金屬層107的該第二部分107b通過該層間介電層106中的一開口106a相互連接。在本實施例中，該多晶矽層105的該第二部分105b以及該金屬層107的該第二部分107b被配置為電連接至一閘極G。此外，該金屬層107的該第二部分107b被作為該碳化矽半導體元件100的一閘極通路(gate runner)/一閘極匯流排區(gate bus region)。如『圖2』所示，該金屬層107的該第二部分107b係橫向地向外延伸而超出該多晶矽層105的該第二部分105b。該閘極通路圍繞地延伸在該主動區110之外並將該閘極G連接到一共同閘極觸點或一閘極墊片。
本方法的技術效果在於，該碳化矽半導體元件100的該閘極通路設置在該主動區110之外的區域中。具體而言，該閘極通路設置在該主接面區120以及該邊緣區130之上而不佔據該主動區110。因此，該主動區110的有效尺寸相對於習知的碳化矽半導體元件可以更大，從而更有效地降低閘極電阻。
此外，該多晶矽層105的該第二部分105b以及該金屬層107的該第二部分107b分別作為一第一場板以及一第二場板，以提供雙層場板。據此，相對於習知的碳化矽半導體元件，本發明的該碳化矽半導體元件100的崩潰電壓可以進一步提高。
參閱『圖3』，為本發明第二實施例的碳化矽半導體元件100的剖面示意圖。在本實施例中，僅該多晶矽層105的該第二部分105b電連接至該閘極G。該金屬層107的該第一部分107a與該第二部分107b彼此電連接，該金屬層107電連接至一源極S並與該多晶矽層105的該第一部分105a和該第二部分105b形成電氣隔離。『圖4』為本發明第三實施例的碳化矽半導體元件100的剖面示意圖，在本實施例中，該金屬層107的該第二部分107b與該多晶矽層105的該第二部分105b電連接至該源極S。
『圖5』，為本發明第四實施例的碳化矽半導體元件100的剖面示意圖。在本實施例中，該多晶矽層105包括設置在該主動區110上方的該第一部分105a以及設置在該主接面區120以及該邊緣區130上方的該第二部分105b，如上述實施例所述。然而，該金屬層107僅形成於該主動區110的一頂部，即該金屬層107並未延伸至該邊緣區130。在本實施例中，該金屬層107電連接至該源極S，而該多晶矽層105的該第二部分105b電連接至該閘極G。如『圖5』所示，該金屬層107與該多晶矽層105的該第一部分105a以及該第二部分105b形成電氣隔離(electrically isolated)。該多晶矽層105相互連接未示於『圖5』。
『圖6』，為本發明第五實施例的碳化矽半導體元件100的剖面示意圖。在本實施例中，該金屬層107包括設置在該主動區110上方的該第一部分107a以及設置在該主接面區120和該邊緣區130上方的該第二部分107b，如上述實施例所述。該金屬層107的該第一部分107a以及該第二部分107b彼此電連接，且該金屬層107電連接至該源極S。然而，該多晶矽層105僅形成於該主動區110之上，即該多晶矽層105沒有延伸到該邊緣區130。在本實施例中，該多晶矽層105電連接至該閘極G。該金屬層107與該
多晶矽層105電隔離，該多晶矽層105與閘極墊片的相互連接未示於『圖6』。
100:碳化矽半導體元件
101:碳化矽基板
102:漂移層
103:電晶體單元
103a:第一井區
103b:源區
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105:多晶矽層
105a:第一部分
105b:第二部分
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107:金屬層
107a:第一部分
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109:保護環
110:主動區
120:主接面區
130:邊緣區
140:開口區
G:閘極
Claims (5)
- 一種碳化矽半導體元件，包括：一碳化矽基板，具有一第一導電類型；一漂移層，具有該第一導電類型且設置於碳化矽基板上；一主動區，形成於該漂移層，該主動區包括複數個電晶體單元；一終端區，形成於該漂移層且圍繞該主動區；一絕緣層，設置於該漂移層上；一多晶矽層，設置於該絕緣層上，該多晶矽層包括一設置於該主動區上方的第一部分以及一設置於該終端區上方的第二部分；一層間介電層，設置於該多晶矽層上；以及一金屬層，設置於該層間介電層上，該金屬層包括一設置於該主動區上方的第一部分以及一設置於該終端區上方的第二部分；其中，該多晶矽層的該第二部分被配置為電連接至一閘極；以及其中，該多晶矽層的該第二部分以及該金屬層的該第二部分分別作為一第一場板及一第二場板。
- 如請求項1所述的碳化矽半導體元件，其中，該金屬層的該第二部分係橫向地延伸而超出該多晶矽層的該第二部分。
- 如請求項1所述的碳化矽半導體元件，其中該金屬層的該第二部分電連接至該閘極。
- 一種碳化矽半導體元件，包括：一碳化矽基板，具有一第一導電類型；一漂移層，具有該第一導電類型且設置於碳化矽基板上；一主動區，形成於該漂移層，該主動區包括複數個電晶體單元；一終端區，形成於該漂移層且圍繞該主動區； 一絕緣層，設置於該漂移層上；一多晶矽層，設置於該絕緣層上，該多晶矽層包括一設置於該主動區上方的第一部分以及一設置於該終端區上方的第二部分，該多晶矽層的該第二部分被配置為連接至一閘極；一層間介電層，設置於該多晶矽層上；以及一金屬層，設置於該層間介電層上；其中，該多晶矽層的該第二部分作為一場板。
- 一種碳化矽半導體元件，包括：一碳化矽基板，具有一第一導電類型；一漂移層，具有該第一導電類型且設置於碳化矽基板上；一主動區，形成於該漂移層，該主動區包括複數個電晶體單元；一終端區，形成於該漂移層且圍繞該主動區；一絕緣層，設置於該漂移層上；一多晶矽層，設置於該絕緣層上；一層間介電層，設置於該多晶矽層上；以及一金屬層，設置於該層間介電層上，該金屬層包括一設置於該主動區上方的第一部分以及一設置於該終端區上方的第二部分，該金屬層的該第二部分被配置為連接至一閘極；其中，該金屬層的該第二部分作為一場板。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US20220059657A1 (en) | 2019-05-23 | 2022-02-24 | Denso Corporation | Silicon carbide semiconductor device and method for manufacturing the same |
Patent Citations (1)
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| US20220059657A1 (en) | 2019-05-23 | 2022-02-24 | Denso Corporation | Silicon carbide semiconductor device and method for manufacturing the same |
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