TW201832361A - 一種碳化矽半導體元件 - Google Patents

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Abstract

一種碳化矽半導體元件，利用一碳化矽基板形成一整合結構，該整合結構具有一金屬氧化物半導體場效應電晶體以及一反向並聯該金屬氧化物半導體場效應電晶體的接面能障蕭基二極體。

Description

一種碳化矽半導體元件
本發明為有關一種碳化矽半導體元件，尤指一種低導通電阻比的碳化矽半導體元件。
半導體功率元件在特性上，要求在設計的耐壓 (Breakdown voltage)，應具備盡量小的導通電阻、低反向漏電流以及較快的開關速度，以減少操作時的導通損耗(Conduction loss)及切換損耗(Switching loss)。由於碳化矽(Silicon carbide，簡稱SiC)具有寬能隙(BandgapEg=3.26eV)、高臨界崩潰電場強度(2.2MV/cm)及高熱導係數(4.9W/cm-K)等特性，被認為是功率開關元件的極佳材料。而在相同崩潰電壓條件下，以碳化矽為基材製成之功率元件的耐壓層(低摻雜濃度之漂移層(Drift layer))厚度僅為矽(Si)功率元件厚度的十分之一；且理論上的導通電阻可達矽的數百分之一。
然而碳化矽因其寬能隙，使碳化矽金屬氧化物半導體場效電晶體(SiC MOSFET)之本體二極體(Body diode)導通之臨界電壓約為3V，造成切換時逆向電流回流時產生較大的功率損耗，且限制切換速度。除此之外，碳化矽在沉積漂移層時所產生的磊晶基面差排(Basal plane dislocation)，在本體二極體導通時會因為載子的復合(Recombination)而擴張成堆積缺陷 (stacking fault)，嚴重時會造成SiC MOSFET失效。因此半導體廠商在製作SiC MOSFET時，會多設計一顆並聯的蕭特基二極體(Schottky diode)，以提高操作速度、降低切換損失並避免堆積缺陷擴張所造成的可靠度問題。
如中華民國發明專利公告第I521718號，提出一種接面位障蕭特基(JBS)二極體嵌於金氧半(MOS)場效電晶體單元陣列之整合元件，包括多個區域，每一區域包括：多數個MOS電晶體單元，其中相鄰的該些MOS電晶體以多數個分隔道分隔，其中一第一MOS電晶體單元與在第一方向上相鄰的一第二MOS電晶體單元之間以一第一分隔道分隔，且該第一MOS電晶體單元與在第二方向上相鄰的一第三MOS電晶體單元之間以一第二分隔道分隔，其中每一區之該些MOS電晶體單元包括多數個井區，其具有一第二導電型，相鄰的兩個井區之間以上述分隔道分隔；一漂移層，其具有一第一導電型，位於一基底上，該些井區位於該漂移層中；至少一JBS二極體，位於該第一分隔道與該第二分隔道的一交界處的該漂移層中，該JBS二極體與該第一、該第二以及該第三MOS電晶體單元反向並聯，其中至少該JBS二極體包括多個第一接面能障區域，具有第二導電型，位於該交界處的該漂移層之中，且該些第一接面能障區域延伸至該些井區的轉角之中；多數個源極區，具有該第一導電型，位於該些井區之中；多數個基本層，具有該第二導電型，位於該些井區之中的該些源極區內；以及多數個源極接觸窗，位於該些基本層與部分該些源極區上並與其電性連接；一第一陽極接觸窗，覆蓋部分該些第一接面能障區域與部分該漂移層，且與該些源極接觸窗及該些第一接面能障區域電性連接；以及一陰極，位於該漂移層下方的該基底中。
又如中華民國發明專利公告第I352421號，係於 金氧半場效電晶體單元之外，額外設置面積以形成反向並聯之接面位障蕭特基二極體。
於以上先前技術之中，第I521718號專利之該JBS二極體係設置於該些MOS電晶體單元之間所形成的該交界處，換言之，該JBS二極體分別佔用該井區和該分隔道的一部分面積，此設置方式會讓每該MOS電晶體單元的通道寬度(Channel width，Wçh，單位μm)減少；而第I352421號專利則因需額外配置晶片面積給JBS，而該部分晶片面積並無電晶體導通所需要之通道；兩種方式皆會減少晶片每單位面積下的總通道寬度 (μm/cm2 )，造成流過該整合元件的電流密度降低，提高元件整體的導通電阻比(specific on-resistance，即導通電阻與晶片面積之乘積RA，(on-resistance)*(area)，單位為mΩ.cm2 )，故有改善之處。
本發明的主要目的，在於解決習知整合JBS二極體之碳化矽半導體元件需犧牲部分通道寬度以設置，進而造成導通電阻比較高的問題。
為達上述目的，本發明提供一種碳化矽半導體元件，包含一基板、一n型漂移層、複數個摻雜區域、一閘極介電層、一閘電極、一層間介電層、複數個源極開口、複數個接面開口、複數個閘極開口、一第一金屬層以及一第二金屬層，該基板具有一n型重摻雜，該n型漂移層設置於該基板上並具有一第一摻雜濃度，該摻雜區域間隔設置於該n型漂移層，該摻雜區域間形成一第一接面場效應區域，該摻雜區域包含有一p型井、複數個設置於該p型井中的n型重摻雜區、複數個鄰接該n型重摻雜區並與部分該p型井重疊的p型重摻雜區以及複數個由該p型井環繞的一第二接面場效應區域，該閘極介電層設置於該n型漂移層上，該閘電極設置於該閘極介電層上，該層間介電層設置於該閘極介電層與該閘電極上，該源極開口穿過該層間介電層與該閘極介電層直至接觸部分該n型重摻雜區與部分該p型重摻雜區，該接面開口穿過該層間介電層與該閘極介電層直至接觸該第二接面場效應區域、部分該p型井以及部分該p型重摻雜區，該閘極開口穿過該層間介電層至該閘電極，該第一金屬層設置於該源極開口的一底側並與部分該n型重摻雜區以及部分該p型重摻雜區形成一歐姆接觸，該第二金屬層包含一第一部分與一第二部分，該第一部分覆蓋該源極開口而與該第一金屬層電性連接，該第一部分覆蓋該接面開口而與該第二接面場效應區域形成一蕭基接觸，該第二部分覆蓋該閘極開口並與該第一部分電性絕緣。
由以上可知，本發明相較於習知技藝可達到之功效在於，將該n型重摻雜區、該p型重摻雜區、該源極開口以及該接面開口分別對應地設置於同一個該p型井中，並非佔用該p型井和該第一接面場效應區域的部分面積，亦非額外配置晶片面積以形成蕭基二極體，因此，相較於傳統的該整合元件在面積相同的情況下，本案的該碳化矽半導體元件的總通道寬度不受影響，相對地，流過該碳化矽半導體元件的電流也不受影響而達到降低導通電阻比的功效。
有關本發明的詳細說明及技術內容，現就配合圖式說明如下：
請搭配參閱『圖1』至『圖3B』所示，分別為本發明的俯視示意圖、本發明一實施例中於『圖1』的X區域放大示意圖、於『圖2A』的X’區域放大示意圖、『圖2B』的A-A剖面示意圖、『圖2B』的B-B剖面示意圖、『圖2B』的C-C剖面示意圖、本發明一實施例中於『圖1』的Y區域放大示意圖以及『圖3A』的D-D剖面示意圖。本發明為一種碳化矽半導體元件，包含一基板10、一n型漂移層20、複數個摻雜區域30、一閘極介電層40、一閘電極50、一層間介電層60、複數個源極開口70、複數個接面開口80、複數個閘極開口90、一第一金屬層100以及一第二金屬層110。該基板10為一4H-碳化矽(4H-SiC)基板，於一實施例中，該基板10為一n型重摻雜且具有一小於0.3 Ω·cm的電阻率(Resistivity)。該n型漂移層20設置於該基板10上，於一實施例中，該n型漂移層20為一n型輕摻雜且具有一第一摻雜濃度，該第一摻雜濃度小於5E17 cm-3 ；於較佳實施例中，例如額定電壓為650V時，該第一摻雜濃度為1E16 cm-3 ，該n型漂移層20的厚度為5μm；例如額定電壓為1200V時，該第一摻雜濃度為6E15 cm-3 ，該n型漂移層20的厚度為11μm。
該摻雜區域30間隔設置於該n型漂移層20，且該些摻雜區域30間形成一第一接面場效應(Junction field effect)區域31，於一實施例中，該第一接面場效應區域31具有一第二摻雜濃度，該第二摻雜濃度小於1E18 cm-3 ；於較佳實施例，該第二摻雜濃度介於1E16 cm-3 至2E17 cm-3 之間。該摻雜區域30包含有一p型井32、複數個n型重摻雜區33、複數個p型重摻雜區34以及複數個第二接面場效應區域35。請參閱『圖2A』所示，該p型井32、該n型重摻雜區33、該p型重摻雜區34以及該第二接面場效應區域35的俯視形狀之一外輪廓可為正方形、長方形、六邊形或其組合，於本實施例中，該些外輪廓係以長方形作為舉例，該長方形的短軸平行於x軸，長軸平行於y軸。
請搭配參閱『圖2B』至『圖2E』所示，從俯視來看，該p型井32形成一長方環狀，該n型重摻雜區33設置於該p型井32中；該p型重摻雜區34鄰接該n型重摻雜區33並與部分的該p型井32重疊，該第二接面場效應區域35被該p型井32環繞，於一實施例中，該第二接面場效應區域35具有一第三摻雜濃度，該第三摻雜濃度小於1E18 cm-3 ；於較佳實施例，該第三摻雜濃度介於1E16 cm-3 至2E17 cm-3 之間。本實施例中，該第二接面場效應區域35的一部分係被該p型井32所環繞，另一部分鄰接該p型重摻雜區34；於其他實施例中，該第二接面場效應區域35亦可以完全被該p型井32所環繞；或完全被該p型重摻雜區34所環繞，均可達本發明之功效。
於本發明中，該第二摻雜濃度和該第三摻雜濃度分別大於等於該第一摻雜濃度。於一實施例中，該第一接面場效應區域31具有一介於0.5μm至1μm之間的第一深度D1，該p型井32具有一介於0.5μm至1μm之間的第二深度D2，該第二接面場效應區域35具有一介於0.5μm至1μm之間的第三深度D3，於本實施例中，該第一深度D1與該第三深度D3大於等於該第二深度D2，例如『圖2D』所示，該第一深度D1與該第三深度D3相等，且均大於該第二深度D2。該p型井32、該n型重摻雜區33、該p型重摻雜區34分別具有一介於5E17cm-3 至3E18 cm-3 之間的第四摻雜濃度、一介於5E18 cm-3 至1E20 cm-3 之間的第五摻雜濃度以及一介於5E18 cm-3 至5E19 cm-3 之間的第六摻雜濃度；該n型重摻雜區33的摻雜可植入磷(Phosphorous)或氮(Nitrogen)，而該p型井32和該p型重摻雜區34的摻雜可植入鋁(Aluminum)或硼(Boron)，而所使用的能量介於10keV至1400keV 之間。
請續參『圖2C』，該閘極介電層40設置於該n型漂移層20上，該閘極介電層40可為氧化矽、含氮之氧化矽或氧化鋁等材料，以熱氧化、化學氣相沉積(Chemical vapor deposition，簡稱CVD)或原子層沉積(Atomic layer deposition，簡稱ALD)等方式製成。該閘電極50設置於該閘極介電層40上，為對應於該第一接面場效應區域31之上，該閘電極50的材質例如可為以磷為摻質的n型重摻雜多晶矽(poly-Si)或以硼為摻質的p型重摻雜多晶矽。該層間介電層60為設置於該閘極介電層40與該閘電極50上，其材質可為四乙氧基矽烷(Tetraethylorthosilicate，簡稱TEOS)、硼磷矽玻璃(Borophosphorsilicateglass，簡稱BPSG)、氮氧化物(Oxynitride)、未掺雜矽玻璃(Undoped silicate glass，簡稱USG)、氮化矽 (Silicon rich nitride，簡稱SRN)或上述組合。
該源極開口70為透過一蝕刻方式而形成，該源極開口70穿過該層間介電層60與該閘極介電層40，直至接觸部分的該n型重摻雜區33與部分的該p型重摻雜區34，而對應於該摻雜區域30之上，該源極開口70與另一該源極開口70a之間被該閘電極50與該層間介電層60間隔開。
請續參『圖2D』搭配『圖2B』，該接面開口80同樣以該蝕刻方式而形成，該接面開口80穿過該層間介電層60與該閘極介電層40，直至接觸該第二接面場效應區域35、部分該p型井32以及部分該p型重摻雜區34，該接面開口80同樣對應於該摻雜區域30之上，且該接面開口80與另一該接面開口80a之間被該閘電極50與該層間介電層60間隔開。
於本發明中，該接面開口80與該源極開口70彼此間隔設置於單一個該p型井32的區域面積中且形成一個單位晶胞(Cell)，而有效利用該碳化矽半導體元件的面積，如『圖2E』所示。
本實施例中，該些摻雜區域30係以類似於『圖2B』尺寸比例的長方形為舉例，於一單位晶胞內分別設置一個該p型井32，一個該n型重摻雜區33、一個該p型重摻雜區34，一個該第二接面場效應區域35以及一個該源極開口70與一個該接面開口80。但於其他實施例中，該些摻雜區域30亦可以為長邊與短邊比更大的長條狀，而於一單位晶胞內分別設置一個該p型井32，一個連續之該n型重摻雜區33或複數個間隔設置之該n型重摻雜區33、複數個間隔設置之該p型重摻雜區34，複數個間隔設置之該第二接面場效應區域35以及複數個間隔設置之該源極開口70與複數個間隔設置之該接面開口80。
如『圖2C』及『圖2E』所繪示，該第一金屬層100設置於該源極開口70的一底側，該第一金屬層100的材質可為鎳、鈦、鋁或其組合所形成的矽化物(Silicides)，較佳實施例為包含有鎳之矽化物，在此先以物理氣相沉積(Physical vapor deposition，簡稱PVD)或化學氣相沉積方式沉積後再施以退火(Annealing) 等方式所形成，該第一金屬層100與部分該n型重摻雜區33及部分該p型重摻雜區34接觸，而形成一歐姆接觸。
請續參考『圖2C』及『圖2E』，並搭配『圖1』，該第二金屬層110的材質可為鈦、鉬、鎳、鋁、矽化鈦、矽化鉬、矽化鎳、矽化鋁、氮化鈦、鋁-銅(AlCu)合金及鋁矽銅合金等，為使用物理氣相沉積或化學氣相沉積方式形成。於本發明中，該第二金屬層110包含一第一部分1101與一第二部分1102，該第一部分1101覆蓋該源極開口70而與該第一金屬層100電性連接，該第一部分1101覆蓋該接面開口80而與該第二接面場效應區域35形成一蕭基接觸(Schottky contact)，該蕭基接觸可形成一接面能障蕭基二極體，該第二部分1102，請參見圖3B，則覆蓋該閘極開口90並與該第一部分1101非接觸而電性絕緣。
請參閱『圖3A』及『圖3B』所示，該閘極開口90穿過該層間介電層60至該閘電極50，在本實施例中，該閘極開口90亦可以該蝕刻方式形成，而對應於該閘電極50之上，在此，該閘電極50與該n型漂移層20之間，還設有一場氧化層51(Field oxide)。
另外，請參閱『圖4』，為本發明另一實施例的示意圖，『圖4』之視角與『圖2B』相同，於本實施例中，該n型重摻雜區33包括複數個彼此鄰接的圍繞部331，該圍繞部331係形成一連續結構，該第二接面場效應區域35形成於該圍繞部331內，該p型重摻雜區34形成於該圍繞部331之間；請參閱『圖5』，為本發明又一實施例的示意圖，『圖5』之視角與『圖2B』相同，其中該n型重摻雜區33係形成一不連續結構且包括複數個間隔設置的圍繞部331，該第二接面場效應區域35形成於該圍繞部331內，該p型重摻雜區34形成於該圍繞部331之間且隔開該圍繞部331。
於本發明中，該碳化矽半導體元件還包含有一汲極120，該汲極120設置於該基板10遠離該n型漂移層20的一側，如圖2C所示。據此，該碳化矽半導體元件即可形成一整合結構，該整合結構具有一金屬氧化物半導體場效應電晶體以及一反向並聯該金屬氧化物半導體場效應電晶體的接面能障蕭基二極體。
綜上所述，由於本案該碳化矽半導體元件係將該n型重摻雜區、該p型重摻雜區、該源極開口以及該接面開口分別對應地設置於同一個該p型井中，並非佔用該p型井和該第一接面場效應區域的部分面積，亦非額外配置一面積予蕭基二極體，因此，相較於傳統的該整合元件在面積相同的情況下，本案的該碳化矽半導體元件的總通道寬度不受影響，相對地，流過該碳化矽半導體元件的電流也不受影響而達到降低導通電阻比的功效。
以上已將本發明做一詳細說明，惟以上所述者，僅爲本發明的一較佳實施例而已，當不能限定本發明實施的範圍。即凡依本發明申請範圍所作的均等變化與修飾等，皆應仍屬本發明的專利涵蓋範圍內。
10‧‧‧基板
20‧‧‧n型漂移層
30‧‧‧摻雜區域
31‧‧‧第一接面場效應區域
32‧‧‧p型井
33‧‧‧n型重摻雜區
331‧‧‧圍繞部
34‧‧‧p型重摻雜區
35‧‧‧第二接面場效應區域
40‧‧‧閘極介電層
50‧‧‧閘電極
51‧‧‧場氧化層
60‧‧‧層間介電層
70、70a‧‧‧源極開口
80、80a‧‧‧接面開口
90‧‧‧閘極開口
100‧‧‧第一金屬層
110‧‧‧第二金屬層
1101‧‧‧第一部分
1102‧‧‧第二部分
120‧‧‧汲極
D1‧‧‧第一深度
D2‧‧‧第二深度
D3‧‧‧第三深度
『圖1』，本發明的俯視示意圖。 『圖2A』，本發明一實施例中，於『圖1』的X區域放大示意圖。 『圖2B』，本發明一實施例中，於『圖2A』的X’區域放大示意圖。 『圖2C』，『圖2B』的A-A剖面示意圖。 『圖2D』，『圖2B』的B-B剖面示意圖。 『圖2E』，『圖2B』的C-C剖面示意圖。 『圖3A』，本發明一實施例中，於『圖1』的Y區域放大示意圖。 『圖3B』，『圖3A』的D-D剖面示意圖。 『圖4』，為本發明另一實施例的示意圖。 『圖5』，為本發明又一實施例的示意圖。

Claims (10)

  1. 一種碳化矽半導體元件，包括： 一具有一n型重摻雜的基板； 一設置於該基板上，具有一第一摻雜濃度的一n型漂移層； 複數個間隔設置於該n型漂移層的摻雜區域，該摻雜區域間形成一第一接面場效應區域，該摻雜區域包含有一p型井、一設置於該p型井中的n型重摻雜區、複數個鄰接該n型重摻雜區並與部分該p型井重疊的p型重摻雜區以及至少一與該p型重摻雜區相鄰的一第二接面場效應區域； 一設置於該n型漂移層上的閘極介電層； 一設置於該閘極介電層上的閘電極； 一設置於該閘極介電層與該閘電極上的層間介電層； 複數個穿過該層間介電層與該閘極介電層直至接觸部分該n型重摻雜區與部分該p型重摻雜區的源極開口； 複數個穿過該層間介電層與該閘極介電層直至接觸該第二接面場效應區域、部分該p型井以及部分該p型重摻雜區的接面開口； 複數個穿過該層間介電層至該閘電極的閘極開口； 一設置於該源極開口的一底側並與部分該n型重摻雜區以及部分該p型重摻雜區形成一歐姆接觸的第一金屬層；以及 一包含一第一部分與一第二部分的第二金屬層，該第一部分覆蓋該源極開口而與該第一金屬層電性連接，該第一部分覆蓋該接面開口而與該第二接面場效應區域形成一蕭基接觸，該第二部分覆蓋該閘極開口並與該第一部分電性絕緣。
  2. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該第一接面場效應區域具有一第二摻雜濃度，該第二接面場效應區域具有一第三摻雜濃度，該第二摻雜濃度與該第三摻雜濃度大於等於該第一摻雜濃度。
  3. 如申請專利範圍第2項所述的碳化矽半導體元件，其中該第二摻雜濃度與該第三摻雜濃度小於1E18 cm-3 。
  4. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該第一摻雜濃度小於5E17 cm-3 。
  5. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該p型井具有一第一深度，該第一接面場效應區域具有一第二深度，該第二接面場效應區域具有一第三深度；該第二深度與該第三深度大於等於該第一深度。
  6. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該第一金屬層包含含有鎳之矽化物。
  7. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該第二金屬層可選自鈦、鉬、鎳、鋁、矽化鈦、矽化鉬、矽化鎳、矽化鋁、氮化鈦、鋁銅合金及鋁矽銅合金所組成的群組。
  8. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該基板的電阻率小於0.3Ω*cm。
  9. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該n型重摻雜區包括複數個彼此鄰接而形成一連續結構的圍繞部，該第二接面場效應區域形成於該圍繞部內，該p型重摻雜區形成於該圍繞部之間。
  10. 如申請專利範圍第1項所述的碳化矽半導體元件，其中該n型重摻雜區包括複數個彼此間隔設置而形成一不連續結構的圍繞部，該第二接面場效應區域形成於該圍繞部內，該p型重摻雜區形成於該圍繞部之間且隔開該圍繞部。
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US11195922B2 (en) * 2019-07-11 2021-12-07 Fast SiC Semiconductor Incorporated Silicon carbide semiconductor device
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JP4013874B2 (ja) * 2003-09-29 2007-11-28 日産自動車株式会社 半導体装置
US8836015B2 (en) * 2005-02-11 2014-09-16 Alpha And Omega Semiconductor Incorporated Planar SRFET using no additional masks and layout method
DE112014001838T5 (de) * 2013-04-03 2015-12-17 Mitsubishi Electric Corporation Halbleitervorrichtung
TWI528565B (zh) * 2014-07-02 2016-04-01 Hestia Power Inc Silicon carbide semiconductor components
US9583482B2 (en) * 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices

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