TWI469353B - 溝槽式功率金氧半場效電晶體與其製造方法 - Google Patents

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Description

溝槽式功率金氧半場效電晶體與其製造方法
本發明有關於一種半導體元件結構及其製造方法，且特別是關於一種溝槽式功率金氧半場效電晶體及其製造方法。
為了滿足節能和降低系統功率損耗的需求，功率半導體，例如，功率金氧半場效電晶體(Power MOSFET)已被廣泛地運用於高電壓電器設備。於功率半導體的應用領域中，其中耐電壓能力(如崩潰電壓BVdss)與導通特性(如導通電阻Ron)為功率半導體非常重要的能力指標。
一般為了使功率半導體具有高崩潰電壓的特性，會於晶圓上功率半導體的周圍，設置至少一組由P型半導體與N型半導體形成的PN接面(p-n junction)以及由金屬形成的電場板(field plate)所構成的耐壓環結構，來提高功率半導體的逆向偏電壓。詳細地說，以溝槽式功率金氧半場效電晶體為例，耐壓環結構可為於具有N型摻雜物之磊晶層的上部分植入P型摻雜物形成P型摻雜區，並於P型摻雜區上方沉積金屬層，藉此，即能於溝槽式功率金氧半場效電晶體的底部(汲極端)電場，形成較和緩的電場分佈，進而可提高功率半導體的逆向偏電壓。然而，因每一組耐壓環，僅能提升功率半導體的崩潰電壓至一特定電壓值(例如30伏特)，因此，通常需設置複數組上述的耐壓環結構，來使功率半導體符合所需的耐壓電位。如此，上述的耐壓環結構既耗費大量晶圓面積，也同時增加製作的複雜度，進而功率半導體整體的製作成本也會大幅增加，導致經濟效益地 降低。
有鑑於此，本發明提供的一種溝槽式功率金氧半場效電晶體，可藉由設置複數個由主動區側向外延伸的溝槽於耐壓區，並圍繞於主動區內的元件，如此，可提升溝槽式功率金氧半場效電晶體的耐電壓能力並降低導通電阻，同時減少耐壓設計所需的空間，進而降低製作成本。
本發明實施例提供一種溝槽式功率金氧半場效電晶體，此溝槽式功率金氧半場效電晶體包括基材、複數個第一溝槽以及複數個第二溝槽。所述基材具有一主動區與一耐壓區且耐壓區環繞主動區。複數個第一溝槽位於主動區內。複數個第二溝槽具有絕緣層與導電材料，且位於耐壓區內，其中所述第二溝槽分別由主動區側向外延伸。此外，所述絕緣層位於第二溝槽之內側表面。
在本發明其中一個實施例中，上述溝槽式功率金氧半場效電晶體更包括至少一第一摻雜區。第一摻雜區形成在所述相鄰之第二溝槽之間，且上述第一摻雜區之導電型是與所述基材之導電型相異。
在本發明其中一個實施例中，上述溝槽式功率金氧半場效電晶體更包括至少一第二摻雜區。第二摻雜區形成在所述第二溝槽之間，且位於所述第一摻雜區之上，其中所述第二摻雜區之導電型是與所述基材之導電型相同或相反。
在本發明其中一個實施例中，上述第二溝槽以放射狀排列於主動區周圍。
在本發明其中一個實施例中，上述耐壓區至少具有一 側邊區域與一轉角區域，而位於在轉角區域中之所述第二溝槽以扇形方式排列。
在本發明其中一個實施例中，上述位於在轉角區域中之第二溝槽以等距方式排列。
在本發明其中一個實施例中，上述位於在轉角區域中的第二溝槽鄰近該主動區的一端的溝槽寬度小於遠離該主動區的一端的溝槽寬度。
本發明實施例提供一種溝槽式功率金氧半場效電晶體之製造方法，包括下列步驟：提供一基材，且所述基材具有一主動區與一耐壓區，其中上述之耐壓區環繞主動區；形成複數個第一溝槽於主動區內；形成複數個第二溝槽於耐壓區內，其中該些第二溝槽分別由主動區側向外延伸；形成一絕緣層於該些第二溝槽之內側表面；填入導電材料於該些第二溝槽中。
綜上所述，本發明實施例提供一種溝槽式功率金氧半場效電晶體，其中於耐壓區內佈設複數個由主動區側向外延伸且具有絕緣層與導電材料之溝槽，並該些溝槽圍繞於主動區內的元件。從而，可於逆偏壓操作時，運用降低表面電場原理，利用電位夾擠效應產生電荷平衡與電場舒緩之效果。如此，可在溝槽與側向或底部汲極端電場形成較和緩的電場分佈，進而可使溝槽式功率金氧半場效電晶體具有耐高電壓能力與低導通電阻的特性。同時，亦減少耐壓設計所需的空間，進而降低製作成本，提升經濟效益。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
 〔第一實施例〕
請參照圖1，圖1繪示本發明第一實施例之溝槽式功率金氧半場效電晶體的俯視示意圖。溝槽式功率金氧半場效電晶體包含基板(substrate)(未繪示)與位於基板上的磊晶層1(epitaxial layer)、複數個第一溝槽111以及複數個第二溝槽135，其中上述的基板與磊晶層1係合稱為基材(base)。
於此實施例中，磊晶層1可以是透過磊晶成長方式形成於基板的上方，但本發明並不以此為限，亦即可不需要成長此磊晶層1，直接將主動區與耐壓區形成於基板上，即基材係為基板。值得一提的是，基板可為矽基板(silicon substrate)，且具有第一導電型摻雜物。所述溝槽式功率金氧半場效電晶體的汲極區域設置於基板。於實務上，基板的種類與其摻雜物之導電型並無一定之限制，故不以此為限。磊晶層1具有第一導電型之摻雜物，其中，第一導電型之摻雜物可為N型摻雜物，但本實施例並不限制。
磊晶層1具有主動區11(active region)以及耐壓區13(termination region)，且耐壓區13環繞於主動區11。也就是說，耐壓區13圍繞於主動區11的四周，並緊鄰主動區11。耐壓區13內的結構可用以提高溝槽式功率金氧半場效電晶體的耐電壓能力，藉以保護設置於主動區11內的元件，避免過高電壓對主動區11內的元件造成損壞。
具體地說，複數個第一溝槽111位於磊晶層1的主動區11內，而複數個第二溝槽135位於磊晶層1的耐壓區13內。複數個第一溝槽111是分別自磊晶層1的上表面的主動區11向下延伸形成的。複數個第二溝槽135是分別自磊 晶層1的上表面的耐壓區13由主動區11側向外且向下延伸所形成的。換言之，第二溝槽135是由相鄰於主動區11內第一溝槽111的一端向遠離主動區11的一端(例如，鄰近磊晶層1的邊緣)方向延伸形成的。更具體來說，複數個第二溝槽135鄰近主動區11的一端相接或以一距離相鄰於主動區11內靠近耐壓區13的第一溝槽111的一端，且複數個第二溝槽135之間的空隙開口是朝向遠離主動區11的一端。第二溝槽135的溝槽長度則是由靠近主動區11的一端至遠離主動區11的一端來定義的。第二溝槽135的溝槽寬度則是由第二溝槽135的一內側至其相對的一側來定義。
值得一提的是，第一溝槽111以及第二溝槽135可藉由佈設具有對應第一溝槽111以及第二溝槽135位置與形狀圖案之光罩(mask)以及蝕刻(etching)等製程同時形成於磊晶層1上，但本發明並不以此為限，係可透過不同製程分別製作於磊晶層1上。詳細地說，第二溝槽135可利用深溝絕緣槽(Deep Trench)或淺溝絕緣槽回填(Shallow Trench Isolation，STI)等製程方式來建置。複數個第二溝槽135可以放射狀排列於主動區11內複數個第一溝槽111的周圍。
進一步地說，耐壓區13包含至少一個側邊區域131與一個轉角區域133，其中轉角區域133緊鄰側邊區域131。如圖1所示，位於側邊區域131內的多個第二溝槽135是以矩形排列方式，而位於轉角區域133內的多個第二溝槽135是以扇形狀方式排列，且亦可以等距方式排列。換言之，位於側邊區域131內的多個第二溝槽135是以平行方式排列。而位於轉角區域133內的多個第二溝槽135是以夾 角的方式排列，且相鄰的第二溝槽135之間的夾角大小，可為相同。
然實務上，多個第二溝槽135可以是以不同方式排列，例如輻射方式、環形方式或齒輪型方式等來排列，亦可由不同的夾角角度或間距來排列，詳細的排列方式會藉由後續例子來加以描述。要說明的是，多個第二溝槽135的排列方式並無一定之限制，故本實施例並不以此為限。
於此實施例中，所述第一溝槽111的溝槽深度與所述第二溝槽135的溝槽深度相等。所述第一溝槽111的溝槽寬度與所述第二溝槽135的溝槽寬度亦相等。但於實務中，第一溝槽111與第二溝槽135的溝槽深度與溝槽寬度可分別依據實際製程需求而設置，故本實施例並不限制。
附帶一提的是，第一溝槽111的實際結構並非為本發明所著重之部分，且第一溝槽111與第二溝槽135的實際製作方式會藉由後面的實施例來描述，故在此不再贅述。
接著，請參照圖2A到圖2G並同時參照圖1，圖2A到圖2G分別繪示第一實施例之溝槽式功率金氧半場效電晶體的A-A’剖面示意圖。
如圖2A所示，於本實施例中，複數個第二溝槽135內分別具有絕緣層141以及由導電材料所構成的導電結構143。絕緣層141用以包覆導電結構143，並可透過熱氧化(thermal oxidation)方式或是化學氣相沉積(chemical vapor deposition，CVD)方式形成於第二溝槽135內。於實務上，絕緣層141可由氧化物(oxide)或氮化矽(silicon nitride)等絕緣材質所構成。構成導電結構143的導電材料可以是多晶矽(polysilicon)、鋁(aluminum)或銅(copper)等導電材質，但 本實施例並不限制。
上述導電結構143與第二溝槽135上方開口之間的距離則可透過絕緣層141的厚度來設置。上述的導電結構143與第二溝槽135上方開口之間的距離亦可以為零。換言之，如圖2B所示，絕緣層141僅位於第二溝槽135之側邊與底邊的內側表面，並無覆蓋於導電結構143的上方。導電結構143的大小還可藉由絕緣層141於第二溝槽135內配置的比例來定義，例如可由朝向遠離主動區11(亦即磊晶層1外圍邊緣)方向配置的厚度來定義導電結構143於第二溝槽135內的寬度。於實務上，絕緣層141的厚度可依實際電位線分佈緩和效益等需求來設置，本實施例並不限制。
值得一提的是，於此實施例中，所述第二溝槽135內具有一個導電結構143，但亦可依需求具有兩個以上由導電材料所構成的導電結構143。舉例來說，可如圖2C所示，同時藉由佈設絕緣層141來包覆多個導電結構143、143’，使多個導電結構143、143’之間相互絕緣，但本實施例並不限制，且導電結構143、143’的電位並不限定於同一電位。換言之，即導電結構143、143’係可各自為浮接、接地或連接主動區11內元件的閘極金屬層的狀態。
更進一步地說，所述第二溝槽135中的導電結構143於實務中還可電性連接金屬層(未繪示)。所述金屬層可為浮接、接地或與圖1之主動區11內元件的閘極金屬層相接。從而，可使功率金氧半場效電晶體於逆偏壓操作時可利用耐壓區13(圖1)內的第二溝槽135之導電結構143的電位夾擠效應，達到電荷平衡(charge balance)並產生電場舒緩效果，藉以提高功率金氧半場效電晶體的耐電壓能力。
另外，如圖2D所示，還可於相鄰之第二溝槽135之間植入至少一第一摻雜區145，其中第一摻雜區145是透過植入第二導電型之摻雜物來形成的。於此實施例中，第二導電型之摻雜物可為P型摻雜物，且可利用離子植入方式佈植於相鄰之第二溝槽135之間。具體來說，第一摻雜區145是自磊晶層1的表面植入第二導電型之摻雜物並藉由熱擴散向下延伸形成的。此外，每一個第一摻雜區145所具有第二導電型之摻雜物的濃度可依據所需的電場舒緩效果以及耐壓需求而設置，本實施例並不限制。值得注意的是，第一摻雜區145所具有的導電型之摻雜物必須與基板以及磊晶層1所具有的導電型之摻雜物相異，但不限定於P型摻雜物。
此外，第一摻雜區145並不一定要緊鄰磊晶層1之表面，也可如圖2E所示，第一摻雜區145可距磊晶層1之表面一段距離L。於實務上，所述距離L可依據所需的電場舒緩效果以及耐壓需求來配置，故本實施例並不限制。如上述，實務上，可於相鄰之第二溝槽135之間可向下植入多個具第二導電型之摻雜物的第一摻雜區145，且每一個第一摻雜區145之間的間距可依耐壓設計需求來配置。
如圖2F所示，還可於植入第一摻雜區145之後，接著於相鄰之第二溝槽135之間對應第一摻雜區145的位置向下植入與磊晶層1之導電型相同之摻雜物(如具第一導電型之摻雜物，例如N型摻雜物)或是與磊晶層1之導電型相異之的摻雜物(如具第二導電型之摻雜物，例如P型摻雜物)以形成至少一第二摻雜區147，並使第二摻雜區147位於第一摻雜區145之上。第二摻雜區147與第一摻雜區145可分別具有不同導電類 型之摻雜物，且相互分離。於此實施例中，每一個第二摻雜區147具有第一導電型之摻雜物，但其所具有之第一導電型之摻雜物的濃度可依據所需的電場舒緩效果或耐壓需求來設置，故本實施例並不限制。第二摻雜區147與第一摻雜區145的相對位置，並不限定於垂直方向的排列，亦可以平行方式排列。第二摻雜區147與第一摻雜區145的位置亦不限定於相鄰之第二溝槽135之間。此外，第二摻雜區147與第一摻雜區145的深度亦可大於第二溝槽135的深度，其位置可根據所需的電場舒緩效果或耐壓需求來設置。
如同上述第二摻雜區147並不一定要緊鄰磊晶層1之表面，也可如圖2G所示，第二摻雜區147可距離磊晶層1之表面的一段距離L。所述距離L亦可依據所需的電場舒緩效果以及耐壓需求來配置，但本實施例並不以此限制。要說明的是，圖2A到圖2G分別僅為溝槽式功率金氧半場效電晶體的A-A’剖面示意圖，並非用以限定本發明。
據此，所述的溝槽式功率金氧半場效電晶體可藉由調整配置磊晶層1的第一導電型之摻雜物的濃度、耐壓區13中第二溝槽135的實際結構，例如第二溝槽135的溝槽寬度、相鄰之第二溝槽135之間的距離、溝槽深度以及導電材料的配置方式等以及第一摻雜區145與第二摻雜區147的數量、位置與摻雜物的濃度，來達到溝槽式功率金氧半場效電晶體的所需的耐電壓能力(即崩潰電壓BVdss)，同時亦有效地縮小耐壓所需的設計空間。此外，還可對磊晶層1的電阻值與厚度做最佳化的調整，降低導通電阻的電阻值，進而降低溝槽式功率金氧半場效電晶體的導通損失。
〔第二實施例〕
另外，所述第一摻雜區145的佈設位置進一步還可有其他實施方式。請參照圖3A與圖3B，圖3A與圖3B分別繪示本發明第二實施例之溝槽式功率金氧半場效電晶體的第一摻雜區以及第二摻雜區之分布的俯視圖。
如圖3A所示，所述具與磊晶層1導電型之摻雜物相異的第一摻雜區145a可佈植於相鄰之第二溝槽135之間空隙的中心位置。第一摻雜區145a的長度是介於第二溝槽135的溝槽長度之間，但本發明並不以此為限，第一摻雜區145a的長度亦可大於或等於第二溝槽135的長度。第一摻雜區145a的最大溝槽寬度是由相鄰之第二溝槽135之間的空隙來定義。第一摻雜區145a亦可佈設於靠近相鄰之第二溝槽135之中的其中一個溝槽，或是靠近第二溝槽135的其中一端，例如，靠近主動區11的一端或是遠離主動區11的一端。
所述第一摻雜區145a亦可如圖3B所示，分為多個相同大小的第一摻雜區145b，分別自第二溝槽135靠近主動區11的一端，往遠離主動區11的方向佈設於相鄰之第二溝槽135之間。此外，相同大小的第一摻雜區145b之間的間隔可相互間隔一段距離。相同大小的第一摻雜區145b的第一導電型之摻雜物的濃度可為相同或不同，並無一定限制，故本實施例並不限制。同樣地，相同大小的第一摻雜區145b所向下佈植的深度亦可為同一深度或者是不同的深度，且第一摻雜區145b所向下佈植的深亦可低於第二溝槽135的溝槽深度(未繪示)，本實施例亦不限制。
同理，上述之具與磊晶層1之導電型相同或相異之摻雜物的第二摻雜區(未繪示於圖3A與圖3B)亦可跟隨著第一摻 雜區145a、145b佈設的位置以及大小改變，只要使第二摻雜區位於第一摻雜區145a或第一摻雜區145b之上即可，本實施並不限制。
要說明的是，第一摻雜區145a、145b以及第二摻雜區的實際佈植位置以及分佈方式，是根據耐壓區13所需承受的耐電壓能力或所需的電場舒緩效果而配置，圖3A以及圖3B分別僅為其中一種分佈示意圖，並非用以限定本發明。
〔第三實施例〕
接著，請參照圖4A與圖4B，圖4A與圖4B分別繪示本發明第三實施例之溝槽式功率金氧半場效電晶體的金屬層佈設方式示意圖。
金屬層139可透過複數個接觸通孔137電性連接複數個第二溝槽135。具體地說，如圖4A所示，複數個接觸通孔137可分別於磊晶層1之耐壓區(未繪示於圖4A及圖4B)對應所述第二溝槽135的位置向下蝕刻形成，以使所述接觸通孔137電性連接由填入第二溝槽135內的導電材料所構成的導電結構(未繪示於圖4A及圖4B)。每一個第二溝槽135可透過至少一個接觸通孔137來與金屬層139電性連接。所述金屬層139藉此可經由所述接觸通孔137電性連接由填入第二溝槽135內的導電材料所構成的導電結構。
金屬層139可如前述實施例所述為浮接、接地或與圖1之主動區11內元件的閘極金屬層(未繪示於圖4A及圖4B)相接，進而可透過控制金屬層139的電位使所述第二溝槽135中的導電結構形成側邊夾擠狀態，從而使電場產生舒緩效果，據此可提高耐電壓能力。
所述金屬層139可同時覆蓋所述第二溝槽135上的接觸通孔137。所有所述金屬層139的長度可如圖4A所示小於或等於所述第二溝槽135的溝槽長度。所述金屬層139的長度也可如圖4B所示，大於所述第二溝槽135的溝槽長度。換言之，所述金屬層139的實際製作尺寸可依據製程需要，透過金屬沉積(metal deposition)方式來設置，只要可於所述第二溝槽135中的導電結構電性連接即可，本實施例並不限制。
〔第四實施例〕
如前述實施例中所述，溝槽式功率金氧半場效電晶體中轉角區域內的第二溝槽可以使用不同的排列方式。請參考圖5A到圖5C並同時參考圖1，圖5A到圖5C分別繪示本發明第四實施例之溝槽式功率金氧半場效電晶體的第二溝槽排列方式示意圖。
於第一實施例中，如圖5A所示，轉角區域133內的第二溝槽135可以扇形方式排列，且相鄰的第二溝槽135之間以等距方式，例如間隔一預設距離D1。然而轉角區域133內的第二溝槽135，亦可如圖5B所示，以扇形方式排列，但相鄰之第二溝槽135之間鄰近主動區11一端的間距D2小於遠離主動區11一端之間的間距D1。此外，轉角區域133內的第二溝槽135亦可以扇形方式排列，而相鄰的第二溝槽135之間可以是利用夾角角度設定(例如設定夾角角度為45度)的方式來排列。
轉角區域內133的第二溝槽135還可如圖5C所示以齒輪狀排列，其中相鄰的第二溝槽135之間的間距D1為相等。第 二溝槽135的溝槽寬度也可因第二溝槽135的排列方式而有所不同，例如於圖5C中，多個第二溝槽135鄰近主動區11一端的溝槽寬度小於遠離主動區11一端的溝槽寬度。
要說明的是，於實務上，第二溝槽135於轉角區域133的排列方式以及第二溝槽135的結構(例如溝槽長度或溝槽寬度等)可因實際製程或耐壓需求(例如耐壓空間設計限制)而有所變化，故圖5A到圖5C分別僅為第二溝槽135於轉角區域133排列的一種示意圖，並非用以限定本發明。
〔第五實施例〕
前述實施例中，溝槽式功率金氧半場效電晶體中第二溝槽135的溝槽兩端的寬度以及形狀也可依不同的設計需求來設置。請參考圖6A到圖6E並同時參考圖1，圖6A到圖6E分別繪示本發明第五實施例之溝槽式功率金氧半場效電晶體的第二溝槽結構示意圖。
所述第二溝槽135的其中一端的溝槽寬度可小於或大於另一端的溝槽寬度。換言之，可如圖6A所示之第二溝槽135a以梯型形狀佈設排列於耐壓區13內。進一步地說，第二溝槽135a鄰近主動區11的一端之溝槽寬度可小於遠離主動區11的一端的溝槽寬度。所述第二溝槽135還可以如圖6B之第二溝槽135b，遠離主動區11的一端的溝槽形狀可為方型形狀，且呈方型形狀的一端之溝槽寬度大於鄰近主動區11的一端的溝槽寬度。接著，遠離該主動區11的一端的溝槽寬度亦可是小於鄰近主動區11的一端的溝槽寬度。舉例來說，如圖6C之第二溝槽135c，遠離該主動區11的一端的溝槽形狀也可以為彈頭形狀，且第二溝槽135c呈彈頭形狀的一端之溝槽寬度小於鄰近主動 區11的一端的溝槽寬度。又如圖6D所示之第二溝槽135d，遠離主動區11的一端的溝槽形狀可為環型形狀，且呈環型形狀的一端之溝槽寬度大於鄰近主動11區的一端的溝槽寬度。另外，所述第二溝槽135還可以如圖6E之第二溝槽135e，遠離主動區11的一端的溝槽形狀可為橢圓形狀，且呈橢圓形狀的一端之溝槽寬度大於鄰近主動區11的一端的溝槽寬度。
附帶一提的是，由導電材料所形成的導電結構(未繪示)的形狀也可隨者第二溝槽的實際結構進行變化。進一步地說，導電結構的大小可透過第二溝槽135內的所佈設的絕緣層來定義。換言之，第二溝槽135a、135b、135c、135d以及135e中導電材料所形成的導電結構與絕緣層(未繪示)的比例可依照耐壓設計需求來設置，故本發明並不限制。
要說明的是，所述第二溝槽135的形狀可依據不同耐壓需求或是製程要求來對應設計，圖6A到圖6E分別僅為第二溝槽的其中一種結構變化示意圖，並非用以限定本發明。
〔第六實施例〕
接下來，請參照圖7並同時參照圖8A到圖8K。圖7繪示本發明第六實施例所述之溝槽式功率金氧半場效電晶體的製作方法之流程圖。圖8A到圖8K分別繪示對應本發明第六實施例所述之溝槽式功率金氧半場效電晶體的結構製程示意圖。
首先，如圖8A所示，執行步驟S110，提供一基材(未繪示)，且所述基材可為由一基板(未繪示)與磊晶層2所組成。具體地說，可於基板上成長磊晶層2，其中磊晶層2具有第一導電型之摻雜物。但本發明並不以此為限，亦可不 需要成長此磊晶層2，直接將主動區21與耐壓區23形成於基板上，如此，基材即為基板。所述第一導電型之摻雜物可為N型摻雜物，但本實施例並不限制。進一步地說，磊晶層2可透過磊晶成長方式形成基板上方。磊晶層2的表面具有主動區21與耐壓區23，其中耐壓區23環繞於主動區21的周圍，且緊鄰主動區21。
基板可例如為矽基板，且具有第一導電型之摻雜物。所述溝槽式功率金氧半場效電晶體的汲極區域(未繪示)設置位於基板下方。於實務上，基板的種類與其摻雜物之導電形式並無一定之限制，故不以此為限。
隨後，如圖8B所示，於磊晶層2的表面形成一氧化層25，其中氧化層的材質可為二氧化矽，但本實施例並不限制。
其後，於步驟S120中，如圖8C所示，於磊晶層2的主動區21內向下形成複數個第一溝槽211，並於磊晶層2的耐壓區23內向下形成複數個第二溝槽231。詳細地說，可透過佈設具有所需第一溝槽211以及第二溝槽231圖案之光罩(未繪示)於磊晶層2的主動區21以及耐壓區23的表面，並藉由微影以及蝕刻等製程分別以同一個或不同光罩形成第一溝槽211以及第二溝槽231。第二溝槽231之光罩可依據實際耐壓設計需求而設計，其中第二溝槽231的圖案可例如為由圖6A到圖6E所示，但本實施例並不限制。於此實施例中，所述第二溝槽231是以放射狀排列於主動區21內複數個第一溝槽211的周圍，且第二溝槽231分別是由主動區21側向外延伸。更具體地說，與此實施例中，第二溝槽231是由相鄰於主動區21內第一溝槽 211的一端往遠離主動區21的一端的方向延伸而形成。
耐壓區23可如第一實施例所述具有側邊區域(未繪示於圖8A到圖8K)與轉角區域(未繪示於圖8A到圖8K)。於此實施中，位於在轉角區域中之第二溝槽231可以扇形方式排列，但相鄰之第二溝槽231之間的間距可為等距或是依需求而設置，本實施例並不限制。第二溝槽231於轉角區域內的排列方式亦可參照圖5A到圖5C，但本實施例並不以此為限。而位於在側邊區域中之第二溝槽231則可以矩形方式排列，但相鄰之第二溝槽231之間的間距可為等距或是依需求而設置，本實施例並不限制。
值得一提的是，所述第二溝槽231可利用深溝絕緣槽(Deep Trench)或淺溝絕緣槽回填(Shallow Trench Isolation，STI)等製程方式來建置。
接著，於步驟S130中，如圖8D所示，於複數個第一溝槽211內形成絕緣層213(例如，閘極氧化層Gate Oxide layer)以及於複數個第二溝槽231內形成絕緣層233。絕緣層213、233可由熱氧化的方式或是化學氣相沉積方式形成於第一溝槽211以及第二溝槽135。於實務上，絕緣層213、233可由氧化物(oxide)或氮化矽(silicon nitride)等絕緣材質所構成，但本實施例並不以此為限。
而後，如圖8E所示，分別於複數個第一溝槽211以及複數個第二溝槽231填入導電材料，以分別於所述第一溝槽211形成導電結構215以及於第二溝槽231形成導電結構235(步驟S140)。此外，視設計的需求而定，可再於第一溝槽211以及第二溝槽231內，再行沉積絕緣層213及233，以使絕緣層213及233分別覆蓋於導電結構215以 及235之上。導電結構215的結構以及與第一溝槽211上方開口的距離可透過絕緣層213來定義。同樣地，導電結構235的結構以及與第二溝槽231上方開口的距離可透過絕緣層233來定義。第二溝槽231內亦可透過絕緣層213來形成兩個以上的導電結構235，且多個導電結構的電位並不限定於同一電位。另外，構成導電結構215、235的導電材料可以是多晶矽(polysilicon)、鋁(aluminum)或銅(copper)等導電材質，但本實施例並不以此為限。
接著，如圖8F所示，於步驟S150中，於相鄰之第一溝槽211之間透過離子佈植方式植入具有第二導電型之摻雜物，並透過熱擴散(drive-in)製程，使具有第二導電型之摻雜物向下擴散以形成本體區217。值得一提的是，於此步驟中，可同時依需求於相鄰之第二溝槽231之間植入具有與磊晶層2之導電型相異之摻雜物，例如為第二導電型之摻雜物，以形成至少一個第一摻雜區(未繪示)。第一摻雜區的摻雜物之濃度與第一摻雜區的植入位置、植入數量以及植入的深度可依耐壓需求而設置，本實施例並不限制。所述第二導電型之摻雜物可例如為P型摻雜物，但本實施例並不以此為限。
隨後，於步驟S160中，如圖8G所示，於磊晶層2主動區21內對應本體區217位置，植入具第一導電型之摻雜物，以形成源極摻雜區219。同樣地，於此步驟中，亦可同時依需求於相鄰之第二溝槽231之間對應第一摻雜區的位置植入具有磊晶層2之導電型相同之摻雜物，例如為第一導電型之摻雜物，以形成至少一個第二摻雜區(未繪示)。然而如前述，第二摻雜區也可以是由具有與磊晶層2之導電 型相異之摻雜物所形成的，本實施例並不限制。另外，所述第二摻雜區是位於第一摻雜區之上，並且第二摻雜區與第一摻雜區之間相互分離。第二摻雜區的摻雜物之濃度與第二摻雜區的植入位置、植入數量以及植入的深度可根據所需的電場舒緩效果或耐壓需求而設置，但本實施例並不限制。附帶一提的是，第一摻雜區與第二摻雜區的相對位置，並不限定於垂直方向的排列，亦可以平行方式排列。第一摻雜區與第二摻雜區的位置亦不限定於相鄰之第二溝槽231之間。
接著，於步驟S170，如圖8H所示，於磊晶層2的上表面透過沉積一層非摻雜的矽玻璃(Undoped silicate glass，USG)或硼磷矽玻璃(boro-phospho-silicate，BPSG)等材料形成的層間絕緣層221(Inter-Layer Dielectric)，以覆蓋第一溝槽211以及第二溝槽231。隨後，如圖8I所示，於層間絕緣層221上透過微影及蝕刻等製程於對應源極摻雜區219以及第二溝槽231中導電結構235的位置形成複數個接觸通孔223(contact via，CT)。複數個接觸通孔223分別電性連接源極摻雜區219以及第二溝槽231中的導電結構235。
而後，於步驟S180中，如圖8J所示，於磊晶層2及層間絕緣層221上對應源極摻雜區219以及第二溝槽231中導電結構235的位置沉積金屬層。從而，可於對應源極摻雜區219的磊晶層2及層間絕緣層221之上形成源極金屬層225，而於對應第二溝槽231中導電結構235的位置的磊晶層2及層間絕緣層221之上形成金屬層227。源極金屬層225可透過接觸通孔223電性連接至源極摻雜區219。金 屬層227可透過接觸通孔223電性連接第二溝槽231中導電結構235。此外，金屬層227可依耐壓設計需求為浮接、接地或是電性連接主動區21內元件的閘極金屬層(未繪示)，故本發明並不限制。
最後，於步驟S190中，如圖8K所示，沉積一由襯墊氧化層(oxide pad)以及氮化矽層(nitride)形成的保護層229覆蓋於於源極金屬層225以及金屬層227之上，以對源極金屬層225與金屬層227進行保護，避免源極金屬層225以及金屬層227受到汙染。
據此，主動區21內第一溝槽211以及耐壓區23內的第二溝槽231可同時形成，進而可減少製程的複雜度。同時，可藉由設計第二溝槽231的排列方式、第二溝槽231的結構以及相鄰之第二溝槽231之間第一、第二摻雜物的設置方式，來調整耐壓區23的耐電壓能力。要說明的是，圖8A到圖8K僅為對應第六實施例所述溝槽式功率金氧半場效電晶體的結構製程示意圖，並非用以限定本發明。
綜上所述，本發明實施例提供一種溝槽式功率金氧半場效電晶體，可利用降低表面電場(Reduce Surface Field，Resurf)原理，藉由於耐壓區內佈設複數個由主動區側向外延伸之並具有導電材料之溝槽圍繞於主動區內的元件，提升溝槽式功率金氧半場效電晶體的耐電壓能力。
所述槽式功率金氧半場效電晶體可藉由於耐壓區內佈設的溝槽中的導電材料的電位側邊夾擠效應產生電場舒緩之效果，有效地提升溝槽式功率金氧半場效電晶體的崩潰電壓。據此，可將磊晶層的電阻值與磊晶層厚度進行相應調整，以降低導通電阻，進而降低導通損失。此外 ，本發明實施例還可藉由設計耐壓區內溝槽的結構與形狀、佈設方式、溝槽內導電槽料與絕緣層的分布以及調整植入於相鄰溝槽之間摻雜區的設置方式(例如濃度、數量或位置等)來配置槽式功率金氧半場效電晶體的耐電壓能力。
另外，本發明實施例雖以溝槽式功率金氧半場效電晶體的製程方式為例，但所述之溝槽式耐壓設計亦可應用於其他功率半導體製程，例如水平式雙擴散金氧半場效電晶體(LDMOS)、功率積體電路Bipolar-CMOS-DMOS，BCD)或超高壓(Ultra High Voltage，UHV)等製程。所述槽式功率金氧半場效電晶體可於製作主動區內的元件時，同時製作耐壓區內的溝槽降低製程時間，還可減少耐壓設計所需的空間，進而降低製作成本。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。
1、2‧‧‧磊晶層
11、21‧‧‧主動區
111、211‧‧‧第一溝槽
217‧‧‧本體區
219‧‧‧源極摻雜區
221‧‧‧層間絕緣層
223‧‧‧接觸通孔
225‧‧‧源極金屬層
227‧‧‧金屬層
229‧‧‧保護層
13、23‧‧‧耐壓區
131‧‧‧側邊區域
133‧‧‧轉角區域
135、135a~135e、231‧‧‧第二溝槽
137‧‧‧接觸通孔
139‧‧‧金屬層
141、213、233‧‧‧絕緣層
143、143’、215、235‧‧‧導電結構
145、145a、145b‧‧‧第一摻雜區
147‧‧‧第二摻雜區
25‧‧‧氧化層
L、D1、D2‧‧‧距離
S110~S190‧‧‧步驟
圖1是本發明第一實施例之溝槽式功率金氧半場效電晶體的俯視示意圖。
圖2A~2G是本發明第一實施例之溝槽式功率金氧半場效電晶體的的A-A’剖面示意圖。
圖3A~3B是本發明第二實施例之溝槽式功率金氧半場效電晶體的第一摻雜區以及第二摻雜區分布示意圖。
圖4A~4B是本發明第三實施例之溝槽式功率金氧半場效電晶體的金屬層佈設方式示意圖。
圖5A~5C是本發明第四實施例之溝槽式功率金氧半場效電晶體的第二溝槽排列方式示意圖。
圖6A~6E是本發明第五實施例之溝槽式功率金氧半場 效電晶體的第二溝槽結構示意圖。
圖7是本發明第六實施例之溝槽式功率金氧半場效電晶體的製作方法之流程圖。
圖8A~8K是根據本發明第六實施例之溝槽式功率金氧半場效電晶體製程示意圖。
1‧‧‧磊晶層
11‧‧‧主動區
111‧‧‧第一溝槽
13‧‧‧耐壓區
131‧‧‧側邊區域
133‧‧‧轉角區域
135‧‧‧第二溝槽

Claims (16)

  1. 一種溝槽式功率金氧半場效電晶體，包括：一基材，具有一主動區與一耐壓區，且該耐壓區環繞該主動區；複數個第一溝槽，位於該主動區內；以及複數個具有一絕緣層與一導電材料之第二溝槽，位於該耐壓區內，且該些第二溝槽分別由該主動區側向外延伸；其中，該絕緣層位於第二溝槽之內側表面，且該些第二溝槽以放射狀排列於該主動區周圍。
  2. 如申請專利範圍第1項所述的溝槽式功率金氧半場效電晶體，更包括：至少一第一摻雜區，形成在該些第二溝槽之間，且該第一摻雜區之導電型是與該基材之導電型相異。
  3. 如申請專利範圍第2項所述的溝槽式功率金氧半場效電晶體，更包括：至少一第二摻雜區，形成在該些第二溝槽之間，其中該第二摻雜區位於該第一摻雜區之上，且該第二摻雜區之導電型是與該基材之導電型相同或相反。
  4. 如申請專利範圍第1項所述的溝槽式功率金氧半場效電晶體，其中每一個該第二溝槽的其中一端的溝槽寬度小於或大於另一端的溝槽寬度。
  5. 如申請專利範圍第1項所述的溝槽式功率金氧半場效電晶 體，其中該耐壓區至少具有一側邊區域與一轉角區域，位於在該轉角區域中之該些第二溝槽以扇形方式排列。
  6. 如申請專利範圍第5項所述的溝槽式功率金氧半場效電晶體，其中位於在該轉角區域中之該些第二溝槽以等距方式排列。
  7. 如申請專利範圍第5項所述的溝槽式功率金氧半場效電晶體，其中位於在該轉角區域中的該些第二溝槽鄰近該主動區的一端的溝槽寬度小於遠離該主動區的一端的溝槽寬度。
  8. 如申請專利範圍第1項所述的溝槽式功率金氧半場效電晶體，其中該些第二溝槽中具有兩個以上由導電材料形成的導電結構。
  9. 一種溝槽式功率金氧半場效電晶體之製造方法，包括下列步驟：提供一基材，且該基材具有一主動區與一耐壓區，該耐壓區環繞該主動區；形成複數個第一溝槽於該主動區內；形成複數個第二溝槽於該耐壓區內，其中該些第二溝槽分別由該主動區側向外延伸；形成一絕緣層於該些第二溝槽之內側表面；以及填入一導電材料於該些第二溝槽中，其中該些第二溝槽以放射狀形成於該主動區的周圍。
  10. 如申請專利範圍第9項所述的溝槽式功率金氧半場效電晶體之製造方法，更包括： 在該些第二溝槽之間形成至少一第一摻雜區，且該第一摻雜區之導電型是與該基材之導電型相異。
  11. 如申請專利範圍第10項所述的溝槽式功率金氧半場效電晶體之製造方法，更包括：在該些第二溝槽之間形成至少一第二摻雜區，位於該第一摻雜區之上，且該第二摻雜區之導電型是與該基材之導電型相同或相反。
  12. 如申請專利範圍第9項所述的溝槽式功率金氧半場效電晶體之製造方法，其中每一個該第二溝槽的其中一端的溝槽寬度小於或大於另一端的溝槽寬度。
  13. 如申請專利範圍第9項所述的溝槽式功率金氧半場效電晶體之製造方法，其中該耐壓區至少具有一側邊區域與一轉角區域，位於在該轉角區域中之該些第二溝槽以扇形方式排列。
  14. 如申請專利範圍第13項所述的溝槽式功率金氧半場效電晶體之製造方法，其中位於在該轉角區域中之該些第二溝槽以等距方式排列。
  15. 如申請專利範圍第13項所述的溝槽式功率金氧半場效電晶體之製造方法，其中位於在該轉角區域中的該些第二溝槽鄰近該主動區的一端的溝槽寬度小於遠離該主動區的一端的溝槽寬度。
  16. 如申請專利範圍第9項所述的溝槽式功率金氧半場效電晶體之製造方法，其中該些第二溝槽中具有兩個以上由導電材料形 成的導電結構。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102014437B1 (ko) * 2013-10-17 2019-10-21 에스케이하이닉스 주식회사 다원화된 측벽 산화막 구조를 갖는 반도체 장치 및 그 제조 방법
US9466730B2 (en) 2014-01-17 2016-10-11 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
TWI557916B (zh) * 2014-04-25 2016-11-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
TWI546970B (zh) 2014-05-13 2016-08-21 帥群微電子股份有限公司 半導體元件的終端結構及其製造方法
US9548354B1 (en) * 2015-12-17 2017-01-17 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
JPWO2017187856A1 (ja) * 2016-04-27 2018-05-10 三菱電機株式会社 半導体装置
US10950699B2 (en) 2019-08-05 2021-03-16 Vishay-Siliconix, LLC Termination for vertical trench shielded devices
CN114335164A (zh) * 2022-01-17 2022-04-12 中国电子科技集团公司第二十四研究所 功率半导体器件及其制造方法
CN115602709B (zh) * 2022-10-24 2023-12-19 上海功成半导体科技有限公司 一种超结器件终端保护的版图结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200802853A (en) * 2006-03-10 2008-01-01 Alpha & Amp Omega Semiconductor Ltd Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
TW200917476A (en) * 2007-09-21 2009-04-16 Fairchild Semiconductor Superjunction structures for power devices and methods of manufacture
US20110121386A1 (en) * 2009-11-20 2011-05-26 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates as termination

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004052678B3 (de) * 2004-10-29 2006-06-14 Infineon Technologies Ag Leistungs- Trenchtransistor
US7595542B2 (en) * 2006-03-13 2009-09-29 Fairchild Semiconductor Corporation Periphery design for charge balance power devices
US8928065B2 (en) * 2010-03-16 2015-01-06 Vishay General Semiconductor Llc Trench DMOS device with improved termination structure for high voltage applications
TWI455287B (zh) * 2010-11-04 2014-10-01 Sinopower Semiconductor Inc 功率半導體元件之終端結構及其製作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200802853A (en) * 2006-03-10 2008-01-01 Alpha & Amp Omega Semiconductor Ltd Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
TW200917476A (en) * 2007-09-21 2009-04-16 Fairchild Semiconductor Superjunction structures for power devices and methods of manufacture
US20110121386A1 (en) * 2009-11-20 2011-05-26 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates as termination

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