CN114335164A - 功率半导体器件及其制造方法 - Google Patents

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杨永晖
蒋和全
李儒章
张培健
钟怡
王鹏
王育新
付晓君
唐昭焕
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Abstract

本发明提供了一种功率半导体器件及其制造方法，在外延层的终端区中设置多个沿第一方向贯穿外延层延伸至衬底中的第二电阻场板结构，且多个第二电阻场板结构在第一平面内呈放射状设置，从靠近元胞区的一侧延伸至远离元胞区的一侧，多个紧耦合的第二电阻场板结构形成一个向四周发散的更均匀的三维电场分布，优化了对元胞区空间耗尽区电荷的引导束缚效果，提高了整个功率半导体器件的耐压性能；终端区的第二电阻场板结构与元胞区的第一电阻场板结构均为第二代基于体内电阻场板的超结技术，工艺兼容，制造成本低，且工艺难度低；采用基于深槽刻蚀的现代2.5维立体加工工艺，利于结构小型化设计和高密度化设计，更适应现代集成半导体器件超越摩尔的发展方向。

Description

功率半导体器件及其制造方法
技术领域
本发明属于半导体器件及集成电路技术领域，尤其是涉及一种功率半导体器件及其制造方法。
背景技术
受基于PN结电荷平衡的超结技术(Superjunction)的启发，有学者发现了体内电阻场板具有类似PN结超结作用，提出了一些基于体内电阻场板的有源器件结构，具有一些相对PN结超结性能优点。自上世纪70年代始，电阻场板就开始被应用于高压功率半导体器件，但主要用于高压功率半导体器件的表面或边缘，很少有用于体内的。
同时，高压功率半导体器件的有缘元胞结构承受的电压较高，为了提高其耐压能力，有必要在有源元胞结构的外围设置耐压终端结构；但是，如同PN结超结结构一样，在器件结构中，有源元胞结构先于耐压终端结构，现有技术中还没有发现基于体内电阻场板的耐压终端结构。
因此，如何提出一种基于体内电阻场板的耐压终端结构是目前急需解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种体内电阻场板终端耐压结构的技术方案，用于解决上述技术问题。
为了实现上述目的及其他相关目的，本发明提供的技术方案如下。
一种功率半导体器件，包括：
衬底，具有相对设置的正面和背面；
外延层，设置在所述衬底的正面上，其包括在第一平面内相邻设置的元胞区和终端区，所述终端区包围所述元胞区；
有源区，设置在所述元胞区中且位于所述外延层的顶部，其内形成有元胞结构；
多个第一电阻场板结构，设置在所述外延层的元胞区中，沿第一方向贯穿所述外延层延伸至所述衬底中，多个所述第一电阻场板结构沿第二方向在所述第一平面内延伸；
多个第二电阻场板结构，设置在所述外延层的终端区中，沿所述第一方向贯穿所述外延层延伸至所述衬底中，多个所述第二电阻场板结构在所述第一平面内呈放射状设置，从靠近所述元胞区的一侧延伸至远离所述元胞区的一侧；
第一电极，设置在所述外延层的元胞区上，且与各个所述第一电阻场板结构欧姆接触；
第二电极，设置在所述外延层的终端区靠近所述元胞区的一侧上，与各个所述第二电阻场板结构欧姆接触，且所述第二电极包围所述第一电极；
第三电极，设置在所述外延层的终端区远离所述元胞区的一侧上，与各个所述第二电阻场板结构欧姆接触，且所述第三电极包围所述第二电极；
第四电极，设置在所述衬底的背面上，且通过所述衬底分别与各个所述第一电阻场板结构及各个所述第二电阻场板结构欧姆接触；
其中，所述第一平面平行于所述衬底的正面，所述第一方向垂直于所述第一平面。
可选地，在所述第一平面内，所述终端区拐角处的所述第二电阻场板结构与所述第二方向成45°角设置。
可选地，在所述第一平面内，从所述终端区的拐角处过渡到所述终端区的平边处，至少有一个所述第二电阻场板结构的形状呈Y字形。
可选地，在所述第一平面内，所述第三电极电接触与所述第二电极电接触之间的最小距离大于等于所述第一电阻场板结构沿着所述第一方向的尺寸。
可选地，在所述第一平面内，多个所述第一电阻场板结构沿着第三方向按照第一间距等间距设置，相邻两个所述第二电阻场板结构之间的最小距离小于等于所述第一间距，其中，所述第三方向垂直于所述第二方向。
可选地，所述功率半导体器件还包括沟道阻断层，所述沟道阻断层设置在所述外延层的终端区中且位于所述外延层的顶部，所述沟道阻断层的掺杂类型与所述外延层相同。
可选地，所述功率半导体器件还包括RESURF掺杂区，所述RESURF掺杂区设置在所述外延层的终端区中且位于所述外延层的顶部，在所述第一平面内，所述RESURF掺杂区包围所述有源区，所述RESURF掺杂区的内边缘与所述有源区中元胞结构的电位相等，所述RESURF掺杂区的外边缘被所述第三电极包围。
可选地，所述功率半导体器件还包括耐压环、电阻场板、场板、变掺杂终端结构中的至少一种。
可选地，所述元胞结构至少包括：二极管元胞结构、MOSFET元胞结构、三极管元胞结构及IGBT元胞结构。
一种功率半导体器件的制造方法，包括步骤：
提供衬底，所述衬底具有相对设置的正面和背面，并在所述衬底的正面上形成外延层，所述外延层包括在第一平面内相邻设置的元胞区和终端区，所述终端区包围所述元胞区；
在所述外延层的元胞区内形成有源区，在所述有源区中形成元胞结构；
在所述外延层的元胞区内形成多个第一沟槽，在所述外延层的终端区内形成多个第二沟槽，所述第一沟槽沿第一方向穿过所述有源区以及所述外延层进入所述衬底，所述第二沟槽沿所述第一方向穿过所述外延层至所述衬底；
在所述第一沟槽内形成第一电阻场板结构，在所述第二沟槽内形成第二电阻场板结构；
在所述外延层上形成相互独立的第一电极、第二电极及第三电极，在所述衬底的背面上形成第四电极，所述第一电极与各个所述第一电阻场板结构欧姆接触，所述第二电极与各个所述第二电阻场板结构欧姆接触，所述第三电极与各个所述第二电阻场板结构欧姆接触，所述第四电极通过所述衬底分别与各个所述第一电阻场板结构及各个所述第二电阻场板结构欧姆接触；
其中，所述第一平面平行于所述衬底的正面，所述第一方向垂直于所述第一平面，所述第一沟槽与所述第二沟槽由同一次工艺形成。
可选地，在提供所述衬底并形成所述外延层之后，在形成所述第一沟槽和所述第二沟槽之前，所述功率半导体器件的制造方法还包括步骤：
在所述外延层的终端区中形成RESURF掺杂区，在所述第一平面内，所述RESURF掺杂区包围所述有源区，所述RESURF掺杂区的内边缘与所述终端区的内边缘重合，所述RESURF掺杂区的外边缘被所述终端区的外边缘包围；
在所述外延层的终端区中形成沟道阻断层，所述沟道阻断层与所述终端区的外边缘重合。
可选地，在所述第一平面内，多个所述第一沟槽沿第二方向在所述第一平面内延伸，且多个所述第一沟槽沿着第三方向按照第一间距等间距设置，多个所述第二沟槽在所述第一平面内呈放射状设置，从靠近所述元胞区的一侧延伸至远离所述元胞区的一侧，且相邻两个所述第二沟槽之间的最小距离小于等于所述第一间距，其中，所述第三方向垂直于所述第二方向。
可选地，在所述第一平面内，所述终端区拐角处的所述第二沟槽与所述第二方向成45°角设置。
可选地，在所述第一平面内，从所述终端区的拐角处过渡到所述终端区的平边处，至少有一个所述第二沟槽的形状呈Y字形。
可选地，所述在所述第一沟槽内形成第一电阻场板结构，在所述第二沟槽内形成第二电阻场板结构的步骤包括：
在所述第一沟槽和所述第二沟槽内分别形成场板介质层；
去除所述第一沟槽底部和所述第二沟槽底部的场板介质层；
向所述第一沟槽和所述第二沟槽中分别填充半绝缘多晶硅材料，所述第一沟槽中的半绝缘多晶硅材料与侧壁位置的场板介质层构成所述第一电阻场板结构，所述第二沟槽中的半绝缘多晶硅材料与侧壁位置的场板介质层构成所述第二电阻场板结构。
可选地，所述在所述外延层上形成相互独立的第一电极、第二电极及第三电极，在所述衬底的背面上形成第四电极的步骤包括：
在所述外延层上形成隔离介质层；
刻蚀所述隔离介质层，在所述外延层的元胞区上形成多个第一开口，在所述外延层的终端区上形成相互独立的第二开口和第三开口，所述第三开口包围所述第二开口，多个所述第一开口一一对应暴露出多个所述第一电阻场板结构的顶部，所述第二开口与所述第三开口分别暴露出各个所述第二电阻场板结构的顶部；
在所述隔离介质层上形成第一金属层；
刻蚀所述第一金属层，形成所述第一电极、所述第二电极及所述第三电极，所述第一电极穿过所述第一开口与各个所述第一电阻场板结构的顶部欧姆接触，所述第二电极穿过所述第二开口与各个所述第二电阻场板结构的顶部欧姆接触，所述第三电极穿过所述第三开口与各个所述第二电阻场板结构的顶部欧姆接触；
在所述衬底的背面上形成第二金属层，得到所述第四电极，所述第四电极通过所述衬底分别与各个所述第一电阻场板结构的底部及各个所述第二电阻场板结构的底部欧姆接触。
可选地，多个所述第一开口沿所述第二方向在所述第一平面内延伸，且多个所述第一开口沿所述第三方向在所述第一平面内间隔设置。
可选地，在所述第一平面内，所述第三开口与所述第二开口之间的最小距离大于等于所述第一电阻场板结构沿着所述第一方向的尺寸。
如上所述，本发明的功率半导体器件及其制造方法具有以下有益效果：
1)、在外延层的终端区中设置多个沿第一方向贯穿外延层延伸至衬底中的第二电阻场板结构，且多个第二电阻场板结构在第一平面内呈放射状设置，从靠近元胞区的一侧延伸至远离元胞区的一侧，多个紧耦合的第二电阻场板结构形成一个向四周发散的更均匀的三维电场分布，优化了终端区对元胞区空间耗尽区电荷的引导束缚效果，进而提高了整个功率半导体器件的耐压性能；
2)、终端区的第二电阻场板结构与元胞区的第一电阻场板结构均为第二代基于体内电阻场板的超结技术，使得元胞区与终端区的工艺兼容，制造成本低，且工艺难度低；
3)、在工艺上采用了基于深槽刻蚀的现代2.5维立体加工工艺，利于结构小型化设计和高密度化设计，更适应现代集成半导体器件More than Moore(超越摩尔)的发展方向。
附图说明
图1显示为本发明实施例一中功率半导体器件的结构示意图。
图2-图6显示为本发明其它可选实施例中功率半导体器件上第二电极7与第三电极8的形状结构示意图。
图7显示为本发明实施例一中功率半导体器件的制造方法的步骤示意图。
图8-图39显示为本发明实施例一中功率半导体器件的制造方法的工艺流程图。
图40显示为本发明实施例二中功率半导体器件的结构示意图。
附图标号说明
1—衬底，2—外延层，3—有源区，4—第一电阻场板结构，5—第二电阻场板结构，6—第一电极，7—第二电极，8—第三电极，9—第四电极，10—沟道阻断层，11—隔离介质层，12—第一金属层，13—第二金属层，14—RESURF掺杂，00—场板介质层，01—半绝缘多晶硅材料，20—顶部介质层，a—外延层2的元胞区，b—外延层2的终端区，T1—第一沟槽，T2—第二沟槽，D1—第一沟槽T1沿第三方向的尺寸(槽宽)，L1—第一沟槽T1沿第一方向的尺寸，L2—第二沟槽T2在第一平面内的最小长度，W1—相邻两个第一电阻场板结构4在第一平面内的距离(第一间距)，W2—相邻两个第二电阻场板结构5(或者第二沟槽T2)在第一平面内的最小距离，K1—第一开口，K2—第二开口，K3—第三开口。
具体实施方式
发明人研究发现：在目前的超结结构器件或者类超结结构器件中，器件击穿电压的优化多集中在元胞结构内部，而外围终端结构多设置在器件表面，其对器件耐压性能的提升效果有限。
基于此，本发明提出一种基于体内电阻场板的终端耐压技术方案：在包围元胞区的外围终端区中形成多个体内电阻场板结构，从元胞区的外边缘开始，将多个第二电阻场板结构向四周放射设置，通过多个紧耦合的第二电阻场板形成一个向四周发散的更均匀的三维电场分布，以优化终端区对元胞区空间耗尽区电荷的引导束缚效果，进而提高功率半导体器件的耐压性能。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图40。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图示所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
实施例一
如图1所示，本发明实施例提供一种功率半导体器件，其包括：
衬底1，具有相对设置的正面和背面；
外延层2，设置在衬底1的正面上，其包括在第一平面内相邻设置的元胞区a和终端区b，终端区b包围元胞区a；
有源区3，设置在元胞区a中且位于外延层2的顶部，其内形成有源区元胞结构；
多个第一电阻场板结构4，设置在外延层2的元胞区a中，沿第一方向(图1中Z轴方向)贯穿外延层2延伸至衬底1中，多个第一电阻场板4结构沿第二方向(图1中Y轴方向)在第一平面(即图1中的XY平面)内延伸；
多个第二电阻场板结构5，设置在外延层2的终端区b中，沿第一方向贯穿外延层2延伸至衬底1中，多个第二电阻场板结构5在第一平面内呈放射状设置，从靠近元胞区a的一侧延伸至远离元胞区a的一侧；
第一电极6，设置在外延层2的元胞区a上，且与各个第一电阻场板结构4欧姆接触；
第二电极7，设置在外延层2的终端区b靠近元胞区a的一侧上，与各个第二电阻场板结构5欧姆接触，且第二电极7包围第一电极6；
第三电极8，设置在外延层2的终端区b远离元胞区a的一侧上，与各个第二电阻场板结5构欧姆接触，且第三电极8包围第二电极7；
第四电极9，设置在衬底1的背面上，且通过衬底1分别与各个第一电阻场板结构4及各个第二电阻场板结构5欧姆接触；
其中，第一平面平行于衬底1的正面，第一方向垂直于第一平面。
详细地，如图1所示，外延层2包括在第一平面内相邻设置的元胞区a和终端区b，终端区b包围元胞区a。需要说明的是，图1中仅示出了完整功率半导体器件的1/4部分，剩余部分的结构与该1/4部分的结构相同。
详细地，如图1所示，在外延层2的元胞区a内形成有源区3，在有源区3内形成元胞结构，所述元胞结构至少包括二极管元胞结构、MOSFET元胞结构、三极管元胞结构及IGBT元胞结构等，在此不作限定。
详细地，如图1所示，所述功率半导体器件还包括沟道阻断层10，沟道阻断层10设置在外延层2的终端区b中且位于外延层2的顶部，沟道阻断层10与外延层2掺杂类型相同且与第三电极9在器件关断时实质上等电位。
详细地，如图1所示，在第一平面内，终端区b拐角处的第二电阻场板结构5与第二方向(Y轴方向)成45°角设置；在第一平面内，从终端区b的拐角处过渡到终端区b的平边处，至少有一个第二电阻场板结构5的形状呈Y字形。
详细地，如图1所示，在第一平面内，第三电极8电接触与第二电极7电接触之间的最小距离L2，即第二电阻场板结构5在第一平面内的加电距离，大于等于第一电阻场板结构4沿着第一方向的尺寸L1。
详细地，如图1所示，在第一平面内，多个第一电阻场板结构4沿着第三方向(图1中X轴方向)按照第一间距W1等间距设置，相邻两个第二电阻场板结构5之间的最小距离W2小于等于第一间距W1，其中，第三方向垂直于第二方向。
详细地，在第一平面内，第二电极7在拐角处的形状不仅限于图1所示的折线，还可以是1/4圆弧、1/4椭圆或者切角等，而不是直角，如图2-图6所示，以优化拐角处的电场分布，减小尖端放电影响。与此对应的，第三电极8在拐角处的形状也不限于图1所示的直角形状，也可以是圆弧、椭圆、折线或者切角等，如图2-图6所示，在此不作限定，只需要L2≥L1即可。
同时，如图7所示，本发明实施例还提供一种功率半导体器件的制造方法，其包括步骤：
S1、提供衬底1，衬底1具有相对设置的正面和背面，并在衬底1的正面上形成外延层2，外延层2包括在第一平面内相邻设置的元胞区a和终端区b，终端区b包围元胞区a；
S2、在外延层2的元胞区a内形成有源区3，在有源区3中形成元胞结构；
S3、在外延层2的元胞区a内形成多个第一沟槽T1，在外延层2的终端区b内形成多个第二沟槽T2，第一沟槽T1沿第一方向穿过有源区3以及外延层2进入衬底1，第二沟槽T2沿第一方向穿过外延层2进入衬底1；
S4、在第一沟槽T1内形成第一电阻场板结构4，在第二沟槽T2内形成第二电阻场板结构5；
S5、在外延层2上形成相互独立的第一电极6、第二电极7及第三电极8，在衬底1的背面上形成第四电极9，第一电极6与各个第一电阻场板结构4欧姆接触，第二电极7与各个第二电阻场板结构5欧姆接触，第三电极8与各个第二电阻场板结构5欧姆接触，第四电极9通过衬底1分别与各个第一电阻场板结构4及各个第二电阻场板结构5欧姆接触；
其中，第一平面平行于衬底1的正面，第一方向垂直于第一平面，第一沟槽T1与第二沟槽T2由同一次工艺形成。
下面以高压二极管(即元胞区a内的元胞结构为二极管元胞结构)为实施例子来说明方案的实施，并且其它能实现本发明内容特征的方式不应被认为与本方案是不同的方案。所述深槽型体内电阻场板具体形成工艺方法在我们以前的公开的专利申请文件有详细描述过，其它的工艺更是本技术领域一般技术人员所熟悉，本发明在这里将不具体描述具体深槽型体内电阻场板工艺细节，只把主要工艺方法进行合理描述，以便在实施例子中说明前述终端结构的实现必要工艺步骤及方法。以下例子描述所述工艺皆为现有成熟工艺，不做非常详细的细节描述，本行业一般技术员是理解和明白的。
在执行生产制造工艺之前，首先对功率半导体器件的关键尺寸及形状结构进行设计，通过计算机辅助设计，确定有源区3里相邻两个第一电阻场板结构4之间沿着第三方向的第一间距W1选取为5μm；所述有源区3周边的终端区b中相邻两个第二电阻场板结构5之间的最小距离W2选取为5μm的90％，即4.5μm；第一电阻场板结构4(和第二电阻场板结构5)沿第一方向的尺寸(或者深度)L1取为22μm，第三电极8与第二电极7在第一平面内之间的最小距离L2，同时也是第二电阻场板结构5在第一平面内的最小长度，根据L2大于等于L1规则，结合计算机辅助设计，L2取为30μm；在终端区b的拐角处，在第一平面内，元胞区b拐角处的第二电阻场板结构5与第二方向成45°角设计。
详细地，如图8所示，在步骤S1中，提供衬底1作为器件的漏极区，其为N型掺杂的半导体材料(如硅、碳化硅、砷化镓等)；在衬底1上形成外延层2，作为器件的漂移区，外延层2同样为N型掺杂的半导体材料。其中，衬底1为重掺杂，外延层2为轻掺杂；外延层2的厚度可视情况灵活设计，如针对300V的击穿电压，外延片2的厚度可设计为20μm，以满足第一电阻场板结构4的底部进入衬底1中的要求，这由计算机辅助设计验证确定，掺杂浓度选取为2.8×1015cm-2。
更详细地，如图1-图6所示，外延层2包括在第一平面内相邻设置的元胞区a和终端区b，终端区b包围元胞区a。需要说明的是，图1中仅示出了完整功率半导体器件的1/4部分，剩余部分的结构与该1/4部分的结构相同。
详细地，在步骤S1与步骤S2之间，所述功率半导体器件的制造方法还包括步骤：采用行业通行方法在外延层2上形成光刻对位标识，便于后续工艺步骤的对准。
详细地，如图9所示，在步骤S1与步骤S2之间，所述功率半导体器件的制造方法还包括步骤：采用通用工艺对外延层2的顶部进行氧化获得顶部介质层20，如950℃湿氧化20分钟，获得约60nm±10nm厚的顶部介质层20。
详细地，如图10所示，在步骤S2中，在外延层2的元胞区a内形成有源区3，在有源区3中形成元胞结构(图中未示出)。
更详细地，如图10所示，进行第一次离子注入和第一次离子扩散，在外延层2顶部的元胞区a内形成有源区3：先进行第一次离子注入，因为是简单二极管为例子说明本发明技术方案，可以简单进行器件功能的有源区3光刻，如带光刻胶进行硼注入，注入条件为100Kev，5×1014cm-2；而后在惰性气体的保护下进行第一次离子扩散，以进行杂质扩散与激活，如1050℃、90min的离子扩散，在外延层2顶部的元胞区a内形成有源区3。
其中，在有源区3中形成的元胞结构可以是二极管元胞结构、MOSFET元胞结构、少子小注入的三极管元胞结构及IGBT元胞结构等(IGBT时，衬底至少部分是P型掺杂)，在此不作限定。
详细地，如图11所示，在步骤S2与步骤S3之间，所述功率半导体器件的制造方法还包括步骤：先进行沟道阻断层10光刻，使用光刻胶做屏蔽掩膜，做磷离子注入，注入条件为5×1015cm-2，170kev，在外延层2的终端区b中形成沟道阻断层10，沟道阻断层10与终端区b的外边缘重合。
详细地，如图12所示，在步骤S3中，在外延层2的元胞区a内形成多个第一沟槽T1，在外延层2的终端区b内形成多个第二沟槽T2，第一沟槽T1沿第一方向穿过有源区3以及外延层2进入衬底1，第二沟槽T2沿第一方向穿过外延层2进入衬底1。
更详细地，如图12-图13所示，使用光刻机和对应光刻板曝光出第一电阻场板结构4和第二电阻场板结构5的位置，再采用干法刻蚀工艺依次刻蚀场板介质层20、外延层2及衬底1，同时形成第一沟槽T1和第二沟槽T2，第一沟槽T1(或者第二沟槽T2)垂直进入外延层2及衬底1的深度L1为22μm，槽宽D1为0.8～1.2μm。这里需要说明的是，终端区b的多个第二沟槽T2不是必须穿过沟道阻断层10，虽然图13是穿过的方式给出的。
更详细地，如图14所示，在第一平面内，多个第一沟槽T1沿第二方向在第一平面内延伸，且多个第一沟槽T1沿着第三方向按照第一间距W1等间距设置，在终端区b内，多个第二沟槽T2呈放射状设置，从靠近元胞区a的一侧延伸至远离元胞区a的一侧，且相邻两个第二沟槽T2之间的最小距离W2小于等于第一间距W1。
更详细地，如图12-图14所示，有源区3里相邻两个第一沟槽T1之间沿着第三方向的第一间距W1选取为5μm；有源区3周边的终端区b中相邻两个第二沟槽T2之间的最小距离W2选取为5μm的90％，即4.5μm。即W1>W2。
更详细地，如14所示，第二沟槽T2在第一平面内的最小长度L2取为30μm，大于第一沟槽T1(或者第二沟槽T2)沿第一方向的深度L1；在终端区b的拐角处，在第一平面内，元胞区b拐角处的第二沟槽T2与第二方向成45°角设计；同时，第一平面内，从终端区b的拐角处过渡到终端区b的平边处，至少有一个第二沟槽T2的形状呈Y字形。
详细地，如图15-图21所示，在第一沟槽T1内形成第一电阻场板结构4，在第二沟槽T2内形成第二电阻场板结构5的步骤S4包括：
S41、如图15-图16所示，在第一沟槽T1和第二沟槽T2内分别形成场板介质层00；
S42、如图17-图18所示，去除第一沟槽T1底部和第二沟槽T2底部的场板介质层00；
S43、如图19-图21所示，向第一沟槽T1和第二沟槽T2中分别填充半绝缘多晶硅材料01，第一沟槽T1中的半绝缘多晶硅材料01与侧壁位置的场板介质层00构成第一电阻场板结构4，第二沟槽T2中的半绝缘多晶硅材料01与侧壁位置的场板介质层00构成第二电阻场板结构5。
更详细地，如图15-图16所示，在步骤S41中，采用通用工艺对第一沟槽T1和第二沟槽T2的底部及侧壁进行氧化，获得场板介质层00，如950℃、90min的湿氧化，获得约200nm±10nm厚的场板介质层00。
更详细地，如图17-图18所示，在步骤S42中，采用各向异性的干法刻蚀去除第一沟槽T1和第二沟槽T2底部的场板介质层00，但保留第一沟槽T1和第二沟槽T2侧壁的场板介质层00。
更详细地，如图19-图21所示，在步骤S43中，向第一沟槽T1和第二沟槽T2中填充半绝缘多晶硅材料01，如采用低压化学气相沉积工艺，沉积厚度为1.1μm±0.1μm；将除了第一沟槽T1和第二沟槽T2之外的半绝缘多晶硅材料01去除，或者使用光刻版把终端区b中第二电极7及第三电极8之间表面半绝缘多晶硅材料01保留下来不被反向刻蚀掉(图中未示出)。
更详细地，如图22-图39所示，在外延层2上形成相互独立的第一电极6、第二电极7及第三电极8，在衬底1的背面上形成第四电极9的步骤S5进一步包括：
S51、如图22-图24所示，在外延层2上形成隔离介质层11；
S52、如图25-图27所示，刻蚀隔离介质层11，在外延层2的元胞区a上形成多个第一开口K1，在外延层2的终端区b上形成相互独立的第二开口K2和第三开口K3，第三开口K3包围第二开口K2，多个第一开口K1一一对应暴露出多个第一电阻场板结构4的顶部，第二开口K2与第三开口K3分别暴露出各个第二电阻场板结构5的顶部；
S53、如图28-图30所示，在隔离介质层11上形成第一金属层12；
S54、如图31-图36所示，刻蚀第一金属层12，形成第一电极6、第二电极7及第三电极8，第一电极6穿过第一开口K1与各个第一电阻场板结构4的顶部欧姆接触，第二电极7穿过所述第二开口K2与各个第二电阻场板结构5的顶部欧姆接触，第三电极8穿过第三开口K3与各个第二电阻场板结构5的顶部欧姆接触；
S55、如图37-图39所示，在衬底1的背面上形成第二金属层13，得到第四电极9，第四电极9通过衬底1分别与各个第一电阻场板结构4的底部及各个第二电阻场板结构5的底部欧姆接触。
在步骤S54中，如图31-图36所示，多个第一开口K1沿第二方向在第一平面内延伸，且多个第一开口K1沿第三方向在第一平面内间隔设置，在第一平面内，第三开口K3与第二开口K2之间的最小距离大于等于第一电阻场板4结构沿着第一方向的尺寸L1。
其中，图33所示为沿着图32中AA'的剖视图，图34-图35为沿着图32中BB'的剖视图，图34中的第二电阻场板结构5穿过了沟道阻断层10，而图35中的第二电阻场板结构5没有穿过沟道阻断层10，这是两种不同的结构设计，可视情况选择。
与此对应的，在步骤S55中，图37所示为沿着图32中AA'的剖视图，图38-图39为沿着图32中BB'的剖视图，图38中的第二电阻场板结构5穿过了沟道阻断层10，而图39中的第二电阻场板结构5没有穿过沟道阻断层10，这是两种不同的结构设计，可视情况选择。
最终，得到如图39或者图1所示的功率半导体器件，本发明的功率半导体器件，在外延层的终端区b中设置多个沿第一方向贯穿外延层2延伸至衬底1中的第二电阻场板结构5，且多个第二电阻场板结构5在第一平面内呈放射状设置，从靠近元胞区a的一侧延伸至远离元胞区a的一侧，多个紧耦合的第二电阻场板结构5形成一个向四周发散的更均匀的三维电场分布，优化了终端区b对元胞区a空间耗尽区电荷的引导束缚效果，进而提高了整个功率半导体器件的耐压性能；终端区b内的第二电阻场板结构5与元胞区a内的第一电阻场板结构4均为第二代基于体内电阻场板的超结技术，使得元胞区a与终端区b的工艺兼容，制造成本低，且工艺难度低；在工艺上采用了基于深槽刻蚀的现代2.5维立体加工工艺，利于结构小型化设计和高密度化设计，更适应现代集成半导体器件超越摩尔的发展方向。
需要说明的是，上述步骤只是实现深槽型体内电阻场板功率半导体器件技术方案的一种顺序，其它的可以同样实现类似结构及其自带功能的顺序也是可行的，例如形成第一电阻场板结构4、第二电阻场板结构5的形成步骤S3-S4可以与步骤S2交换顺序，其它步骤基本不改变也能获得类似结构与效果，不仅仅如此，工艺具体参数及顺序还有其它可以多至无数种具体实施顺序及其组合可以获得几乎相同的结构及功能，这里就不一一枚举了。此外，上述实施例的步骤中省略了众所周知的、明显的行业通用清洗等简单过程与条件，这对于本领域的一般技术人员是周知的，这里不再具体详细进行说明。
实施例二
在本发明实施例一的基础上，为进一步优化所述功率半导体器件的终端耐压保护效果，可以将终端区b中第二电极7及第三电极8之间表面半绝缘多晶硅材料01保留下来，还可以在终端区b中形成RESURF掺杂区。
详细地，如图40所示，本发明实施例提供一种功率半导体器件，其包括RESURF掺杂区14，RESURF掺杂区14设置在外延层2的终端区b中且位于外延层2的顶部，在第一平面内，RESURF掺杂区14包围有源区3，RESURF掺杂区14的内边缘与终端区b的内边缘重合，RESURF掺杂区的外边缘被终端区b的外边缘包围，使得RESURF掺杂区14的内边缘与有源区3中元胞结构的电位相等，RESURF掺杂区14的外边缘被第三电极8包围。
与此对应的，本发明实施例提供一种功率半导体器件的制造方法，在提供衬底1并形成外延层2之后，在形成第一沟槽T1和第二沟槽T2之前，所述功率半导体器件的制造方法还包括步骤：
Stp1、在外延层2的终端区b中形成RESURF掺杂区14，在第一平面内，RESURF掺杂区14包围有源区3，RESURF掺杂区14的内边缘与终端区b的内边缘重合，RESURF掺杂区14的外边缘被终端区b的外边缘包围。
详细地，在步骤Stp1中，先进行RESURF掺杂区14的光刻，使用光刻胶做屏蔽掩膜，做硼离子注入，注入条件为(2～5)×1012cm-2，170kev；再进行杂质扩散激活，RESURF掺杂区14的杂质扩散激活可以与有源区3的杂质扩散激活同步进行。
可以理解的是，所述功率半导体器件还可以包括耐压环、电阻场板、场板、变掺杂终端结构中的至少一种用来降低PN结边角峰值电场的传统平面工艺终端结构，用来替代或联合RESURF掺杂区14实现类似耐压功能的提升都是不同程度有效的。
需要说明的是，本发明实施例的功率半导体器件的其他结构同实施例一，本发明实施例的功率半导体器件制造方法的其他工艺步骤可参照实施例一，在此不再赘述。综上所述，本发明提供的一种功率半导体器件及其制造方法，在外延层的终端区中设置多个沿第一方向贯穿外延层延伸至衬底中的第二电阻场板结构，且多个第二电阻场板结构在第一平面内呈放射状设置，从靠近元胞区的一侧延伸至远离元胞区的一侧，多个紧耦合的第二电阻场板结构形成一个向四周发散的更均匀的三维电场分布，优化了对元胞区空间耗尽区电荷的引导束缚效果，提高了整个功率半导体器件的耐压性能；终端区的第二电阻场板结构与元胞区的第一电阻场板结构均为第二代基于体内电阻场板的超结技术，工艺兼容，制造成本低，且工艺难度低；采用基于深槽刻蚀的现代2.5维立体加工工艺，利于结构小型化设计和高密度化设计，更适应现代集成半导体器件超越摩尔的发展方向。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种功率半导体器件，其特征在于，包括：
衬底，具有相对设置的正面和背面；
外延层，设置在所述衬底的正面上，其包括在第一平面内相邻设置的元胞区和终端区，所述终端区包围所述元胞区；
有源区，设置在所述元胞区中且位于所述外延层的顶部，其内形成有元胞结构；
多个第一电阻场板结构，设置在所述外延层的元胞区中，沿第一方向贯穿所述外延层延伸至所述衬底中，多个所述第一电阻场板结构沿第二方向在所述第一平面内延伸；
多个第二电阻场板结构，设置在所述外延层的终端区中，沿所述第一方向贯穿所述外延层延伸至所述衬底中，多个所述第二电阻场板结构在所述第一平面内呈放射状设置，从靠近所述元胞区的一侧延伸至远离所述元胞区的一侧；
第一电极，设置在所述外延层的元胞区上，且与各个所述第一电阻场板结构欧姆接触；
第二电极，设置在所述外延层的终端区靠近所述元胞区的一侧上，与各个所述第二电阻场板结构欧姆接触，且所述第二电极包围所述第一电极；
第三电极，设置在所述外延层的终端区远离所述元胞区的一侧上，与各个所述第二电阻场板结构欧姆接触，且所述第三电极包围所述第二电极；
第四电极，设置在所述衬底的背面上，且通过所述衬底分别与各个所述第一电阻场板结构及各个所述第二电阻场板结构欧姆接触；
其中，所述第一平面平行于所述衬底的正面，所述第一方向垂直于所述第一平面。
2.根据权利要求1所述的功率半导体器件，其特征在于，在所述第一平面内，所述终端区拐角处的所述第二电阻场板结构与所述第二方向成45°角设置。
3.根据权利要求1所述的功率半导体器件，其特征在于，在所述第一平面内，从所述终端区的拐角处过渡到所述终端区的平边处，至少有一个所述第二电阻场板结构的形状呈Y字形。
4.根据权利要求1所述的功率半导体器件，其特征在于，在所述第一平面内，所述第三电极电接触与所述第二电极电接触之间的最小距离大于等于所述第一电阻场板结构沿着所述第一方向的尺寸。
5.根据权利要求1或2所述的功率半导体器件，其特征在于，在所述第一平面内，多个所述第一电阻场板结构沿着第三方向按照第一间距等间距设置，相邻两个所述第二电阻场板结构之间的最小距离小于等于所述第一间距，其中，所述第三方向垂直于所述第二方向。
6.根据权利要求5所述的功率半导体器件，其特征在于，所述功率半导体器件还包括沟道阻断层，所述沟道阻断层设置在所述外延层的终端区中且位于所述外延层的顶部，所述沟道阻断层的掺杂类型与所述外延层相同。
7.根据权利要求5所述的功率半导体器件，其特征在于，所述功率半导体器件还包括RESURF掺杂区，所述RESURF掺杂区设置在所述外延层的终端区中且位于所述外延层的顶部，在所述第一平面内，所述RESURF掺杂区包围所述有源区，所述RESURF掺杂区的内边缘与所述有源区中元胞结构的电位相等，所述RESURF掺杂区的外边缘被所述第三电极包围。
8.根据权利要求5所述的功率半导体器件，其特征在于，所述功率半导体器件还包括耐压环、电阻场板、场板、变掺杂终端结构中的至少一种。
9.根据权利要求1-8中任一项所述的功率半导体器件，其特征在于，所述元胞结构至少包括：二极管元胞结构、MOSFET元胞结构、三极管元胞结构及IGBT元胞结构。
10.一种功率半导体器件的制造方法，其特征在于，包括步骤：
提供衬底，所述衬底具有相对设置的正面和背面，并在所述衬底的正面上形成外延层，所述外延层包括在第一平面内相邻设置的元胞区和终端区，所述终端区包围所述元胞区；
在所述外延层的元胞区内形成有源区，在所述有源区中形成元胞结构；
在所述外延层的元胞区内形成多个第一沟槽，在所述外延层的终端区内形成多个第二沟槽，所述第一沟槽沿第一方向穿过所述有源区以及所述外延层进入所述衬底，所述第二沟槽沿所述第一方向穿过所述外延层至所述衬底；
在所述第一沟槽内形成第一电阻场板结构，在所述第二沟槽内形成第二电阻场板结构；
在所述外延层上形成相互独立的第一电极、第二电极及第三电极，在所述衬底的背面上形成第四电极，所述第一电极与各个所述第一电阻场板结构欧姆接触，所述第二电极与各个所述第二电阻场板结构欧姆接触，所述第三电极与各个所述第二电阻场板结构欧姆接触，所述第四电极通过所述衬底分别与各个所述第一电阻场板结构及各个所述第二电阻场板结构欧姆接触；
其中，所述第一平面平行于所述衬底的正面，所述第一方向垂直于所述第一平面，所述第一沟槽与所述第二沟槽由同一次工艺形成。
11.根据权利要求10所述的功率半导体器件的制造方法，其特征在于，在提供所述衬底并形成所述外延层之后，在形成所述第一沟槽和所述第二沟槽之前，所述功率半导体器件的制造方法还包括步骤：
在所述外延层的终端区中形成RESURF掺杂区，在所述第一平面内，所述RESURF掺杂区包围所述有源区，所述RESURF掺杂区的内边缘与所述终端区的内边缘重合，所述RESURF掺杂区的外边缘被所述终端区的外边缘包围；
在所述外延层的终端区中形成沟道阻断层，所述沟道阻断层与所述终端区的外边缘重合。
12.根据权利要求10或11所述的功率半导体器件的制造方法，其特征在于，在所述第一平面内，多个所述第一沟槽沿第二方向在所述第一平面内延伸，且多个所述第一沟槽沿着第三方向按照第一间距等间距设置，多个所述第二沟槽在所述第一平面内呈放射状设置，从靠近所述元胞区的一侧延伸至远离所述元胞区的一侧，且相邻两个所述第二沟槽之间的最小距离小于等于所述第一间距，其中，所述第三方向垂直于所述第二方向。
13.根据权利要求12所述的功率半导体器件的制造方法，其特征在于，在所述第一平面内，所述终端区拐角处的所述第二沟槽与所述第二方向成45°角设置。
14.根据权利要求12所述的功率半导体器件的制造方法，其特征在于，在所述第一平面内，从所述终端区的拐角处过渡到所述终端区的平边处，至少有一个所述第二沟槽的形状呈Y字形。
15.根据权利要12所述的功率半导体器件的制造方法，其特征在于，所述在所述第一沟槽内形成第一电阻场板结构，在所述第二沟槽内形成第二电阻场板结构的步骤包括：
在所述第一沟槽和所述第二沟槽内分别形成场板介质层；
去除所述第一沟槽底部和所述第二沟槽底部的场板介质层；
向所述第一沟槽和所述第二沟槽中分别填充半绝缘多晶硅材料，所述第一沟槽中的半绝缘多晶硅材料与侧壁位置的场板介质层构成所述第一电阻场板结构，所述第二沟槽中的半绝缘多晶硅材料与侧壁位置的场板介质层构成所述第二电阻场板结构。
16.根据权利要求15所述的功率半导体器件的制造方法，其特征在于，所述在所述外延层上形成相互独立的第一电极、第二电极及第三电极，在所述衬底的背面上形成第四电极的步骤包括：
在所述外延层上形成隔离介质层；
刻蚀所述隔离介质层，在所述外延层的元胞区上形成多个第一开口，在所述外延层的终端区上形成相互独立的第二开口和第三开口，所述第三开口包围所述第二开口，多个所述第一开口一一对应暴露出多个所述第一电阻场板结构的顶部，所述第二开口与所述第三开口分别暴露出各个所述第二电阻场板结构的顶部；
在所述隔离介质层上形成第一金属层；
刻蚀所述第一金属层，形成所述第一电极、所述第二电极及所述第三电极，所述第一电极穿过所述第一开口与各个所述第一电阻场板结构的顶部欧姆接触，所述第二电极穿过所述第二开口与各个所述第二电阻场板结构的顶部欧姆接触，所述第三电极穿过所述第三开口与各个所述第二电阻场板结构的顶部欧姆接触；
在所述衬底的背面上形成第二金属层，得到所述第四电极，所述第四电极通过所述衬底分别与各个所述第一电阻场板结构的底部及各个所述第二电阻场板结构的底部欧姆接触。
17.根据权利要求16所述的功率半导体器件的制造方法，其特征在于，多个所述第一开口沿所述第二方向在所述第一平面内延伸，且多个所述第一开口沿所述第三方向在所述第一平面内间隔设置。
18.根据权利要求16所述的功率半导体器件的制造方法，其特征在于，在所述第一平面内，所述第三开口与所述第二开口之间的最小距离大于等于所述第一电阻场板结构沿着所述第一方向的尺寸。
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