TWI553861B - High withstand voltage semiconductor device - Google Patents
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Description
本發明係關於MOS(由金屬-氧化膜-半導體所成的絕緣閘極)型場效電晶體等的高耐壓半導體裝置，尤其關於具有超級連接構造，主電流流通於半導體基板之兩主面之間的縱型半導體裝置(vertical semiconductor device)。
在通常的縱型MOSFET(絕緣閘極型場效電晶體)中，高電阻的n-漂移層係具有在ON狀態時，將漂移電流流通於縱方向(基板深度方向)的功能。所以，藉由縮短此n-漂移層的電流路徑，亦即，減少n-漂移層的厚度，漂移電阻會變低，故可獲得降低MOSFET的實質ON電阻之效果。
另一方面，高電阻的n-漂移層係具有在OFF狀態時，會空乏化而保持高耐壓的功能。所以，過度削薄高電阻的n-漂移層時，耐壓會變低，故從p基底區域與n-漂移層的pn接合擴散之空乏層可利用較低之施加電壓到達汲極電極。另一方面，在增厚高電阻的n-漂移層時，到達矽(Si)的臨界電場強度之反向偏壓電壓會變高，故成為高耐壓半導體裝置。
然而，在過度增厚高電阻的n-漂移層時，ON電阻會變大，增加損失。如此，在縱型MOSFET中，因為在ON電阻與耐壓之間有交互損益的關係，故一般來說難以同時
提升ON電阻及耐壓雙方的特性。
作為同時提升有此種交互損益關係之複數半導體特性的裝置，公知有具備於漂移層，交互重複接合p型區域與n型區域的構造之超級連接(super junction，以下稱為SJ)構造的超級連接半導體裝置。此SJ構造係在適用於縱型之高耐壓半導體裝置時，於n-漂移層中使延伸於基板的深度方向且寬度狹窄之p型區域與n型區域，交互重複並聯於與基板主面平行之方向的構造(以下稱為並聯pn層)。
由該等複數p型區域與n型區域所成之並聯pn層，係即使在將p型區域與n型區域分別設為高不純物濃度的低電阻區域時，在OFF時利用較低之施加電壓，從並聯pn層內之所有區域間的pn接合擴散之空乏層也設為可迅速地使兩區域空乏化之程度的狹窄寬度，故公知為可同時獲得低ON電阻與高耐壓特性的構造。但是，對於藉由SJ構造來實際獲得高耐壓特性來說，重點是以盡可能使包含於p型區域與n型區域的不純物量成為均等之方式進行控制。
又，在將SJ構造形成於主電流流通之元件活性部內的n-漂移層之縱型MOSFET中，包圍元件活性部之耐壓構造部的構造也需要設為與通常的功率MOSFET不同之構造。亦即，對於為了實現具有SJ構造之MOSFET的高耐壓化來說，需要以保持高耐壓之方式適切設計之耐壓構造部。通常，耐壓構造部必須設為比元件活性部更保持高耐
壓的構造，故於耐壓構造部也形成有SJ構造或擬似SJ構造。即使在此耐壓構造部內，也因在n型區域與p型區域的不純物量不相等時，耐壓構造部的耐壓會降低，故導致高耐壓半導體裝置的耐壓降低。
為了解決此問題，公知將耐壓構造部之並聯pn層的不純物量設為元件活性部之並聯pn層的不純物量之1/2即可(例如參照後述專利文獻1、2)。
〔專利文獻1〕日本特開2000-277726號公報
〔專利文獻2〕日本特開2003-224273號公報
對於如前述專利文獻1、2，將耐壓構造部之並聯pn層的不純物量設為元件活性部之並聯pn層的不純物量之1/2來說，將對耐壓構造部之不純物離子注入的量數量設為對元件活性部之不純物離子注入的量數量之1/2，或將不純物離子注入用遮罩的開口寬度於耐壓構造部中設為元件活性部的1/2即可。例如，作為將對耐壓構造部之不純物離子注入的量數量設為對元件活性部之不純物離子注入的量數量之1/2的具體方法，揭示有將不純物離子注入分作數次來進行，將對耐壓構造部的離子注入次數設為比對元件活性部的離子注入次數少之方法，但是，有產率變差
且成本提高的問題。
另一方面，將不純物離子注入用遮罩的開口寬度於耐壓構造部中設為元件活性部的1/2之方法，因為僅使遮罩之開口部的寬度變化，所以可容易實現，但是，必須將耐壓構造部之遮罩開口寬度設為元件活性部之遮罩開口寬度的1/2而使其變得細微。為此，耐壓構造部的並聯pn層實際上有容易受到製程參差所致之影響的問題。又，並聯pn層的p型區域及n型區域之寬度及節距的細微化雖然對改善特性來說有效，但是，會增加p型區域的p型不純物與n型區域的n型不純物之相互區域間的擴散(以下設為相互擴散)，有不純物濃度的參差不齊變大，並聯pn層不會被形成的懸念。
此發明係為了消除上述之先前記述所致之問題點，提供減低製程參差所致之影響，並減低構成耐壓構造部之第2並聯pn層的p型區域及n型區域間的相互擴散的高耐壓半導體裝置。又，此發明係為了消除上述之先前記述所致之問題點，目的為提供具備佈局容易之超級連接的高耐壓半導體裝置。
為了解決前述之課題，達成本發明的目的，關於此發明的高耐壓半導體裝置，係作為漂移層，具備於與第1導電型高不純物濃度的半導體基板之一方主面垂直之方向具有長邊形狀的第1導電型半導體區域與第2導電型半導體
區域是在與前述半導體基板之主面平行之方向相互鄰接的並聯pn層，並具有在前述並聯pn層為ON狀態下電流流通，在OFF狀態下會空乏化而阻止電壓之構造，並具有以下特徵。具備前述並聯pn層中，成為主電流路徑之元件活性部內的第1並聯pn層。具備前述並聯pn層中，圍住前述元件活性部之耐壓構造部內的第2並聯pn層。前述並聯pn層內的鄰接數為偶數。前述第2並聯pn層內之前述第1導電型半導體區域與前述第2導電型半導體區域的鄰接節距，係前述第1並聯pn層內之前述第1導電型半導體區域與前述第2導電型半導體區域的鄰接節距的2/3。具有矩形狀之平面形狀的前述半導體基板之四隅的角隅部之前述第1並聯pn層與前述第2並聯pn層的邊際，係為前述第1並聯pn層鄰接之兩個端部與前述第2並聯pn層鄰接之3個端部對向。
又，關於此發明的高耐壓半導體裝置，其特徵為於上述之發明中，於前述第2並聯pn層的表面，更具備：低濃度第1導電型半導體區域，係不純物濃度比前述第1並聯pn層的前述第1導電型半導體區域還低。
又，關於此發明的高耐壓半導體裝置，其特徵為於上述之發明中，前述第1並聯pn層，係具有往與前述第1導電型半導體區域和前述第2導電型半導體區域相互重複並排之方向正交的方向延伸之條紋狀的平面佈局。
進而，關於此發明的高耐壓半導體裝置，其特徵為於上述之發明中，藉由對應每一偶數節距來改變位於前述半
導體基板之四隅的角隅部之前述第1並聯pn層的端部之長度，於前述元件活性部之外周的前述耐壓構造部之四隅的角隅部附近之部分構成曲率部；前述第2並聯pn層的最內側端部以對應前述曲率部的長度，與前述半導體基板的主面平行朝向前述半導體基板的內側延伸。
又，關於此發明的高耐壓半導體裝置，其特徵為於上述之發明中，前述第1並聯pn層，係具有於前述第1導電型半導體區域內前述第2導電型半導體區域被配置成矩陣狀的平面佈局。
又，關於此發明的高耐壓半導體裝置，其特徵為於上述之發明中，前述並聯pn層內的半導體區域並未具備用以取得電荷平衡的遷移部。所謂電荷平衡係指並聯pn層內的第1導電型半導體區域與第2導電型半導體區域之不純物量設為相等之狀況。
依據上述發明，藉由將耐壓構造部內之第2並聯pn層的節距設為元件活性部內之第1並聯pn層的節距之2/3，可使並聯pn層內的第1導電型半導體區域及第2導電型半導體區域間的相互擴散及製程參差減少為比先前的SJ構造少。又，依據上述發明，因為利用並聯pn層內的半導體區域不具備用以取得電荷平衡的遷移部，OFF時的漂移層之空乏化能以最低耐壓獲得，故最易於獲得高耐壓特性。
依據關於本發明的高耐壓半導體裝置，可發揮減低製程參差所致之影響，可減低構成耐壓構造部之第2並聯pn層的p型區域及n型區域內之間的相互擴散之效果。又，依據關於本發明的高耐壓半導體裝置，可發揮可提供具備佈局容易之超級連接的高耐壓半導體裝置之效果。
以下，參照添附圖面，詳細說明關於此發明之高耐壓半導體裝置的適切之實施形態。於本說明書及添附圖面中，在冠上n或p的層或區域中，分別代表電子或電洞為多數載子。又，於n或p附加之+及-係代表比未附加之層或區域更高之高不純物濃度及更低之低不純物濃度。再者，於以下實施形態的說明及添附圖面中，對於相同構造附加相同符號，省略重複的說明。在以下的說明中，將第1導電型設為n型，第2導電型設為p型來進行說明。
針對關於實施形態1的高耐壓半導體裝置，以具有超級連接(super junction：SJ)構造的縱型MOSFET(以下稱為SJ-MOSFET)為例進行說明。圖1係揭示關於本發明的實施形態1之SJ-MOSFET之構造的俯視圖。圖2係放大揭示以圖1的ABCD為頂點之矩形包圍之部分的俯視圖。於圖1、2，為了明確揭示SJ構造的平面構造，僅揭示SJ構造的平面佈局。
如圖1、2所示，關於本發明的實施形態1之SJ-MOSFET係於元件活性部1內的漂移層具備主SJ晶格，於耐壓構造部2內的漂移層具備細微SJ晶格。所謂元件活性部1係ON時成為電流路徑的區域。所謂耐壓構造部2係緩和元件活性部1之周邊部的電場，且保持耐壓的區域。耐壓構造部2係位於包圍元件活性部1的外周。於圖1，揭示僅第1並聯pn層12的平面佈局，於圖2，揭示放大以圖1的晶片之角隅部的ABCD為頂點之矩形(以下稱為矩形ABCD)所包圍之部分，晶片角隅部之主SJ晶格12及細微SJ晶格12E雙方的平面佈局。
所謂主SJ晶格12係於元件活性部1內，將n型區域12a與p型區域12b交互重複配置於與基板主面平行之方向的第1並聯pn層。主SJ晶格12係例如具有往與n型區域12a與p型區域12b交互重複並排之方向正交的方向延伸之條紋狀的平面佈局。所謂細微SJ晶格12E係於耐壓構造部2內，將n型區域12c與p型區域12d交互重複配置於與基板主面平行之方向的第2並聯pn層。細微SJ晶格12E係例如具有於n型區域12c內p型區域12d被配置成矩陣狀的平面佈局。
具體來說，如圖2所示，耐壓構造部2內的第2並聯pn層(細微SJ晶格12E)係具有構成細微SJ晶格12E的n型區域12c為格子狀的平面佈局。在晶片角隅部中，於元件活性部1內的第1並聯pn層(主SL晶格12)之耐壓構造部側的端部中，藉由依每兩組的主SJ晶格12，來
改變與基板主面平行之方向的長度，作為整體，構成曲率部。然後，於耐壓構造部2內的第2並聯pn層(細微SJ晶格12E)之內側端部中，配置有對應第1並聯pn層(主SJ晶格12)之端部形狀的3組細微SJ晶格12E。將並聯pn層之1個n型區域與鄰接此n型區域之1個p型區域設為1組。
如此，關於實施形態1的SJ-MOSFET係於元件活性部1內的漂移層具備第1並聯pn層(主SJ晶格12)，與於耐壓構造部2內的漂移層具備第2並聯pn層(細微SJ晶格12E)。接著，針對關於實施形態1之SJ-MOSFET的剖面構造進行說明。圖3係揭示圖2的切斷線E-F之剖面構造的剖面圖。切斷線E-F係橫跨主SJ晶格12及細微SJ晶格12E的切斷線。
如圖3所示，主SJ晶格12及細微SJ晶格12E係構成在設置於n+型半導體基板11表面的成為n型漂移區域的n型區域內。具體來說，主SJ晶格12及細微SJ晶格12E係藉由具有對於n型漂移區域的n+型半導體基板11側，從相反側的主面往與該主面垂直之方向延伸的長邊形狀，且重複並排配置於與基板主面平行之方向(短邊方向)的n型區域(以下稱為n漂移區域)12a、12c及p型區域(以下稱為p區隔區域)12b、12d所構成。n+型半導體基板11係比n漂移區域12a、12c還低電阻(高不純物濃度)。
於n+型半導體基板11的背面，設置有背面電極。n+
型半導體基板11係具有n+汲極區域的功能，背面電極係具有汲極電極8的功能。此種SJ構造的狀況中，OFF時從n漂移區域12a與p區隔區域12b的pn接合，空乏層會迅速擴散至兩側的n漂移區域12a及p區隔區域12b，藉由設定各區域之短邊方向的寬度，使得可利用低電壓來完全空乏化，可達成高耐壓化。
於元件活性部1內，在對於各p區隔區域12b的n+型半導體基板11側之相反側的表面層，設置有p基底區域13a。於p基底區域13a的表面層，設置有n+源極區域14與p+接觸區域13b。p+接觸區域13b的不純物濃度高於p基底區域13a的不純物濃度。在被n+源極區域14與n漂移區域12a挾持之p基底區域13a的表面上，透過閘極絕緣膜5設置有由多晶矽膜所成的閘極電極6。在n+源極區域14及p+接觸區域13b的表面，藉由鋁膜，設置有同時接觸n+源極區域14及p+接觸區域13b的源極電極7。閘極電極6係藉由設置在表面上的層間絕緣膜9，確保與更覆蓋其上的源極電極7之絕緣。
於耐壓構造部2中，在對於第2並聯pn層(細微SJ晶格12E)的n+型半導體基板11側之相反側的表面層，以覆蓋第2並聯pn層的表面整體之方式作為均勻的不純物濃度區域，而形成n-區域3。n-區域3的不純物濃度係低於元件活性部1之n漂移區域12a的不純物濃度。在此n-區域3內，以所定間隔設置有p型護環。進而，設置有覆蓋n-區域3的場絕緣膜4。符號15係抑制空乏層延伸
過度的阻擋電極。
第2並聯pn層(細微SJ晶格12E)的鄰接節距係設為元件活性部1內之第1並聯pn層(主SJ晶格12)的鄰接節距之2/3，未設置遷移部的構造為本發明的特徵。所謂遷移部係設為元件活性部1之n漂移區域12a與p區隔區域12b之不純物量的關係，和耐壓構造部2之n漂移區域12c與p區隔區域12d之不純物量的關係之中間的不純物量的區域。
所謂第1並聯pn層的鄰接節距係n漂移區域12a與p區隔區域12b的鄰接節距。所謂第2並聯pn層的鄰接節距係n漂移區域12c與p區隔區域12d的鄰接節距。亦即，於第1並聯pn層與第2並聯pn層的邊際中，第1並聯pn層之鄰接的兩組主SJ晶格12的端部，與第2並聯pn層之鄰接的3組細微SJ晶格12E的端部對向。
藉由將耐壓構造部2內之第2並聯pn層(細微SJ晶格12E)的鄰接節距設為元件活性部1之第1並聯pn層(主SJ晶格12)的鄰接節距之2/3的細微圖案，可將p型區隔區域及n型漂移區域內之間的相互擴散及製程參差抑制為比先前的SJ構造少。所謂先前的SJ構造係將耐壓構造部之第2並聯pn層的鄰接節距設為元件活性部之第1並聯pn層的鄰接節距之1/2之狀況(參照後述之圖4)。進而，因為OFF時耐壓構造部2的空乏層比元件活性部1的空乏層更容易擴散，故可獲得更高之耐壓。
針對此點，更詳細地比較圖2所示之關於本發明的實
施形態1之耐壓構造部2的平面佈局，與圖4所示之先前技術之耐壓構造部的平面佈局來進行說明。圖4係放大揭示先前的耐壓構造部之一部分的俯視圖。於圖4，揭示形成先前之SJ-MOSFET的晶片角隅部之平面佈局。圖4所示之區域的範圍係與圖2所示之以矩形ABCD包圍之區域的範圍相同。
如圖4所示，在先前的SJ-MOSFET中，於元件活性部100內，設置有將n型區域212a與p型區域212b交互重複配置於與基板主面平行之方向的第1並聯pn層(主SJ晶格212)。於耐壓構造部200內，設置有將n型區域212c與p型區域212d交互重複配置於與基板主面平行之方向的第2並聯pn層(細微SJ晶格212E)。先前的耐壓構造部200內之並聯pn層(細微SJ晶格212E)的節距係為元件活性部100內之第1並聯pn層(主SJ晶格212)的節距之1/2。
於關於本發明的實施形態1之耐壓構造部2中，可減低在先前的耐壓構造部200內之並聯pn層212E之狀況中易於產生的製程參差所致之影響，也易於控制不純物量。且也可減低耐壓構造部2的n漂移區域12c與p區隔區域12d的相互擴散之影響。
進而，如先前的SJ-MOSFET，在將元件活性部的主SJ晶格之節距的數量設為奇數，而需要與細微SJ晶格之間的遷移部時，為了利用此遷移部來獲得電荷平衡，更需要細微SJ晶格的配置，製程參差會變大，所以並不理
想。相對於此，關於本發明的SJ-MOSFET因為元件活性部1的主SJ晶格之節距的數量為偶數，不需要更細微之晶格配置的遷移部之設置，可獲得可簡略化平面佈局的優點。
又，關於本發明的SJ-MOSFET，形成於矩形狀的晶片之SJ-MOSFET的4隅的角隅部之第1並聯pn層(主SJ晶格12)與第2並聯pn層(細微SJ晶格12E)的邊際，為第1並聯pn層的2節距之端部與第2並聯pn層的3節距之端部對向的構造。為此，可不設置遷移部而獲得電荷平衡。
圖2所示之高耐壓半導體裝置的角隅部之平面佈局係為一例，可進行各種變更。例如，耐壓構造部2之第2並聯pn層12E的p區隔區域12d之平面形狀並不限定於正方形狀，作為圓狀及長方形或六角形狀等的多角形狀亦可。
圖5係揭示關於本發明的實施形態2之SJ-MOSFET之一部分的俯視圖。圖6係揭示圖5的切斷線G-H之剖面構造的剖面圖。於圖5，揭示以圖1的矩形ABCD包圍之部分的另一例。關於實施形態2的SJ-MOSFET與關於實施形態1的SJ-MOSFET之不同之處，係以下兩點。第1個不同點，係在元件活性部1內重複圖案配置之並聯pn層(主SJ晶格12)並不是條紋狀的平面佈局，是於n漂
移區域12a內p區隔區域12b被配置成矩陣狀的平面佈局之點。
第2個不同點，係於耐壓構造部2的表面側，作為均勻的不純物濃度區域，並未形成n-區域3。關於實施形態2的SJ-MOSFET之前述兩個不同點之外的構造，係與關於實施形態1的SJ-MOSFET相同。即使於關於此實施形態2的SJ-MOSFET中，因為耐壓構造部2的第2並聯pn層12E之節距小於元件活性部1內的並聯pn層12之節距(大概為2/3)，故與實施形態1相同，可取得在OFF時耐壓構造部2的空乏層比元件活性部1更容易擴散，可獲得更高之耐壓的優點。
如上所說明般，依據本發明，藉由將耐壓構造部內之第2並聯pn層的節距設為元件活性部內之第1並聯pn層的節距之2/3，可使並聯pn層內的p型區隔區域及n型漂移區域內之間的相互擴散及製程參差減少為比先前的SJ構造少。又，依據上述發明，因為利用並聯pn層內的半導體區域不具備用以取得電荷平衡的遷移部(n-區域)，OFF時的漂移層之空乏化能以最低耐壓獲得，故最易於獲得高耐壓特性。
在以上說明的本發明中，以SJ-MOSFET為例進行說明，但是，並不限定於上述之實施形態，可適用於在漂移層中形成SJ構造之各種裝置。又，在各實施形態中將第1導電型設為n型，將第2導電型設為p型，但是，本發明即使將將第1導電型設為p型，將第2導電型設為n型也
同樣成立。
如上所述，關於本發明的高耐壓半導體裝置係可有效利用於MOS(由金屬-氧化膜-半導體所成的絕緣閘極)型場效電晶體等，於半導體基板的兩主面之間流通主電流之縱型的高耐壓‧大電流的功率半導體裝置。
1‧‧‧元件活性部
2‧‧‧耐壓構造部
3‧‧‧n-區域(低濃度第1導電型半導體區域)
4‧‧‧場絕緣膜
5‧‧‧閘極絕緣膜
6‧‧‧閘極電極
7‧‧‧源極電極
8‧‧‧汲極電極
9‧‧‧層間絕緣膜
11‧‧‧n+型半導體基板(n+汲極區域)
12‧‧‧第1並聯pn層(主SJ晶格)
12a‧‧‧主SJ晶格的n漂移區域(第1導電型半導體區域)
12b‧‧‧主SJ晶格的p區隔區域(第2導電型半導體區域)
12E‧‧‧第2並聯pn層(細微SJ晶格)
12c‧‧‧細微SJ晶格的n漂移區域(第1導電型半導體區域)
12d‧‧‧細微SJ晶格的p區隔區域(第2導電型半導體區域)
13a‧‧‧p基底區域
13b‧‧‧p+接觸區域
14‧‧‧n+源極區域
15‧‧‧阻擋電極
〔圖1〕圖1係揭示關於本發明的實施形態1之SJ-MOSFET之構造的俯視圖。
〔圖2〕圖2係放大揭示以圖1的ABCD為頂點之矩形包圍之部分的俯視圖。
〔圖3〕圖3係揭示圖2的切斷線E-F之剖面構造的剖面圖。
〔圖4〕圖4係放大揭示先前的耐壓構造部之一部分的俯視圖。
〔圖5〕圖5係揭示關於本發明的實施形態2之SJ-MOSFET之一部分的俯視圖。
〔圖6〕圖6係揭示圖5的切斷線G-H之剖面構造的剖面圖。
1‧‧‧元件活性部
2‧‧‧耐壓構造部
12‧‧‧第1並聯pn層(主SJ晶格)
12a‧‧‧主SJ晶格的n漂移區域
12b‧‧‧主SJ晶格的p區隔區域
Claims (6)
- 一種高耐壓半導體裝置，係作為漂移層，具備於與第1導電型高不純物濃度的半導體基板之一方主面垂直之方向具有長邊形狀的第1導電型半導體區域與第2導電型半導體區域是在與前述半導體基板之主面平行之方向相互鄰接的並聯pn層，並具有在前述並聯pn層為ON狀態下電流流通，在OFF狀態下會空乏化而阻止電壓之構造的高耐壓半導體裝置，其特徵為：具備：第1並聯pn層，係前述並聯pn層中，成為主電流路徑之元件活性部內的第1並聯pn層；及第2並聯pn層，係前述並聯pn層中，圍住前述元件活性部之耐壓構造部內的第2並聯pn層，將前述第1並聯pn層內之一個前述第1導電型半導體區域與該第1導電型半導體區域旁之一個前述第2導電型半導體區域作為1組，並將該2組的寬度設為1時，將前述第2並聯pn層內之一個前述第1導電型半導體區域與該第1導電型半導體區域旁之一個前述第2導電型半導體區域作為1組，而該1組的寬度為2/3；具有矩形狀之平面形狀的前述半導體基板之四隅的角隅部之前述第1並聯pn層與前述第2並聯pn層的邊際，係為前述第1並聯pn層鄰接之2組的端部與前述第2並聯pn層鄰接之3組的端部對向。
- 如申請專利範圍第1項所記載之高耐壓半導體裝 置，其中，於前述第2並聯pn層的表面，更具備：低濃度第1導電型半導體區域，係不純物濃度比前述第1並聯pn層的前述第1導電型半導體區域還低。
- 如申請專利範圍第2項所記載之高耐壓半導體裝置，其中，前述第1並聯pn層，係具有往與前述第1導電型半導體區域和前述第2導電型半導體區域相互重複並排之方向正交的方向延伸之條紋狀的平面佈局。
- 如申請專利範圍第1項所記載之高耐壓半導體裝置，其中，藉由對應每一偶數節距來改變位於前述半導體基板之四隅的角隅部之前述第1並聯pn層的端部之長度，於前述元件活性部之外周的前述耐壓構造部之四隅的角隅部附近之部分構成曲率部；前述第2並聯pn層的最內側端部以對應前述曲率部的長度，與前述半導體基板的主面平行朝向前述半導體基板的內側延伸。
- 如申請專利範圍第4項所記載之高耐壓半導體裝置，其中，前述第1並聯pn層，係具有於前述第1導電型半導體區域內前述第2導電型半導體區域被配置成矩陣狀的平面佈局。
- 如申請專利範圍第1項所記載之高耐壓半導體裝 置，其中，前述並聯pn層內的半導體區域並未具備用以取得電荷平衡的遷移部。
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