JP3951522B2 - 超接合半導体素子 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなる特別な縦型構造を備えるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等の半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】
相対向する二つの主面に設けられた電極間に電流が流される縦型半導体素子において、高耐圧化を図るには、両電極間の高抵抗層の厚さを厚くしなければならず、一方そのように厚い高抵抗層をもつ素子では、必然的に両電極間のオン抵抗が大きくなり、損失が増すことになることが避けられなかった。すなわちオン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。またこの問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向とが異なる横型半導体素子についても共通である。
【０００３】
この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に積層した並列ｐｎ層で構成し、オフ状態のときは、空乏化して耐圧を負担するようにした構造の半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５および本発明の発明者らによる特開平９−２６６３１１号公報に開示されている。
【０００４】
図１０は、ＵＳＰ５２１６２７５に開示された半導体装置の一実施例である縦型ＭＯＳＦＥＴの部分断面図である。通常の縦型半導体素子では単一層とされるドリフト層１２がｎドリフト領域１２ａとｐ仕切り領域１２ｂとからなる並列ｐｎ層とされている点が特徴的である。１３ａはｐウェル領域、１３ｂはｐ+コンタクト領域、１４はｎ+ソース領域、１５はゲート絶縁膜、１６はゲート電極、１７はソース電極、１８はドレイン電極である。
【０００５】
このドリフト層１２は例えば、ｎ+ドレイン層１１をサブストレートとしてエピタキシャル法により、高抵抗のｎ型層を成長し、選択的にｎ+ドレイン層１１に達するトレンチをエッチングしてｎドリフト領域１２ａとした後、更にトレンチ内にエピタキシャル法によりｐ型層を成長してｐ仕切り領域１２ｂが形成される。
【０００６】
なお本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
【０００７】
【発明が解決しようとする課題】
しかし、前記の発明ではいずれも、電流の流れる並列ｐｎ層からなるドリフト層の部分の記載がなされているのみで、高耐圧を実現するために通常半導体素子の周辺部に設けられる耐圧構造の記載が無い。仮に、耐圧構造が設けられず、並列ｐｎ層からなるドリフト層の部分だけであると、高耐圧は実現できない。
【０００８】
一般的な耐圧構造としては、例えばガードリングやフィールドプレートなどが想定される。ガードリングやフィールドプレートなどを設けるには、そのための最適な構造とするための設計が必要であり、また、その構造を実現するためのマスク形成、不純物導入および拡散、或いは金属膜被着およびそのパターニングというような工程が必要である。
【０００９】
このような状況に鑑み本発明の目的は、オン抵抗と耐圧とのトレードオフ関係を大幅に改善し、しかも高耐圧を容易に実現しうる超接合半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題解決のため本発明は、第一と第二の主面と、第二の主面側を低抵抗層として第一と第二の主面間に低抵抗層と、該低抵抗層に接続されオン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、並列ｐｎ層の周囲に、該並列ｐｎ層より高抵抗率の高抵抗領域を有し、更に高抵抗領域の周囲にドリフト領域と同一導電型のチャネルストッパ領域を有し、前記チャネルストッパ領域が、並列ｐｎ層の下方に形成されている前記低抵抗層とつながっているものとする。
【００１１】
並列ｐｎ層の周囲に高抵抗領域を設けて、逆電圧印加時の空乏層がその高抵抗領域にひろがるようにすれば、高耐圧を保持できる。また、高抵抗領域の周囲に高抵抗領域と同一導電型のチャネルストッパ領域を設けて、チャネルストッパとすることにより、漏れ電流を低減できる。
そして、もっとも単純な構造としては、半導体チップ側面が、前記チャネルストッパ領域で覆われているものとすれば良い。この、チャネルストッパ領域を形成することで表面の反転を防止でき、かつ絶縁耐圧の安定化が図られる。この時に、チャネルストッパ領域の表面にチャネルストッパ電極を接続することが有効である。
【００１２】
特に、その並列ｐｎ層の周囲の高抵抗領域の不純物濃度Ｎ D が、超接合半導体素子の耐圧をＶ DSS （Ｖ）としたとき、５．６２×１０ 17 ×Ｖ DSS -1.36 （ｃｍ -3 ）以下であるものとする。
後述するように５．６２×１０17×ＶDSS -1.36（ｃｍ-3）以下の低濃度であれば、特に従来のようなガードリング構造等を設けなくても、空乏層が十分広がるので、高耐圧素子とすることができる。もちろんガードリング構造等を設けてもよい。
【００１３】
【００１４】
並列ｐｎ層の周囲に、第一導電型の高抵抗領域を有するとき、最外側の第二導電型仕切り領域の正味の不純物量を、その内側の並列ｐｎ層の各領域の正味の不純物量とほぼ等しくし、または並列ｐｎ層の周囲に、第二導電型の高抵抗領域を有するとき、最外側の第一導電型ドリフト領域の正味の不純物量を、その内側の並列ｐｎ層の各領域の正味の不純物量とほぼ等しくすることが有効である。
内側の並列ｐｎ層の各領域では、両側を逆導電型でほぼ等しい不純物濃度の領域に挟まれているのに対し、最外側の領域は片側で高抵抗領域と接することになる。そのため、逆導電型の不純物でコンペンセートされる量が少なくなり、結果的に正味の不純物量が多くなってしまう。そうすると空乏化がアンバランスになり、耐圧が低下することになる。耐圧を確保するためには、その内側の並列ｐｎ層の各領域の正味の不純物量とほぼ等しくすることが重要である。
【００１５】
並列ｐｎ層の周囲に、第一導電型の高抵抗領域を有するとき、コーナー部における第二導電型仕切り領域の端部の正味の不純物量が、並列ｐｎ層の各領域の正味の不純物量とほぼ等しくし、並列ｐｎ層の周囲に、第二導電型の高抵抗領域を有するとき、コーナー部における第一導電型ドリフト領域の端部の正味の不純物量が、並列ｐｎ層の各領域の正味の不純物量とほぼ等しくすることが有効である。 コーナー部においても上と同様の機構で正味の不純物量が多くなり、耐圧が低下する。それを防止するためである。
【００１６】
【００１７】
【発明の実施の形態】
以下に本発明の実施の形態を添付図面に基づいて説明する。なお以下でｎまたはｐを冠記した層や領域は、それぞれ電子、正孔を多数キャリアとする層、領域を意味している。また+は比較的高不純物濃度の、-は比較的低不純物濃度の領域をそれぞれ意味している。
［実施例１］
図１は、本発明の実施例１の縦型の超接合ＭＯＳＦＥＴの周縁部の部分断面図であり、図の右側がｎチャネル型ＭＯＳＦＥＴの端である。
【００１８】
図１において、１１は低抵抗のｎ+ドレイン層、１２はｎドリフト領域１２ａ、ｐ仕切り領域１２ｂとからなる並列ｐｎ層のドリフト層である。表面層には、ｐ仕切り領域１２ｂに接続してｐウェル領域１３ａが形成されている。ｐウェル領域１３ａの内部にｎ+ソース領域１４と高濃度のｐ+コンタクト領域１３ｂとが形成されている。ｎ+ソース領域１４とｎドリフト領域１２ａとに挟まれたｐウェル領域１３ａの表面上には、ゲート絶縁膜１５を介して多結晶シリコンのゲート電極層１６が、また、ｎ+ソース領域１４と高濃度のｐ+コンタクト領域１３ｂの表面に共通に接触するソース電極１７が設けられている。ｎ+ドレイン層１１の裏面にはドレイン電極１８が設けられている。１９は表面保護および安定化のための絶縁膜であり、例えば、熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ソース電極１７は、図のように層間絶縁膜１９ａを介してゲート電極層１６の上に延長されることが多い。図示しない部分で、ゲート電極層１６上に金属膜のゲート電極が設けられている。ドリフト層１２のうちドリフト電流が流れるのは、ｎドリフト領域１２ａであるが、以下ではｐ仕切り領域１２ｂを含めた並列ｐｎ層をドリフト層１２と呼ぶことにする。
【００１９】
ｎドリフト領域１２ａとｐ仕切り領域１２ｂとの平面的な形状は、例えばともにストライプ状とする。超接合半導体素子の基本的な構造であるドリフト層１２の周縁で、ｐ仕切り領域１２ｂの外側にｎ-高抵抗領域２０が形成されている点がポイントである。ｎドリフト領域１２ａとｐ仕切り領域１２ｂとの平面的な形状は、他に一方が格子状や網状であり、他方がその中に挟まれた形状でも良い。その多様な配置が考えられる。
【００２０】
例えば、７００ＶクラスのＭＯＳＦＥＴとして、各部の寸法および不純物濃度等は次のような値をとる。ｎ+ドレイン層１１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、ドリフト層１２の厚さ４８μｍ、ｎドリフト領域１２ａおよびｐ仕切り領域１２ｂの幅５μｍ（すなわち、同じ領域の中心間隔１０μｍ）、平均不純物濃度３．５×１０15ｃｍ-3、ｐウェル領域１３ａの拡散深さ１μｍ、表面不純物濃度１×１０17ｃｍ-3、ｎ+ソース領域１４の拡散深さ０．３μｍ、表面不純物濃度１×１０20ｃｍ-3、ｎ-高抵抗領域２０の不純物濃度７．６×１０13ｃｍ -3以下、幅２００μｍである。
【００２１】
ｎ-高抵抗領域２０は、例えばエピタキシャル成長により形成される。ｎドリフト領域１２ａはｎ-高抵抗領域２０に設けられた掘り下げ部にエピタキシャル成長により充填され、更にｐ仕切り領域１２ｂは、ｎドリフト領域１２ａに設けられた掘り下げ部にエピタキシャル成長により充填して形成する。
図２（ａ）は、不純物濃度プロフィルである。ｐ仕切り領域１２ｂは、ｎドリフト領域１２ａと最高不純物濃度を等しく、幅も略等しくするのが、両者を空乏化して高耐圧化するのに有利である。
【００２２】
図１の超接合ＭＯＳＦＥＴの動作は、次のようにおこなわれる。ゲート電極層１６に所定の正の電圧が印加されると、ゲート電極層１６直下のｐウェル領域１３ａの表面層に反転層が誘起され、ｎ+ソース領域１４から反転層を通じてｎチャネル領域１２ｅに電子が注入される。その注入された電子がｎドリフト領域１２ａを通じてｎ+ドレイン層１１に達し、ドレイン電極１８、ソース電極１７間が導通する。
【００２３】
ゲート電極層１６への正の電圧が取り去られると、ｐウェル領域１３ａの表面層に誘起された反転層が消滅し、ドレイン電極１８、ソース電極１７間が遮断される。更に、逆バイアス電圧を大きくすると、各ｐ仕切り領域１２ｂはｐウェル領域１３ａを介してソース電極１７で連結されているので、ｐウェル領域１３ａとｎチャネル領域１２ｅとの間のｐｎ接合Ｊａ、ｎドリフト領域１２ａとｐ仕切り領域１２ｂとの間のｐｎ接合Ｊｂからそれぞれ空乏層がｎドリフト領域１２ａ、ｐ仕切り領域１２ｂ内に広がってこれらが空乏化される。
【００２４】
ｐｎ接合Ｊｂからの空乏端は、ｎドリフト領域１２ａの幅方向に広がり、しかも両側のｐ仕切り領域１２ｂから空乏層が広がるので空乏化が非常に早まる。従って、ｎドリフト領域１２ａの不純物濃度を高めることができる。
またｐ仕切り領域１２ｂも同時に空乏化される。ｐ仕切り領域１２ｂも両側のｐｎ接合から空乏層が広がるので空乏化が非常に早まる。ｐ仕切り領域１２ｂとｎドリフト領域１２ａとを交互に形成することにより、隣接するｎドリフト領域１２ａの双方へ空乏端が進入するようになっているので、空乏層形成のためのｐ仕切り領域１２ｂの総占有幅を半減でき、その分、ｎドリフト領域１２ａの断面積の拡大を図ることができる。
【００２５】
例えば、従来の単層の高抵抗ドリフト層を持つ縦型ＭＯＳＦＥＴでは、７００Ｖクラスの耐圧とするためには、ドリフト層１２の不純物濃度としては２×１０14ｃｍ-3、厚さ８０μｍ程度必要であったが、本実施例の超接合ＭＯＳＦＥＴでは、ｎドリフト領域１２ａの不純物濃度を高くしたことと、そのことによりドリフト層１２の厚さを薄くできたため、オン抵抗としては約１０分の１に低減でき、しかも耐圧は十分に確保される。
【００２６】
ｎ-高抵抗領域２０の不純物濃度を変えて同様のｎチャネル型ＭＯＳＦＥＴを試作し、またその特性をデバイスシミュレーションにより確認した。
図３は、ｎチャネル型ＭＯＳＦＥＴの耐圧（ＶDSS）の不純物濃度依存性を示す特性図である。横軸は、ｎ-高抵抗領域２０の不純物濃度、縦軸は耐圧（ＶDSS）である。ドリフト層１２の深さをパラメータとしてあり、各線は同じ深さについてｎ-高抵抗領域２０の不純物濃度を変化させた場合の結果である。
【００２７】
ｎ-高抵抗領域２０の不純物濃度ＮDが、５．６２×１０17×ＶDSS -1.36（ｃｍ-3）を越えた範囲では不純物濃度とともに耐圧が低下しているが、それ以下の範囲では、耐圧が殆ど変化せず、一定になっている。これは、素子耐圧がｎ-高抵抗領域２０の不純物濃度によらず、内部のドリフト層１２の部分で決定されていることを意味している。
【００２８】
限界不純物濃度は耐圧ＶDSSの１．３６乗に逆比例しているので、高い定格電圧のＭＯＳＦＥＴの場合には、低い不純物濃度でなければならず、また低い定格電圧のＭＯＳＦＥＴでは、高い不純物濃度で良い。
本実施例１の超接合ＭＯＳＦＥＴでは、通常おこなわれるガードリング構造やフィールドプレート構造とするときよりも単純な構造の耐圧構造を設けることができた。従って、工程数が少なくてすむという利点がある。もちろんガードリング構造やフィールドプレート構造を設けて更に耐圧を高めてもよい。
【００２９】
なお、ｎドリフト領域１２ａの幅を狭くし、不純物濃度を高くすれば、より一層のオン抵抗の低減、およびオン抵抗と耐圧とのトレードオフ関係の改善が可能である。
［実施例２］
図１のような断面をもつ超接合ＭＯＳＦＥＴの並列ｐｎ層の製造方法として、エピタキシャル成長の前に部分的に不純物の埋め込み領域を形成しておいてから、ｎ-高抵抗領域２０をエピタキシャル成長する工程を数回繰り返した後、熱処理により拡散させてｎドリフト領域１２ａとｐ仕切り領域１２ｂとを形成することもできる。
【００３０】
図４は、不純物の埋め込み拡散とエピタキシャル成長する工程を数回繰り返して形成した超接合ＭＯＳＦＥＴの周縁部の部分断面図である。
図１の断面図との違いはｎドリフト領域１２ａとｐ仕切り領域１２ｂとの内部に破線で等濃度線を示したような不純物濃度分布があることである。
いま、高抵抗領域２０がｎ型であり、並列ｐｎ層の最外側がｐ仕切り領域である場合、その最外側のｐ仕切り領域を１２ｃとし、内側のｐ仕切り領域を１２ｂとする。
【００３１】
ｐ仕切り領域１２ｂ、１２ｃを、アクセプタ不純物の選択的な注入と熱拡散によって形成すると、本来約７５０V あるべき耐圧が約６００V に低下した。
図２（ｂ）は、この原因を説明する不純物濃度プロフィルである。破線はドナー不純物の、一点鎖線はアクセプタ不純物の濃度を示し、実線は両者の差の正味不純物濃度を示している。
【００３２】
ｐ仕切り領域１２ｂ、１２ｃを、同じ幅のマスクを使用してイオン注入するとき、ｐ仕切り領域１２ｂは、両側をｎドリフト領域１２ａで挟まれており、一方ｐ仕切り領域１２ｃは、片側がｎドリフト領域１２ａであり、もう一方の側はｎ-高抵抗領域２０となっている。そのため、ｎ-高抵抗領域２０の側でｐ仕切り領域１２ｃのアクセプタ不純物をコンペンセートする量が減少する。
【００３３】
その結果、ｐ仕切り領域１２ｃは、ｐ仕切り領域１２ｂより幅が広く、最高不純物濃度も高くなってしまうのである。図５は、耐圧のｐ仕切り領域１２ｃの正味不純物量依存性を示す特性図である。横軸はｐ仕切り領域を１２ｂの正味不純物量で規格化したｐ仕切り領域１２ｃの正味不純物量、縦軸は耐圧である。
【００３４】
図からｐ仕切り領域１２ｃの不純物量には最適値があり、ｐ仕切り領域１２ｂの不純物量と同じにしたとき耐圧が最大になり、それからはずれると耐圧は低下することがわかる。これは外れた範囲で、ｐ仕切り領域１２ｂ、１２ｃと、ｎドリフト領域１２ａとの不純物量を等しくするという条件が満たされないためである。
【００３５】
実際にイオン注入および熱拡散によりｐ仕切り領域１２ｂとｐ仕切り領域１２ｃとを同時に形成しながら、それらの正味不純物量を制御するには、イオン注入の際のマスク幅を変える方法を取ることができる。
図６は、耐圧の最外側のｐ仕切り領域１２ｃのマスク幅依存性を示す特性図である。横軸はｐ仕切り領域１２ｃのマスク幅、縦軸は耐圧である。ｐ仕切り領域１２ｂのマスク幅は２．５μm 、ほう素ドーズ量を１×１０13cm-2とした場合である。
【００３６】
最外側のｐ仕切り領域１２ｃのマスク幅には、耐圧を最大化するための最適値があること、それ以下でもそれ以上でも耐圧が低下すること、その最適値はｐ仕切り領域１２ｂの正味不純物総量と等しくする量であることがわかる。例えば最外側のｐ仕切り領域１２ｃのマスク幅を内側のｐ仕切り領域１２ｂと同じとした場合は、耐圧は約６００V に低下する。
【００３７】
図７はｐ仕切り領域１２ｃのマスク幅を１．６μm としたときの不純物濃度プロフィルである。破線はドナー不純物の、一点鎖線はアクセプタ不純物の濃度を示し、実線は両者の差の正味不純物濃度を示している。ｐ仕切り領域１２ｃは注入量が減らされているため、最高不純物濃度が低くなっているが、ｎ-高抵抗領域２０側へ幅が広くなっている。
【００３８】
図８は最適化したイオン注入用マスクのコーナー部の拡大図である。最外側のｐ仕切り領域の形成部１２Ｃおよびコーナー部のｐ仕切り領域の形成部端部１２Ｄにおいて、マスク幅が狭くなっているのが見られる。例えば内側のｐ仕切り領域形成部１２Ｂのマスク幅は２．５μｍであり、最外側のｐ仕切り領域の形成部１２Ｃおよびコーナー部のｐ仕切り領域の形成部端部１２Ｄのマスク幅は１．６μｍである。点線１２Ａはｎドリフト領域形成のためのマスクの位置を示している。破線はｐ仕切り領域の形成部１２Ｃおよびコーナー部のｐ仕切り領域の形成部端部１２Ｄの端を仮に結んだ線であり、一例として四分円弧状である。
【００３９】
以上の事項は、並列ｐｎ層の最外側がｎドリフト領域の場合にも成立することは勿論である。
［実施例３］
図９は、本発明の実施例３の縦型の超接合ＭＯＳＦＥＴの部分断面図であり、やはりｎチャネルＭＯＳＦＥＴの場合である。
【００４０】
図９において、ｐ仕切り領域１２ｂの周囲にｎ-高抵抗領域２０が配置されているのは図１と同じであるが、そのｎ-高抵抗領域２０に隣接してｎチャネルストッパ領域２１が配置されており、ｎチャネルストッパ領域２１はまた、ｎ+ドレイン層１１とつながっている。そして、半導体チップ側面全てがこのｎチャネルストッパ領域２１に覆われており、ｎチャネルストッパ領域２１の表面に接触してチャネルストッパ電極２２が設けられている。
【００４１】
この場合は、ｎ-高抵抗領域２０の幅を実施例１より狭くして、例えば１５０μm として、実施例１と同じ耐圧を確保することができる。
このｎチャネルストッパ領域２１は、表面の反転を防止するチャネルストッパとなるだけでなく、チップの側面もすべてドレイン電極１８の電位とすることが可能になり、これによって、素子の絶縁耐圧は安定化し、品質も向上する。
【００４２】
但し、ｎチャネルストッパ領域２１が必ずチップ側面でなければならないわけではなく、ｎチャネルストッパ領域２１を挟んで反対側の半導体領域に別の半導体素子や半導体領域を形成することもできる。また、 ｎチャネルストッパ領域２１とチャネルストッパ電極２２のみをドリフト層１２の周囲に設けてもある程度の特性改善が図られる。
【００４３】
なお、以上の実施例はいずれもｎチャネル型のＭＯＳＦＥＴとしたが、ＭＯＳＦＥＴだけでなく、ＩＧＢＴでも同様の効果が得られる。またｐｎダイオード、ショットキーバリアダイオード、バイポーラトランジスタでも同様の効果が得られる。
【００４４】
【発明の効果】
以上説明したように本発明は、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、並列ｐｎ層の周囲に、該並列ｐｎ層より高抵抗率の高抵抗領域を有し、更に高抵抗領域の周囲にドリフト領域と同一導電型のチャネルストッパ領域を有し、前記チャネルストッパ領域が、並列ｐｎ層の下方に形成されている前記低抵抗層とつながっていることによって、オン抵抗と耐圧とのトレードオフ関係を大幅に改善しつつ、高耐圧を容易に実現できるようになった。また、高抵抗領域の周囲もしくは半導体素子の外周に低抵抗領域を配することにより、一層安定した特性とすることができる。
【００４５】
特に、高抵抗領域の不純物濃度ＮD（ｃｍ-3）を、５．６２×１０17×ＶDSS -1.36（Ｖ）以下とすることにより、空乏層が十分広がり、高耐圧の超接合半導体素子が実現できる。
【図面の簡単な説明】
【図１】 本発明実施例１の超接合ＭＯＳＦＥＴの部分断面図
【図２】 （ａ）は実施例１の超接合ＭＯＳＦＥＴにおける不純物濃度プロフィル図、（ｂ）は実施例２の超接合ＭＯＳＦＥＴにおける不純物濃度プロフィル図
【図３】 実施例１の超接合ＭＯＳＦＥＴにおける耐圧のｎ-高抵抗領域２０の不純物濃度依存性を示す特性図
【図４】 本発明実施例２の超接合ＭＯＳＦＥＴの部分断面図
【図５】 実施例２の超接合ＭＯＳＦＥＴにおける耐圧のｐ仕切り領域１２ｃの不純物量依存性を示す特性図
【図６】 実施例２の超接合ＭＯＳＦＥＴにおける耐圧のｐ仕切り領域１２ｃのイオン注入マスク幅依存性を示す特性図
【図７】 最適化した実施例２の超接合ＭＯＳＦＥＴにおける不純物濃度プロフィル図
【図８】 実施例２の超接合ＭＯＳＦＥＴにおけるｐ仕切り領域のイオン注入マスクの拡大図
【図９】 本発明実施例３の超接合ＭＯＳＦＥＴの部分断面図
【図１０】 超接合ＭＯＳＦＥＴの基本的な構造部分の部分断面図
【符号の説明】
１１ ｎ+ドレイン層
１２ ドリフト層
１２ａ ｎドリフト領域
１２ｂ ｐ仕切り領域
１２ｃ 最外側のｐ仕切り領域
１２ｅ ｎチャネル領域
１３ａ ｐウェル領域
１３ｂ ｐ+コンタクト領域
１４ ｎ+ソース領域
１ ゲート絶縁膜
２ ゲート電極層
３ ソース電極
４ ドレイン電極
５ 絶縁膜
６ ｎ-高抵抗領域
７ ｎチャネルストッパ領域
８ チャネルストッパ電極

Claims (11)

  1. 第一と第二の主面と、第二の主面側を低抵抗層として第一と第二の主面間に低抵抗層と、該低抵抗層に接続されオン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、並列ｐｎ層の周囲に、該並列ｐｎ層より高抵抗率の高抵抗領域を有し、更に高抵抗領域の周囲にドリフト領域と同一導電型のチャネルストッパ領域を有し、前記チャネルストッパ領域が、並列ｐｎ層の下方に形成されている前記低抵抗層とつながっていることを特徴とする超接合半導体素子。
  2. 前記高抵抗領域の不純物濃度ＮDが、超接合半導体素子の耐圧をＶDSS（Ｖ）としたとき、５．６２×１０17×ＶDSS -1.36（ｃｍ-3）以下であることを特徴とする請求項１に記載の超接合半導体素子。
  3. 前記高抵抗領域が第一導電型であるとき、最外側の第二導電型仕切り領域の正味の不純物量が、内側の並列ｐｎ層の各領域の正味の不純物量と等しいことを特徴とする請求項１に記載の超接合半導体素子。
  4. コーナー部における第二導電型仕切り領域の端部の正味の不純物量が、並列ｐｎ層の各領域の正味の不純物量と等しいことを特徴とする請求項３に記載の超接合半導体素子。
  5. 前記高抵抗領域が第二導電型であるとき、最外側の第一導電型ドリフト領域の正味の不純物量が、内側の並列ｐｎ層の各領域の正味の不純物量と等しいことを特徴とする請求項１に記載の超接合半導体素子。
  6. コーナー部における第一導電型ドリフト領域の端部の正味の不純物量が、並列ｐｎ層の各領域の正味の不純物量と等しいことを特徴とする請求項５に記載の超接合半導体素子。
  7. 前記第一の主面の側に設けられた第二導電型のウェル、該ウェル内に設けられた第一導電型のソース領域、該ソース領域とウェルの表面にゲート絶縁膜を介して設けられたゲート電極とを備えたＭＩＳ型半導体素子であることを特徴とする請求項１〜６のいずれかに記載の超接合半導体素子。
  8. 前記ウェルと前記ソース領域とが前記第一の主面に設けられた電極と電気的に接続されていることを特徴とする請求項７に記載の超接合半導体素子。
  9. 前記ウェルの前記電極と電気的に接続される部分に高濃度の第二導電型のコンタクト領域を有することを特徴とする請求項８に記載の超接合半導体素子。
  10. 前記ウェルの幅が前記第二導電型仕切り領域の幅より大きいことを特徴とする請求項７ないし９のいずれかに記載の超接合半導体素子。
  11. 前記ウェルと前記電極との電気的接続が少なくとも２箇所あり、該２箇所の間のゲート電極の上に絶縁膜を介して前記電極が配置されていることを特徴とする請求項８ないし１０のいずれかに記載の超接合半導体素子。
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