JP2001015752A - 超接合半導体素子およびその製造方法 - Google Patents
超接合半導体素子およびその製造方法Info
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Abstract
(57)【要約】
【課題】オン状態では電流を流すとともに、オフ状態で
は空乏化する並列ｐｎ層からなるドリフト層を備えた超
接合半導体素子において、高耐圧化を図る。 【解決手段】ｎドリフト領域１２ａとｐ仕切り領域１２
ｂとの並列ｐｎ層からなるドリフト層１２の周囲に、ｎ
-高抵抗領域２０を設け、そのｎ-高抵抗領域２０の不純
物濃度ＮDを５．６２×１０17×ＶDSS -1.36（ｃｍ-3）
以下とする。但しＶDSSは耐圧（Ｖ）である。更にｎ-高
抵抗領域２０に隣接するｎチャネルストッパ領域２１を
配置する。
は空乏化する並列ｐｎ層からなるドリフト層を備えた超
接合半導体素子において、高耐圧化を図る。 【解決手段】ｎドリフト領域１２ａとｐ仕切り領域１２
ｂとの並列ｐｎ層からなるドリフト層１２の周囲に、ｎ
-高抵抗領域２０を設け、そのｎ-高抵抗領域２０の不純
物濃度ＮDを５．６２×１０17×ＶDSS -1.36（ｃｍ-3）
以下とする。但しＶDSSは耐圧（Ｖ）である。更にｎ-高
抵抗領域２０に隣接するｎチャネルストッパ領域２１を
配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、オン状態では電流
を流すとともに、オフ状態では空乏化する並列ｐｎ層か
らなる特別な縦型構造を備えるＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバ
イポーラトランジスタ）、バイポーラトランジスタ、ダ
イオード等の半導体素子およびその製造方法に関する。
を流すとともに、オフ状態では空乏化する並列ｐｎ層か
らなる特別な縦型構造を備えるＭＯＳＦＥＴ（絶縁ゲー
ト型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバ
イポーラトランジスタ）、バイポーラトランジスタ、ダ
イオード等の半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】相対向する二つの主面に設けられた電極
間に電流が流される縦型半導体素子において、高耐圧化
を図るには、両電極間の高抵抗層の厚さを厚くしなけれ
ばならず、一方そのように厚い高抵抗層をもつ素子で
は、必然的に両電極間のオン抵抗が大きくなり、損失が
増すことになることが避けられなかった。すなわちオン
抵抗（電流容量）と耐圧間にはトレードオフ関係があ
る。このトレードオフ関係は、ＩＧＢＴ、バイポーラト
ランジスタ、ダイオード等の半導体素子においても同様
に成立することが知られている。またこの問題は、オン
時にドリフト電流が流れる方向と、オフ時の逆バイアス
による空乏層の延びる方向とが異なる横型半導体素子に
ついても共通である。
間に電流が流される縦型半導体素子において、高耐圧化
を図るには、両電極間の高抵抗層の厚さを厚くしなけれ
ばならず、一方そのように厚い高抵抗層をもつ素子で
は、必然的に両電極間のオン抵抗が大きくなり、損失が
増すことになることが避けられなかった。すなわちオン
抵抗（電流容量）と耐圧間にはトレードオフ関係があ
る。このトレードオフ関係は、ＩＧＢＴ、バイポーラト
ランジスタ、ダイオード等の半導体素子においても同様
に成立することが知られている。またこの問題は、オン
時にドリフト電流が流れる方向と、オフ時の逆バイアス
による空乏層の延びる方向とが異なる横型半導体素子に
ついても共通である。
【０００３】この問題に対する解決法として、ドリフト
層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを
交互に積層した並列ｐｎ層で構成し、オフ状態のとき
は、空乏化して耐圧を負担するようにした構造の半導体
装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、
ＵＳＰ５４３８２１５および本発明の発明者らによる特
開平９−２６６３１１号公報に開示されている。
層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを
交互に積層した並列ｐｎ層で構成し、オフ状態のとき
は、空乏化して耐圧を負担するようにした構造の半導体
装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、
ＵＳＰ５４３８２１５および本発明の発明者らによる特
開平９−２６６３１１号公報に開示されている。
【０００４】図１０は、ＵＳＰ５２１６２７５に開示さ
れた半導体装置の一実施例である縦型ＭＯＳＦＥＴの部
分断面図である。通常の縦型半導体素子では単一層とさ
れるドリフト層１２がｎドリフト領域１２ａとｐ仕切り
領域１２ｂとからなる並列ｐｎ層とされている点が特徴
的である。１３ａはｐウェル領域、１３ｂはｐ+コンタ
クト領域、１４はｎ+ソース領域、１５はゲート絶縁
膜、１６はゲート電極、１７はソース電極、１８はドレ
イン電極である。
れた半導体装置の一実施例である縦型ＭＯＳＦＥＴの部
分断面図である。通常の縦型半導体素子では単一層とさ
れるドリフト層１２がｎドリフト領域１２ａとｐ仕切り
領域１２ｂとからなる並列ｐｎ層とされている点が特徴
的である。１３ａはｐウェル領域、１３ｂはｐ+コンタ
クト領域、１４はｎ+ソース領域、１５はゲート絶縁
膜、１６はゲート電極、１７はソース電極、１８はドレ
イン電極である。
【０００５】このドリフト層１２は例えば、ｎ+ドレイ
ン層１１をサブストレートとしてエピタキシャル法によ
り、高抵抗のｎ型層を成長し、選択的にｎ+ドレイン層
１１に達するトレンチをエッチングしてｎドリフト領域
１２ａとした後、更にトレンチ内にエピタキシャル法に
よりｐ型層を成長してｐ仕切り領域１２ｂが形成され
る。
ン層１１をサブストレートとしてエピタキシャル法によ
り、高抵抗のｎ型層を成長し、選択的にｎ+ドレイン層
１１に達するトレンチをエッチングしてｎドリフト領域
１２ａとした後、更にトレンチ内にエピタキシャル法に
よりｐ型層を成長してｐ仕切り領域１２ｂが形成され
る。
【０００６】なお本発明の発明者らは、オン状態では電
流を流すとともに、オフ状態では空乏化する並列ｐｎ層
からなるドリフト層を備える半導体素子を超接合半導体
素子と称することとした。
流を流すとともに、オフ状態では空乏化する並列ｐｎ層
からなるドリフト層を備える半導体素子を超接合半導体
素子と称することとした。
【０００７】
【発明が解決しようとする課題】しかし、前記の発明で
はいずれも、電流の流れる並列ｐｎ層からなるドリフト
層の部分の記載がなされているのみで、高耐圧を実現す
るために通常半導体素子の周辺部に設けられる耐圧構造
の記載が無い。仮に、耐圧構造が設けられず、並列ｐｎ
層からなるドリフト層の部分だけであると、高耐圧は実
現できない。
はいずれも、電流の流れる並列ｐｎ層からなるドリフト
層の部分の記載がなされているのみで、高耐圧を実現す
るために通常半導体素子の周辺部に設けられる耐圧構造
の記載が無い。仮に、耐圧構造が設けられず、並列ｐｎ
層からなるドリフト層の部分だけであると、高耐圧は実
現できない。
【０００８】一般的な耐圧構造としては、例えばガード
リングやフィールドプレートなどが想定される。ガード
リングやフィールドプレートなどを設けるには、そのた
めの最適な構造とするための設計が必要であり、また、
その構造を実現するためのマスク形成、不純物導入およ
び拡散、或いは金属膜被着およびそのパターニングとい
うような工程が必要である。
リングやフィールドプレートなどが想定される。ガード
リングやフィールドプレートなどを設けるには、そのた
めの最適な構造とするための設計が必要であり、また、
その構造を実現するためのマスク形成、不純物導入およ
び拡散、或いは金属膜被着およびそのパターニングとい
うような工程が必要である。
【０００９】このような状況に鑑み本発明の目的は、オ
ン抵抗と耐圧とのトレードオフ関係を大幅に改善し、し
かも高耐圧を容易に実現しうる超接合半導体素子を提供
することにある。
ン抵抗と耐圧とのトレードオフ関係を大幅に改善し、し
かも高耐圧を容易に実現しうる超接合半導体素子を提供
することにある。
【００１０】
【課題を解決するための手段】上記の課題解決のため本
発明は、第一と第二の主面と、それぞれの主面に設けら
れた電極と、第一と第二の主面間に低抵抗層と、オン状
態では電流を流すとともにオフ状態では空乏化する第一
導電型ドリフト領域と第二導電型仕切り領域とを交互に
配置した並列ｐｎ層とを備える超接合半導体素子におい
て、並列ｐｎ層の周囲に、第一導電型または第二導電型
の高抵抗領域を有するものとする。
発明は、第一と第二の主面と、それぞれの主面に設けら
れた電極と、第一と第二の主面間に低抵抗層と、オン状
態では電流を流すとともにオフ状態では空乏化する第一
導電型ドリフト領域と第二導電型仕切り領域とを交互に
配置した並列ｐｎ層とを備える超接合半導体素子におい
て、並列ｐｎ層の周囲に、第一導電型または第二導電型
の高抵抗領域を有するものとする。
【００１１】並列ｐｎ層の周囲に高抵抗領域を設けて、
逆電圧印加時の空乏層がその高抵抗領域にひろがるよう
にすれば、高耐圧を保持できる。特に、その並列ｐｎ層
の周囲の高抵抗領域の不純物濃度ＮDが、超接合半導体
素子の耐圧をＶDSS（Ｖ）としたとき、５．６２×１０
17×ＶDSS -1.36（ｃｍ-3）以下であるものとする。
逆電圧印加時の空乏層がその高抵抗領域にひろがるよう
にすれば、高耐圧を保持できる。特に、その並列ｐｎ層
の周囲の高抵抗領域の不純物濃度ＮDが、超接合半導体
素子の耐圧をＶDSS（Ｖ）としたとき、５．６２×１０
17×ＶDSS -1.36（ｃｍ-3）以下であるものとする。
【００１２】後述するように５．６２×１０17×ＶDSS
-1.36（ｃｍ-3）以下の低濃度であれば、特に従来のよ
うなガードリング構造等を設けなくても、空乏層が十分
広がるので、高耐圧素子とすることができる。もちろん
ガードリング構造等を設けてもよい。また、高抵抗領域
の周囲にドリフト領域と同一導電型のチャネルストッパ
領域を有し、そのチャネルストッパ領域が半導体基体領
域の下部に形成されている低抵抗層と連続しているもの
とする。
-1.36（ｃｍ-3）以下の低濃度であれば、特に従来のよ
うなガードリング構造等を設けなくても、空乏層が十分
広がるので、高耐圧素子とすることができる。もちろん
ガードリング構造等を設けてもよい。また、高抵抗領域
の周囲にドリフト領域と同一導電型のチャネルストッパ
領域を有し、そのチャネルストッパ領域が半導体基体領
域の下部に形成されている低抵抗層と連続しているもの
とする。
【００１３】高抵抗領域の周囲に高抵抗領域と同一導電
型のチャネルストッパ領域を設けて、チャネルストッパ
とすることにより、漏れ電流を低減できる。高抵抗領域
の表面に絶縁膜を有するものとすることにより、表面を
保護するとともに表面の安定化を図ることができる。そ
して、もっとも単純な構造としては、半導体チップ側面
が、前記チャネルストッパ領域で覆われているものとす
れば良い。この、チャネルストッパ領域を形成すること
で表面の反転を防止でき、かつ絶縁耐圧の安定化が図ら
れる。この時に、チャネルストッパ領域の表面にチャネ
ルストッパ電極を接続することが有効である。
型のチャネルストッパ領域を設けて、チャネルストッパ
とすることにより、漏れ電流を低減できる。高抵抗領域
の表面に絶縁膜を有するものとすることにより、表面を
保護するとともに表面の安定化を図ることができる。そ
して、もっとも単純な構造としては、半導体チップ側面
が、前記チャネルストッパ領域で覆われているものとす
れば良い。この、チャネルストッパ領域を形成すること
で表面の反転を防止でき、かつ絶縁耐圧の安定化が図ら
れる。この時に、チャネルストッパ領域の表面にチャネ
ルストッパ電極を接続することが有効である。
【００１４】並列ｐｎ層の周囲に、第一導電型の高抵抗
領域を有するとき、最外側の第二導電型仕切り領域の、
並列ｐｎ層の周囲に、第二導電型の高抵抗領域を有する
とき、最外側の第一導電型ドリフト領域の正味の不純物
量を、その内側の並列ｐｎ層の各領域の正味の不純物量
とほぼ等しくすることが必要である。内側の並列ｐｎ層
の各領域では、両側を逆導電型でほぼ等しい不純物濃度
の領域に挟まれているのに対し、最外側の領域は片側で
高抵抗領域と接することになる。そのため、逆導電型の
不純物でコンペンセートされる量が少なくなり、結果的
に正味の不純物量が多くなってしまう。そうすると空乏
化がアンバランスになり、耐圧が低下することになる。
耐圧を確保するためには、その内側の並列ｐｎ層の各領
域の正味の不純物量とほぼ等しくすることが重要であ
る。
領域を有するとき、最外側の第二導電型仕切り領域の、
並列ｐｎ層の周囲に、第二導電型の高抵抗領域を有する
とき、最外側の第一導電型ドリフト領域の正味の不純物
量を、その内側の並列ｐｎ層の各領域の正味の不純物量
とほぼ等しくすることが必要である。内側の並列ｐｎ層
の各領域では、両側を逆導電型でほぼ等しい不純物濃度
の領域に挟まれているのに対し、最外側の領域は片側で
高抵抗領域と接することになる。そのため、逆導電型の
不純物でコンペンセートされる量が少なくなり、結果的
に正味の不純物量が多くなってしまう。そうすると空乏
化がアンバランスになり、耐圧が低下することになる。
耐圧を確保するためには、その内側の並列ｐｎ層の各領
域の正味の不純物量とほぼ等しくすることが重要であ
る。
【００１５】並列ｐｎ層の周囲に、第一導電型の高抵抗
領域を有するとき、コーナー部における第二導電型仕切
り領域、並列ｐｎ層の周囲に、第二導電型の高抵抗領域
を有するとき、コーナー部における第一導電型ドリフト
領域の端部の正味の不純物量が、並列ｐｎ層の各領域の
正味の不純物量とほぼ等しくすることが必要である。コ
ーナー部においても上と同様の機構で正味の不純物量が
多くなり、耐圧が低下する。それを防止するためであ
る。
領域を有するとき、コーナー部における第二導電型仕切
り領域、並列ｐｎ層の周囲に、第二導電型の高抵抗領域
を有するとき、コーナー部における第一導電型ドリフト
領域の端部の正味の不純物量が、並列ｐｎ層の各領域の
正味の不純物量とほぼ等しくすることが必要である。コ
ーナー部においても上と同様の機構で正味の不純物量が
多くなり、耐圧が低下する。それを防止するためであ
る。
【００１６】上記のような超接合半導体素子の製造方法
としては、最外側の第二導電型仕切り領域のイオン注入
面積を、その内側の並列ｐｎ層の各領域のイオン注入面
積よりも小さく設定し、最外側の第二導電型仕切り領域
と、その内側の並列ｐｎ層の各領域の正味の不純物量を
ほぼ等しくする。そのようにして最外側の第二導電型仕
切り領域の不純物量を制御することができる。並列ｐｎ
層の最外側が第一導電型ドリフト領域の場合も同様とす
る。
としては、最外側の第二導電型仕切り領域のイオン注入
面積を、その内側の並列ｐｎ層の各領域のイオン注入面
積よりも小さく設定し、最外側の第二導電型仕切り領域
と、その内側の並列ｐｎ層の各領域の正味の不純物量を
ほぼ等しくする。そのようにして最外側の第二導電型仕
切り領域の不純物量を制御することができる。並列ｐｎ
層の最外側が第一導電型ドリフト領域の場合も同様とす
る。
【００１７】
【発明の実施の形態】以下に本発明の実施の形態を添付
図面に基づいて説明する。なお以下でｎまたはｐを冠記
した層や領域は、それぞれ電子、正孔を多数キャリアと
する層、領域を意味している。また+は比較的高不純物
濃度の、-は比較的低不純物濃度の領域をそれぞれ意味
している。 ［実施例１］図１は、本発明の実施例１の縦型の超接合
ＭＯＳＦＥＴの周縁部の部分断面図であり、図の右側が
ｎチャネル型ＭＯＳＦＥＴの端である。
図面に基づいて説明する。なお以下でｎまたはｐを冠記
した層や領域は、それぞれ電子、正孔を多数キャリアと
する層、領域を意味している。また+は比較的高不純物
濃度の、-は比較的低不純物濃度の領域をそれぞれ意味
している。 ［実施例１］図１は、本発明の実施例１の縦型の超接合
ＭＯＳＦＥＴの周縁部の部分断面図であり、図の右側が
ｎチャネル型ＭＯＳＦＥＴの端である。
【００１８】図１において、１１は低抵抗のｎ+ドレイ
ン層、１２はｎドリフト領域１２ａ、ｐ仕切り領域１２
ｂとからなる並列ｐｎ層のドリフト層である。表面層に
は、ｐ仕切り領域１２ｂに接続してｐウェル領域１３ａ
が形成されている。ｐウェル領域１３ａの内部にｎ+ソ
ース領域１４と高濃度のｐ+コンタクト領域１３ｂとが
形成されている。ｎ+ソース領域１４とｎドリフト領域
１２ａとに挟まれたｐウェル領域１３ａの表面上には、
ゲート絶縁膜１５を介して多結晶シリコンのゲート電極
層１６が、また、ｎ+ソース領域１４と高濃度のｐ+コン
タクト領域１３ｂの表面に共通に接触するソース電極１
７が設けられている。ｎ+ドレイン層１１の裏面にはド
レイン電極１８が設けられている。１９は表面保護およ
び安定化のための絶縁膜であり、例えば、熱酸化膜と燐
シリカガラス（ＰＳＧ）からなる。ソース電極１７は、
図のように層間絶縁膜１９ａを介してゲート電極層１６
の上に延長されることが多い。図示しない部分で、ゲー
ト電極層１６上に金属膜のゲート電極が設けられてい
る。ドリフト層１２のうちドリフト電流が流れるのは、
ｎドリフト領域１２ａであるが、以下ではｐ仕切り領域
１２ｂを含めた並列ｐｎ層をドリフト層１２と呼ぶこと
にする。
ン層、１２はｎドリフト領域１２ａ、ｐ仕切り領域１２
ｂとからなる並列ｐｎ層のドリフト層である。表面層に
は、ｐ仕切り領域１２ｂに接続してｐウェル領域１３ａ
が形成されている。ｐウェル領域１３ａの内部にｎ+ソ
ース領域１４と高濃度のｐ+コンタクト領域１３ｂとが
形成されている。ｎ+ソース領域１４とｎドリフト領域
１２ａとに挟まれたｐウェル領域１３ａの表面上には、
ゲート絶縁膜１５を介して多結晶シリコンのゲート電極
層１６が、また、ｎ+ソース領域１４と高濃度のｐ+コン
タクト領域１３ｂの表面に共通に接触するソース電極１
７が設けられている。ｎ+ドレイン層１１の裏面にはド
レイン電極１８が設けられている。１９は表面保護およ
び安定化のための絶縁膜であり、例えば、熱酸化膜と燐
シリカガラス（ＰＳＧ）からなる。ソース電極１７は、
図のように層間絶縁膜１９ａを介してゲート電極層１６
の上に延長されることが多い。図示しない部分で、ゲー
ト電極層１６上に金属膜のゲート電極が設けられてい
る。ドリフト層１２のうちドリフト電流が流れるのは、
ｎドリフト領域１２ａであるが、以下ではｐ仕切り領域
１２ｂを含めた並列ｐｎ層をドリフト層１２と呼ぶこと
にする。
【００１９】ｎドリフト領域１２ａとｐ仕切り領域１２
ｂとの平面的な形状は、例えばともにストライプ状とす
る。超接合半導体素子の基本的な構造であるドリフト層
１２の周縁で、ｐ仕切り領域１２ｂの外側にｎ-高抵抗
領域２０が形成されている点がポイントである。ｎドリ
フト領域１２ａとｐ仕切り領域１２ｂとの平面的な形状
は、他に一方が格子状や網状であり、他方がその中に挟
まれた形状でも良い。その多様な配置が考えられる。
ｂとの平面的な形状は、例えばともにストライプ状とす
る。超接合半導体素子の基本的な構造であるドリフト層
１２の周縁で、ｐ仕切り領域１２ｂの外側にｎ-高抵抗
領域２０が形成されている点がポイントである。ｎドリ
フト領域１２ａとｐ仕切り領域１２ｂとの平面的な形状
は、他に一方が格子状や網状であり、他方がその中に挟
まれた形状でも良い。その多様な配置が考えられる。
【００２０】例えば、７００ＶクラスのＭＯＳＦＥＴと
して、各部の寸法および不純物濃度等は次のような値を
とる。ｎ+ドレイン層１１の比抵抗は０．０１Ω・ｃ
ｍ、厚さ３５０μｍ、ドリフト層１２の厚さ４８μｍ、
ｎドリフト領域１２ａおよびｐ仕切り領域１２ｂの幅５
μｍ（すなわち、同じ領域の中心間隔１０μｍ）、平均
不純物濃度３．５×１０15ｃｍ-3、ｐウェル領域１３ａ
の拡散深さ１μｍ、表面不純物濃度１×１０17ｃｍ-3、
ｎ+ソース領域１４の拡散深さ０．３μｍ、表面不純物
濃度１×１０20ｃｍ-3、ｎ-高抵抗領域２０の不純物濃
度７．６×１０13ｃｍ -3以下、幅２００μｍである。
して、各部の寸法および不純物濃度等は次のような値を
とる。ｎ+ドレイン層１１の比抵抗は０．０１Ω・ｃ
ｍ、厚さ３５０μｍ、ドリフト層１２の厚さ４８μｍ、
ｎドリフト領域１２ａおよびｐ仕切り領域１２ｂの幅５
μｍ（すなわち、同じ領域の中心間隔１０μｍ）、平均
不純物濃度３．５×１０15ｃｍ-3、ｐウェル領域１３ａ
の拡散深さ１μｍ、表面不純物濃度１×１０17ｃｍ-3、
ｎ+ソース領域１４の拡散深さ０．３μｍ、表面不純物
濃度１×１０20ｃｍ-3、ｎ-高抵抗領域２０の不純物濃
度７．６×１０13ｃｍ -3以下、幅２００μｍである。
【００２１】ｎ-高抵抗領域２０は、例えばエピタキシ
ャル成長により形成される。ｎドリフト領域１２ａはｎ
-高抵抗領域２０に設けられた掘り下げ部にエピタキシ
ャル成長により充填され、更にｐ仕切り領域１２ｂは、
ｎドリフト領域１２ａに設けられた掘り下げ部にエピタ
キシャル成長により充填して形成する。図２（ａ）は、
不純物濃度プロフィルである。ｐ仕切り領域１２ｂは、
ｎドリフト領域１２ａと最高不純物濃度を等しく、幅も
略等しくするのが、両者を空乏化して高耐圧化するのに
有利である。
ャル成長により形成される。ｎドリフト領域１２ａはｎ
-高抵抗領域２０に設けられた掘り下げ部にエピタキシ
ャル成長により充填され、更にｐ仕切り領域１２ｂは、
ｎドリフト領域１２ａに設けられた掘り下げ部にエピタ
キシャル成長により充填して形成する。図２（ａ）は、
不純物濃度プロフィルである。ｐ仕切り領域１２ｂは、
ｎドリフト領域１２ａと最高不純物濃度を等しく、幅も
略等しくするのが、両者を空乏化して高耐圧化するのに
有利である。
【００２２】図１の超接合ＭＯＳＦＥＴの動作は、次の
ようにおこなわれる。ゲート電極層１６に所定の正の電
圧が印加されると、ゲート電極層１６直下のｐウェル領
域１３ａの表面層に反転層が誘起され、ｎ+ソース領域
１４から反転層を通じてｎチャネル領域１２ｅに電子が
注入される。その注入された電子がｎドリフト領域１２
ａを通じてｎ+ドレイン層１１に達し、ドレイン電極１
８、ソース電極１７間が導通する。
ようにおこなわれる。ゲート電極層１６に所定の正の電
圧が印加されると、ゲート電極層１６直下のｐウェル領
域１３ａの表面層に反転層が誘起され、ｎ+ソース領域
１４から反転層を通じてｎチャネル領域１２ｅに電子が
注入される。その注入された電子がｎドリフト領域１２
ａを通じてｎ+ドレイン層１１に達し、ドレイン電極１
８、ソース電極１７間が導通する。
【００２３】ゲート電極層１６への正の電圧が取り去ら
れると、ｐウェル領域１３ａの表面層に誘起された反転
層が消滅し、ドレイン電極１８、ソース電極１７間が遮
断される。更に、逆バイアス電圧を大きくすると、各ｐ
仕切り領域１２ｂはｐウェル領域１３ａを介してソース
電極１７で連結されているので、ｐウェル領域１３ａと
ｎチャネル領域１２ｅとの間のｐｎ接合Ｊａ、ｎドリフ
ト領域１２ａとｐ仕切り領域１２ｂとの間のｐｎ接合Ｊ
ｂからそれぞれ空乏層がｎドリフト領域１２ａ、ｐ仕切
り領域１２ｂ内に広がってこれらが空乏化される。
れると、ｐウェル領域１３ａの表面層に誘起された反転
層が消滅し、ドレイン電極１８、ソース電極１７間が遮
断される。更に、逆バイアス電圧を大きくすると、各ｐ
仕切り領域１２ｂはｐウェル領域１３ａを介してソース
電極１７で連結されているので、ｐウェル領域１３ａと
ｎチャネル領域１２ｅとの間のｐｎ接合Ｊａ、ｎドリフ
ト領域１２ａとｐ仕切り領域１２ｂとの間のｐｎ接合Ｊ
ｂからそれぞれ空乏層がｎドリフト領域１２ａ、ｐ仕切
り領域１２ｂ内に広がってこれらが空乏化される。
【００２４】ｐｎ接合Ｊｂからの空乏端は、ｎドリフト
領域１２ａの幅方向に広がり、しかも両側のｐ仕切り領
域１２ｂから空乏層が広がるので空乏化が非常に早ま
る。従って、ｎドリフト領域１２ａの不純物濃度を高め
ることができる。またｐ仕切り領域１２ｂも同時に空乏
化される。ｐ仕切り領域１２ｂも両側のｐｎ接合から空
乏層が広がるので空乏化が非常に早まる。ｐ仕切り領域
１２ｂとｎドリフト領域１２ａとを交互に形成すること
により、隣接するｎドリフト領域１２ａの双方へ空乏端
が進入するようになっているので、空乏層形成のための
ｐ仕切り領域１２ｂの総占有幅を半減でき、その分、ｎ
ドリフト領域１２ａの断面積の拡大を図ることができ
る。
領域１２ａの幅方向に広がり、しかも両側のｐ仕切り領
域１２ｂから空乏層が広がるので空乏化が非常に早ま
る。従って、ｎドリフト領域１２ａの不純物濃度を高め
ることができる。またｐ仕切り領域１２ｂも同時に空乏
化される。ｐ仕切り領域１２ｂも両側のｐｎ接合から空
乏層が広がるので空乏化が非常に早まる。ｐ仕切り領域
１２ｂとｎドリフト領域１２ａとを交互に形成すること
により、隣接するｎドリフト領域１２ａの双方へ空乏端
が進入するようになっているので、空乏層形成のための
ｐ仕切り領域１２ｂの総占有幅を半減でき、その分、ｎ
ドリフト領域１２ａの断面積の拡大を図ることができ
る。
【００２５】例えば、従来の単層の高抵抗ドリフト層を
持つ縦型ＭＯＳＦＥＴでは、７００Ｖクラスの耐圧とす
るためには、ドリフト層１２の不純物濃度としては２×
１０ 14ｃｍ-3、厚さ８０μｍ程度必要であったが、本実
施例の超接合ＭＯＳＦＥＴでは、ｎドリフト領域１２ａ
の不純物濃度を高くしたことと、そのことによりドリフ
ト層１２の厚さを薄くできたため、オン抵抗としては約
１０分の１に低減でき、しかも耐圧は十分に確保され
る。
持つ縦型ＭＯＳＦＥＴでは、７００Ｖクラスの耐圧とす
るためには、ドリフト層１２の不純物濃度としては２×
１０ 14ｃｍ-3、厚さ８０μｍ程度必要であったが、本実
施例の超接合ＭＯＳＦＥＴでは、ｎドリフト領域１２ａ
の不純物濃度を高くしたことと、そのことによりドリフ
ト層１２の厚さを薄くできたため、オン抵抗としては約
１０分の１に低減でき、しかも耐圧は十分に確保され
る。
【００２６】ｎ-高抵抗領域２０の不純物濃度を変えて
同様のｎチャネル型ＭＯＳＦＥＴを試作し、またその特
性をデバイスシミュレーションにより確認した。図３
は、ｎチャネル型ＭＯＳＦＥＴの耐圧（ＶDSS）の不純
物濃度依存性を示す特性図である。横軸は、ｎ-高抵抗
領域２０の不純物濃度、縦軸は耐圧（ＶDSS）である。
ドリフト層１２の深さをパラメータとしてあり、各線は
同じ深さについてｎ-高抵抗領域２０の不純物濃度を変
化させた場合の結果である。
同様のｎチャネル型ＭＯＳＦＥＴを試作し、またその特
性をデバイスシミュレーションにより確認した。図３
は、ｎチャネル型ＭＯＳＦＥＴの耐圧（ＶDSS）の不純
物濃度依存性を示す特性図である。横軸は、ｎ-高抵抗
領域２０の不純物濃度、縦軸は耐圧（ＶDSS）である。
ドリフト層１２の深さをパラメータとしてあり、各線は
同じ深さについてｎ-高抵抗領域２０の不純物濃度を変
化させた場合の結果である。
【００２７】ｎ-高抵抗領域２０の不純物濃度ＮDが、
５．６２×１０17×ＶDSS -1.36（ｃｍ -3）を越えた範囲
では不純物濃度とともに耐圧が低下しているが、それ以
下の範囲では、耐圧が殆ど変化せず、一定になってい
る。これは、素子耐圧がｎ-高抵抗領域２０の不純物濃
度によらず、内部のドリフト層１２の部分で決定されて
いることを意味している。
５．６２×１０17×ＶDSS -1.36（ｃｍ -3）を越えた範囲
では不純物濃度とともに耐圧が低下しているが、それ以
下の範囲では、耐圧が殆ど変化せず、一定になってい
る。これは、素子耐圧がｎ-高抵抗領域２０の不純物濃
度によらず、内部のドリフト層１２の部分で決定されて
いることを意味している。
【００２８】限界不純物濃度は耐圧ＶDSSの１．３６乗
に逆比例しているので、高い定格電圧のＭＯＳＦＥＴの
場合には、低い不純物濃度でなければならず、また低い
定格電圧のＭＯＳＦＥＴでは、高い不純物濃度で良い。
本実施例１の超接合ＭＯＳＦＥＴでは、通常おこなわれ
るガードリング構造やフィールドプレート構造とすると
きよりも単純な構造の耐圧構造を設けることができた。
従って、工程数が少なくてすむという利点がある。もち
ろんガードリング構造やフィールドプレート構造を設け
て更に耐圧を高めてもよい。
に逆比例しているので、高い定格電圧のＭＯＳＦＥＴの
場合には、低い不純物濃度でなければならず、また低い
定格電圧のＭＯＳＦＥＴでは、高い不純物濃度で良い。
本実施例１の超接合ＭＯＳＦＥＴでは、通常おこなわれ
るガードリング構造やフィールドプレート構造とすると
きよりも単純な構造の耐圧構造を設けることができた。
従って、工程数が少なくてすむという利点がある。もち
ろんガードリング構造やフィールドプレート構造を設け
て更に耐圧を高めてもよい。
【００２９】なお、ｎドリフト領域１２ａの幅を狭く
し、不純物濃度を高くすれば、より一層のオン抵抗の低
減、およびオン抵抗と耐圧とのトレードオフ関係の改善
が可能である。 ［実施例２］図１のような断面をもつ超接合ＭＯＳＦＥ
Ｔの並列ｐｎ層の製造方法として、エピタキシャル成長
の前に部分的に不純物の埋め込み領域を形成しておいて
から、ｎ-高抵抗領域２０をエピタキシャル成長する工
程を数回繰り返した後、熱処理により拡散させてｎドリ
フト領域１２ａとｐ仕切り領域１２ｂとを形成すること
もできる。
し、不純物濃度を高くすれば、より一層のオン抵抗の低
減、およびオン抵抗と耐圧とのトレードオフ関係の改善
が可能である。 ［実施例２］図１のような断面をもつ超接合ＭＯＳＦＥ
Ｔの並列ｐｎ層の製造方法として、エピタキシャル成長
の前に部分的に不純物の埋め込み領域を形成しておいて
から、ｎ-高抵抗領域２０をエピタキシャル成長する工
程を数回繰り返した後、熱処理により拡散させてｎドリ
フト領域１２ａとｐ仕切り領域１２ｂとを形成すること
もできる。
【００３０】図４は、不純物の埋め込み拡散とエピタキ
シャル成長する工程を数回繰り返して形成した超接合Ｍ
ＯＳＦＥＴの周縁部の部分断面図である。図１の断面図
との違いはｎドリフト領域１２ａとｐ仕切り領域１２ｂ
との内部に破線で等濃度線を示したような不純物濃度分
布があることである。いま、高抵抗領域２０がｎ型であ
り、並列ｐｎ層の最外側がｐ仕切り領域である場合、そ
の最外側のｐ仕切り領域を１２ｃとし、内側のｐ仕切り
領域を１２ｂとする。
シャル成長する工程を数回繰り返して形成した超接合Ｍ
ＯＳＦＥＴの周縁部の部分断面図である。図１の断面図
との違いはｎドリフト領域１２ａとｐ仕切り領域１２ｂ
との内部に破線で等濃度線を示したような不純物濃度分
布があることである。いま、高抵抗領域２０がｎ型であ
り、並列ｐｎ層の最外側がｐ仕切り領域である場合、そ
の最外側のｐ仕切り領域を１２ｃとし、内側のｐ仕切り
領域を１２ｂとする。
【００３１】ｐ仕切り領域１２ｂ、１２ｃを、アクセプ
タ不純物の選択的な注入と熱拡散によって形成すると、
本来約７５０V あるべき耐圧が約６００V に低下した。
図２（ｂ）は、この原因を説明する不純物濃度プロフィ
ルである。破線はドナー不純物の、一点鎖線はアクセプ
タ不純物の濃度を示し、実線は両者の差の正味不純物濃
度を示している。
タ不純物の選択的な注入と熱拡散によって形成すると、
本来約７５０V あるべき耐圧が約６００V に低下した。
図２（ｂ）は、この原因を説明する不純物濃度プロフィ
ルである。破線はドナー不純物の、一点鎖線はアクセプ
タ不純物の濃度を示し、実線は両者の差の正味不純物濃
度を示している。
【００３２】ｐ仕切り領域１２ｂ、１２ｃを、同じ幅の
マスクを使用してイオン注入するとき、ｐ仕切り領域１
２ｂは、両側をｎドリフト領域１２ａで挟まれており、
一方ｐ仕切り領域１２ｃは、片側がｎドリフト領域１２
ａであり、もう一方の側はｎ -高抵抗領域２０となって
いる。そのため、ｎ-高抵抗領域２０の側でｐ仕切り領
域１２ｃのアクセプタ不純物をコンペンセートする量が
減少する。
マスクを使用してイオン注入するとき、ｐ仕切り領域１
２ｂは、両側をｎドリフト領域１２ａで挟まれており、
一方ｐ仕切り領域１２ｃは、片側がｎドリフト領域１２
ａであり、もう一方の側はｎ -高抵抗領域２０となって
いる。そのため、ｎ-高抵抗領域２０の側でｐ仕切り領
域１２ｃのアクセプタ不純物をコンペンセートする量が
減少する。
【００３３】その結果、ｐ仕切り領域１２ｃは、ｐ仕切
り領域１２ｂより幅が広く、最高不純物濃度も高くなっ
てしまうのである。図５は、耐圧のｐ仕切り領域１２ｃ
の正味不純物量依存性を示す特性図である。横軸はｐ仕
切り領域を１２ｂの正味不純物量で規格化したｐ仕切り
領域１２ｃの正味不純物量、縦軸は耐圧である。
り領域１２ｂより幅が広く、最高不純物濃度も高くなっ
てしまうのである。図５は、耐圧のｐ仕切り領域１２ｃ
の正味不純物量依存性を示す特性図である。横軸はｐ仕
切り領域を１２ｂの正味不純物量で規格化したｐ仕切り
領域１２ｃの正味不純物量、縦軸は耐圧である。
【００３４】図からｐ仕切り領域１２ｃの不純物量には
最適値があり、ｐ仕切り領域１２ｂの不純物量と同じに
したとき耐圧が最大になり、それからはずれると耐圧は
低下することがわかる。これは外れた範囲で、ｐ仕切り
領域１２ｂ、１２ｃと、ｎドリフト領域１２ａとの不純
物量を等しくするという条件が満たされないためであ
る。
最適値があり、ｐ仕切り領域１２ｂの不純物量と同じに
したとき耐圧が最大になり、それからはずれると耐圧は
低下することがわかる。これは外れた範囲で、ｐ仕切り
領域１２ｂ、１２ｃと、ｎドリフト領域１２ａとの不純
物量を等しくするという条件が満たされないためであ
る。
【００３５】実際にイオン注入および熱拡散によりｐ仕
切り領域１２ｂとｐ仕切り領域１２ｃとを同時に形成し
ながら、それらの正味不純物量を制御するには、イオン
注入の際のマスク幅を変える方法を取ることができる。
図６は、耐圧の最外側のｐ仕切り領域１２ｃのマスク幅
依存性を示す特性図である。横軸はｐ仕切り領域１２ｃ
のマスク幅、縦軸は耐圧である。ｐ仕切り領域１２ｂの
マスク幅は２．５μm 、ほう素ドーズ量を１×１０13cm
-2とした場合である。
切り領域１２ｂとｐ仕切り領域１２ｃとを同時に形成し
ながら、それらの正味不純物量を制御するには、イオン
注入の際のマスク幅を変える方法を取ることができる。
図６は、耐圧の最外側のｐ仕切り領域１２ｃのマスク幅
依存性を示す特性図である。横軸はｐ仕切り領域１２ｃ
のマスク幅、縦軸は耐圧である。ｐ仕切り領域１２ｂの
マスク幅は２．５μm 、ほう素ドーズ量を１×１０13cm
-2とした場合である。
【００３６】最外側のｐ仕切り領域１２ｃのマスク幅に
は、耐圧を最大化するための最適値があること、それ以
下でもそれ以上でも耐圧が低下すること、その最適値は
ｐ仕切り領域１２ｂの正味不純物総量と等しくする量で
あることがわかる。例えば最外側のｐ仕切り領域１２ｃ
のマスク幅を内側のｐ仕切り領域１２ｂと同じとした場
合は、耐圧は約６００V に低下する。
は、耐圧を最大化するための最適値があること、それ以
下でもそれ以上でも耐圧が低下すること、その最適値は
ｐ仕切り領域１２ｂの正味不純物総量と等しくする量で
あることがわかる。例えば最外側のｐ仕切り領域１２ｃ
のマスク幅を内側のｐ仕切り領域１２ｂと同じとした場
合は、耐圧は約６００V に低下する。
【００３７】図７はｐ仕切り領域１２ｃのマスク幅を
１．６μm としたときの不純物濃度プロフィルである。
破線はドナー不純物の、一点鎖線はアクセプタ不純物の
濃度を示し、実線は両者の差の正味不純物濃度を示して
いる。ｐ仕切り領域１２ｃは注入量が減らされているた
め、最高不純物濃度が低くなっているが、ｎ-高抵抗領
域２０側へ幅が広くなっている。
１．６μm としたときの不純物濃度プロフィルである。
破線はドナー不純物の、一点鎖線はアクセプタ不純物の
濃度を示し、実線は両者の差の正味不純物濃度を示して
いる。ｐ仕切り領域１２ｃは注入量が減らされているた
め、最高不純物濃度が低くなっているが、ｎ-高抵抗領
域２０側へ幅が広くなっている。
【００３８】図８は最適化したイオン注入用マスクのコ
ーナー部の拡大図である。最外側のｐ仕切り領域の形成
部１２Ｃおよびコーナー部のｐ仕切り領域の形成部端部
１２Ｄにおいて、マスク幅が狭くなっているのが見られ
る。例えば内側のｐ仕切り領域形成部１２Ｂのマスク幅
は２．５μｍであり、最外側のｐ仕切り領域の形成部１
２Ｃおよびコーナー部のｐ仕切り領域の形成部端部１２
Ｄのマスク幅は１．６μｍである。点線１２Ａはｎドリ
フト領域形成のためのマスクの位置を示している。破線
はｐ仕切り領域の形成部１２Ｃおよびコーナー部のｐ仕
切り領域の形成部端部１２Ｄの端を仮に結んだ線であ
り、一例として四分円弧状である。
ーナー部の拡大図である。最外側のｐ仕切り領域の形成
部１２Ｃおよびコーナー部のｐ仕切り領域の形成部端部
１２Ｄにおいて、マスク幅が狭くなっているのが見られ
る。例えば内側のｐ仕切り領域形成部１２Ｂのマスク幅
は２．５μｍであり、最外側のｐ仕切り領域の形成部１
２Ｃおよびコーナー部のｐ仕切り領域の形成部端部１２
Ｄのマスク幅は１．６μｍである。点線１２Ａはｎドリ
フト領域形成のためのマスクの位置を示している。破線
はｐ仕切り領域の形成部１２Ｃおよびコーナー部のｐ仕
切り領域の形成部端部１２Ｄの端を仮に結んだ線であ
り、一例として四分円弧状である。
【００３９】以上の事項は、並列ｐｎ層の最外側がｎド
リフト領域の場合にも成立することは勿論である。 ［実施例３］図９は、本発明の実施例３の縦型の超接合
ＭＯＳＦＥＴの部分断面図であり、やはりｎチャネルＭ
ＯＳＦＥＴの場合である。
リフト領域の場合にも成立することは勿論である。 ［実施例３］図９は、本発明の実施例３の縦型の超接合
ＭＯＳＦＥＴの部分断面図であり、やはりｎチャネルＭ
ＯＳＦＥＴの場合である。
【００４０】図９において、ｐ仕切り領域１２ｂの周囲
にｎ-高抵抗領域２０が配置されているのは図１と同じ
であるが、そのｎ-高抵抗領域２０に隣接してｎチャネ
ルストッパ領域２１が配置されており、ｎチャネルスト
ッパ領域２１はまた、ｎ+ドレイン層１１とつながって
いる。そして、半導体チップ側面全てがこのｎチャネル
ストッパ領域２１に覆われており、ｎチャネルストッパ
領域２１の表面に接触してチャネルストッパ電極２２が
設けられている。
にｎ-高抵抗領域２０が配置されているのは図１と同じ
であるが、そのｎ-高抵抗領域２０に隣接してｎチャネ
ルストッパ領域２１が配置されており、ｎチャネルスト
ッパ領域２１はまた、ｎ+ドレイン層１１とつながって
いる。そして、半導体チップ側面全てがこのｎチャネル
ストッパ領域２１に覆われており、ｎチャネルストッパ
領域２１の表面に接触してチャネルストッパ電極２２が
設けられている。
【００４１】この場合は、ｎ-高抵抗領域２０の幅を実
施例１より狭くして、例えば１５０μm として、実施例
１と同じ耐圧を確保することができる。このｎチャネル
ストッパ領域２１は、表面の反転を防止するチャネルス
トッパとなるだけでなく、チップの側面もすべてドレイ
ン電極１８の電位とすることが可能になり、これによっ
て、素子の絶縁耐圧は安定化し、品質も向上する。
施例１より狭くして、例えば１５０μm として、実施例
１と同じ耐圧を確保することができる。このｎチャネル
ストッパ領域２１は、表面の反転を防止するチャネルス
トッパとなるだけでなく、チップの側面もすべてドレイ
ン電極１８の電位とすることが可能になり、これによっ
て、素子の絶縁耐圧は安定化し、品質も向上する。
【００４２】但し、ｎチャネルストッパ領域２１が必ず
チップ側面でなければならないわけではなく、ｎチャネ
ルストッパ領域２１を挟んで反対側の半導体領域に別の
半導体素子や半導体領域を形成することもできる。ま
た、 ｎチャネルストッパ領域２１とチャネルストッパ
電極２２のみをドリフト層１２の周囲に設けてもある程
度の特性改善が図られる。
チップ側面でなければならないわけではなく、ｎチャネ
ルストッパ領域２１を挟んで反対側の半導体領域に別の
半導体素子や半導体領域を形成することもできる。ま
た、 ｎチャネルストッパ領域２１とチャネルストッパ
電極２２のみをドリフト層１２の周囲に設けてもある程
度の特性改善が図られる。
【００４３】なお、以上の実施例はいずれもｎチャネル
型のＭＯＳＦＥＴとしたが、ＭＯＳＦＥＴだけでなく、
ＩＧＢＴでも同様の効果が得られる。またｐｎダイオー
ド、ショットキーバリアダイオード、バイポーラトラン
ジスタでも同様の効果が得られる。
型のＭＯＳＦＥＴとしたが、ＭＯＳＦＥＴだけでなく、
ＩＧＢＴでも同様の効果が得られる。またｐｎダイオー
ド、ショットキーバリアダイオード、バイポーラトラン
ジスタでも同様の効果が得られる。
【００４４】
【発明の効果】以上説明したように本発明は、オン状態
では電流を流すとともにオフ状態では空乏化する第一導
電型ドリフト領域と第二導電型仕切り領域とを交互に配
置した並列ｐｎ層とを備える超接合半導体素子におい
て、並列ｐｎ層の周囲に、第一導電型または第二導電型
の高抵抗領域を配置することによって、オン抵抗と耐圧
とのトレードオフ関係を大幅に改善しつつ、高耐圧を容
易に実現できるようになった。
では電流を流すとともにオフ状態では空乏化する第一導
電型ドリフト領域と第二導電型仕切り領域とを交互に配
置した並列ｐｎ層とを備える超接合半導体素子におい
て、並列ｐｎ層の周囲に、第一導電型または第二導電型
の高抵抗領域を配置することによって、オン抵抗と耐圧
とのトレードオフ関係を大幅に改善しつつ、高耐圧を容
易に実現できるようになった。
【００４５】特に、高抵抗領域の不純物濃度ＮD（ｃｍ
-3）を、５．６２×１０17×ＶDSS -1 .36（Ｖ）以下とす
ることにより、空乏層が十分広がり、高耐圧の超接合半
導体素子が実現でき、また、高抵抗領域の周囲に低抵抗
領域を配することにより、一層安定した特性とすること
ができる。
-3）を、５．６２×１０17×ＶDSS -1 .36（Ｖ）以下とす
ることにより、空乏層が十分広がり、高耐圧の超接合半
導体素子が実現でき、また、高抵抗領域の周囲に低抵抗
領域を配することにより、一層安定した特性とすること
ができる。
【図１】本発明実施例１の超接合ＭＯＳＦＥＴの部分断
面図
面図
【図２】（ａ）は実施例１の超接合ＭＯＳＦＥＴにおけ
る不純物濃度プロフィル図、（ｂ）は実施例２の超接合
ＭＯＳＦＥＴにおける不純物濃度プロフィル図
る不純物濃度プロフィル図、（ｂ）は実施例２の超接合
ＭＯＳＦＥＴにおける不純物濃度プロフィル図
【図３】実施例１の超接合ＭＯＳＦＥＴにおける耐圧の
ｎ-高抵抗領域２０の不純物濃度依存性を示す特性図
ｎ-高抵抗領域２０の不純物濃度依存性を示す特性図
【図４】本発明実施例２の超接合ＭＯＳＦＥＴの部分断
面図
面図
【図５】実施例２の超接合ＭＯＳＦＥＴにおける耐圧の
ｐ仕切り領域１２ｃの不純物量依存性を示す特性図
ｐ仕切り領域１２ｃの不純物量依存性を示す特性図
【図６】実施例２の超接合ＭＯＳＦＥＴにおける耐圧の
ｐ仕切り領域１２ｃのイオン注入マスク幅依存性を示す
特性図
ｐ仕切り領域１２ｃのイオン注入マスク幅依存性を示す
特性図
【図７】最適化した実施例２の超接合ＭＯＳＦＥＴにお
ける不純物濃度プロフィル図
ける不純物濃度プロフィル図
【図８】実施例２の超接合ＭＯＳＦＥＴにおけるｐ仕切
り領域のイオン注入マスクの拡大図
り領域のイオン注入マスクの拡大図
【図９】本発明実施例３の超接合ＭＯＳＦＥＴの部分断
面図
面図
【図１０】超接合ＭＯＳＦＥＴの基本的な構造部分の部
分断面図
分断面図
１１ ｎ+ドレイン層 １２ ドリフト層 １２ａ ｎドリフト領域 １２ｂ ｐ仕切り領域 １２ｃ 最外側のｐ仕切り領域 １２ｅ ｎチャネル領域 １３ａ ｐウェル領域 １３ｂ ｐ+コンタクト領域 １４ ｎ+ソース領域 １ ゲート絶縁膜 ２ ゲート電極層 ３ ソース電極 ４ ドレイン電極 ５ 絶縁膜 ６ ｎ-高抵抗領域 ７ ｎチャネルストッパ領域 ８ チャネルストッパ電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤平 龍彦 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式 会社内 (72)発明者 武井 学 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式 会社内
Claims (16)
- 【請求項１】第一と第二の主面と、それぞれの主面に設
けられた電極と、第一と第二の主面間に低抵抗層と、オ
ン状態では電流を流すとともにオフ状態では空乏化する
第一導電型ドリフト領域と第二導電型仕切り領域とを交
互に配置した並列ｐｎ層とを備える超接合半導体素子に
おいて、並列ｐｎ層の周囲に、第一導電型または第二導
電型の高抵抗領域を有することを特徴とする超接合半導
体素子。 - 【請求項２】並列ｐｎ層の周囲の高抵抗領域の不純物濃
度ＮDが、超接合半導体素子の耐圧をＶDSS（Ｖ）とした
とき、５．６２×１０17×ＶDSS -1.36（ｃｍ-3）以下で
あることを特徴とする請求項１記載の超接合半導体素
子。 - 【請求項３】高抵抗領域の周囲にドリフト領域と同一導
電型のチャネルストッパ領域を有することを特徴とする
請求項１または２に記載の超接合半導体素子。 - 【請求項４】高抵抗領域の表面に絶縁膜を有することを
特徴とする請求項１または２に記載の超接合半導体素
子。 - 【請求項５】前記チャネルストッパ領域が、並列ｐｎ層
の下方に形成されている低抵抗層と連続していることを
特徴とする請求項４に記載の超接合半導体素子。 - 【請求項６】並列ｐｎ層の周囲に、第一導電型の高抵抗
領域を有するとき、最外側の第二導電型仕切り領域の正
味の不純物量が、内側の並列ｐｎ層の各領域の正味の不
純物量とほぼ等しいことを特徴とする請求項１に記載の
超接合半導体素子。 - 【請求項７】コーナー部における第二導電型仕切り領域
の端部の正味の不純物量が、並列ｐｎ層の各領域の正味
の不純物量とほぼ等しいことを特徴とする請求項６に記
載の超接合半導体素子。 - 【請求項８】並列ｐｎ層の周囲に、第二導電型の高抵抗
領域を有するとき、最外側の第一導電型ドリフト領域の
正味の不純物量が、内側の並列ｐｎ層の各領域の正味の
不純物量とほぼ等しいことを特徴とする請求項１に記載
の超接合半導体素子。 - 【請求項９】コーナー部における第一導電型ドリフト領
域の端部の正味の不純物量が、並列ｐｎ層の各領域の正
味の不純物量とほぼ等しいことを特徴とする請求項８に
記載の超接合半導体素子。 - 【請求項１０】第一と第二の主面と、それぞれの主面に
設けられた電極と、第一と第二の主面間に低抵抗層と、
オン状態では電流を流すとともにオフ状態では空乏化す
る第一導電型ドリフト領域と第二導電型仕切り領域とを
交互に配置した並列ｐｎ層とを備える超接合半導体素子
の製造方法において、低抵抗半導体基体上に、一回以上
の第一導電型高抵抗エピタキシャル層の成長と、それに
続く部分的なイオン注入による不純物のドーピングをお
こない、熱処理により不純物を拡散させて第一導電型ド
リフト領域と、第二導電型仕切り領域とを形成すると
き、最外側の第二導電型仕切り領域のイオン注入面積
を、その内側の並列ｐｎ層の各領域のイオン注入面積よ
りも小さく設定し、最外側の第二導電型仕切り領域と、
その内側の並列ｐｎ層の各領域の正味の不純物量をほぼ
等しくすることを特徴とする超接合半導体素子の製造方
法。 - 【請求項１１】第一と第二の主面と、それぞれの主面に
設けられた電極と、第一と第二の主面間に低抵抗層と、
オン状態では電流を流すとともにオフ状態では空乏化す
る第一導電型ドリフト領域と第二導電型仕切り領域とを
交互に配置した並列ｐｎ層とを備える超接合半導体素子
の製造方法において、低抵抗半導体基体上に、一回以上
の第二導電型高抵抗エピタキシャル層の成長と、それに
続く選択的なイオン注入による不純物のドーピングをお
こない、熱処理により不純物を拡散させて第一導電型ド
リフト領域と、第二導電型仕切り領域とを形成すると
き、最外側の第一導電型ドリフト領域のイオン注入面積
を、その内側の並列ｐｎ層の各領域のイオン注入面積よ
りも小さく設定し、最外側の第一導電型ドリフト領域
と、その内側の並列ｐｎ層の各領域の正味の不純物量を
ほぼ等しくすることを特徴とする超接合半導体素子の製
造方法。 - 【請求項１２】第一と第二の主面と、それぞれの主面に
設けられた電極と、第一と第二の主面間に低抵抗層と、
オン状態では電流を流すとともにオフ状態では空乏化す
る第一導電型ドリフト領域と第二導電型仕切り領域とを
交互に配置した並列ｐｎ層とを備える超接合半導体素子
において、並列ｐｎ層の周囲に、ドリフト領域と同一導
電型のチャネルストッパ領域を有することを特徴とする
超接合半導体素子。 - 【請求項１３】前記チャネルストッパ領域が、半導体素
子の側面に形成されていることを特徴とする請求項１２
記載の超接合半導体素子。 - 【請求項１４】前記チャネルストッパ領域が、並列ｐｎ
層の側面を覆っていることを特徴とする請求項１２記載
の超接合半導体素子。 - 【請求項１５】前記チャネルストッパ領域が、並列ｐｎ
層の下方に形成されている低抵抗層と連続していること
を特徴とする請求項１２に記載の超接合半導体素子。 - 【請求項１６】前記チャネルストッパ領域にチャネルス
トッパ電極が接続されていることを特徴とする請求項１
２記載の超接合半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30852399A JP3951522B2 (ja) | 1998-11-11 | 1999-10-29 | 超接合半導体素子 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31967298 | 1998-11-11 | ||
| JP12122499 | 1999-04-28 | ||
| JP11-121224 | 1999-04-28 | ||
| JP10-319672 | 1999-04-28 | ||
| JP30852399A JP3951522B2 (ja) | 1998-11-11 | 1999-10-29 | 超接合半導体素子 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006326460A Division JP4765104B2 (ja) | 1998-11-11 | 2006-12-04 | 超接合半導体素子の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001015752A true JP2001015752A (ja) | 2001-01-19 |
| JP3951522B2 JP3951522B2 (ja) | 2007-08-01 |
Family
ID=27314210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30852399A Expired - Lifetime JP3951522B2 (ja) | 1998-11-11 | 1999-10-29 | 超接合半導体素子 |
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|---|---|
| JP (1) | JP3951522B2 (ja) |
Cited By (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002067333A1 (en) * | 2001-02-21 | 2002-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2002280555A (ja) * | 2001-03-15 | 2002-09-27 | Fuji Electric Co Ltd | 半導体装置 |
| JP2003209123A (ja) * | 2002-01-11 | 2003-07-25 | Sumitomo Electric Ind Ltd | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
| US6710403B2 (en) | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| US6713813B2 (en) | 2001-01-30 | 2004-03-30 | Fairchild Semiconductor Corporation | Field effect transistor having a lateral depletion structure |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| JP2004311673A (ja) * | 2003-04-07 | 2004-11-04 | Denso Corp | 半導体装置の製造方法 |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| US6844592B2 (en) | 2002-03-18 | 2005-01-18 | Kabushiki Kaisha Toshiba | Semiconductor device with super junction region |
| US6849900B2 (en) | 2003-04-16 | 2005-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2005286023A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 超接合半導体素子およびその製造方法 |
| JP2005327870A (ja) * | 2004-05-13 | 2005-11-24 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
| JP2006222444A (ja) * | 2006-03-27 | 2006-08-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP2007116190A (ja) * | 2006-12-12 | 2007-05-10 | Toshiba Corp | 半導体素子およびその製造方法 |
| JP2007221024A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体装置 |
| JP2007266505A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 電力用半導体素子 |
| KR100838146B1 (ko) * | 2005-05-17 | 2008-06-13 | 가부시키가이샤 사무코 | 반도체 기판 및 그 제조 방법 |
| JP2009004805A (ja) * | 2003-12-19 | 2009-01-08 | Third Dimension (3D) Semiconductor Inc | 従来の端子を備えた超接合装置の製造方法 |
| JP2009004668A (ja) * | 2007-06-25 | 2009-01-08 | Toshiba Corp | 半導体装置 |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7655981B2 (en) | 2003-11-28 | 2010-02-02 | Fairchild Korea Semiconductor Ltd. | Superjunction semiconductor device |
| US7713822B2 (en) | 2006-03-24 | 2010-05-11 | Fairchild Semiconductor Corporation | Method of forming high density trench FET with integrated Schottky diode |
| US7732876B2 (en) | 2004-08-03 | 2010-06-08 | Fairchild Semiconductor Corporation | Power transistor with trench sinker for contacting the backside |
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US7799636B2 (en) | 2003-05-20 | 2010-09-21 | Fairchild Semiconductor Corporation | Power device with trenches having wider upper portion than lower portion |
| JP2010239160A (ja) * | 2003-01-16 | 2010-10-21 | Fuji Electric Systems Co Ltd | 半導体素子 |
| US7859047B2 (en) | 2006-06-19 | 2010-12-28 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes connected together in non-active region |
| US7936008B2 (en) | 2003-12-30 | 2011-05-03 | Fairchild Semiconductor Corporation | Structure and method for forming accumulation-mode field effect transistor with improved current capability |
| US8080846B2 (en) | 2006-06-15 | 2011-12-20 | Fuji Electric Co., Ltd. | Semiconductor device having improved breakdown voltage and method of manufacturing the same |
| US8084327B2 (en) | 2005-04-06 | 2011-12-27 | Fairchild Semiconductor Corporation | Method for forming trench gate field effect transistor with recessed mesas using spacers |
| US8198677B2 (en) | 2002-10-03 | 2012-06-12 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| JP2012160752A (ja) * | 2012-04-06 | 2012-08-23 | Toshiba Corp | 電力用半導体素子 |
| US8319290B2 (en) | 2010-06-18 | 2012-11-27 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| WO2013008543A1 (ja) * | 2011-07-14 | 2013-01-17 | 富士電機株式会社 | 高耐圧半導体装置 |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| WO2022118976A1 (ja) * | 2020-12-04 | 2022-06-09 | 富士電機株式会社 | 超接合半導体装置 |
-
1999
- 1999-10-29 JP JP30852399A patent/JP3951522B2/ja not_active Expired - Lifetime
Cited By (78)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US8710584B2 (en) | 2000-08-16 | 2014-04-29 | Fairchild Semiconductor Corporation | FET device having ultra-low on-resistance and low gate charge |
| US8101484B2 (en) | 2000-08-16 | 2012-01-24 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| US8829641B2 (en) | 2001-01-30 | 2014-09-09 | Fairchild Semiconductor Corporation | Method of forming a dual-trench field effect transistor |
| US6713813B2 (en) | 2001-01-30 | 2004-03-30 | Fairchild Semiconductor Corporation | Field effect transistor having a lateral depletion structure |
| US9368587B2 (en) | 2001-01-30 | 2016-06-14 | Fairchild Semiconductor Corporation | Accumulation-mode field effect transistor with improved current capability |
| WO2002067333A1 (en) * | 2001-02-21 | 2002-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP4785335B2 (ja) * | 2001-02-21 | 2011-10-05 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPWO2002067333A1 (ja) * | 2001-02-21 | 2004-06-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US6821824B2 (en) | 2001-02-21 | 2004-11-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US7105387B2 (en) | 2001-02-21 | 2006-09-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method for the same |
| JP2002280555A (ja) * | 2001-03-15 | 2002-09-27 | Fuji Electric Co Ltd | 半導体装置 |
| JP2003209123A (ja) * | 2002-01-11 | 2003-07-25 | Sumitomo Electric Ind Ltd | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
| US6844592B2 (en) | 2002-03-18 | 2005-01-18 | Kabushiki Kaisha Toshiba | Semiconductor device with super junction region |
| USRE47641E1 (en) | 2002-03-18 | 2019-10-08 | Kabushiki Kaisha Toshiba | Semiconductor device with super junction region |
| US7977744B2 (en) | 2002-07-18 | 2011-07-12 | Fairchild Semiconductor Corporation | Field effect transistor with trench filled with insulating material and strips of semi-insulating material along trench sidewalls |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US6710403B2 (en) | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
| US8198677B2 (en) | 2002-10-03 | 2012-06-12 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| JP2010239160A (ja) * | 2003-01-16 | 2010-10-21 | Fuji Electric Systems Co Ltd | 半導体素子 |
| JP2013102213A (ja) * | 2003-01-16 | 2013-05-23 | Fuji Electric Co Ltd | 半導体素子 |
| JP2004311673A (ja) * | 2003-04-07 | 2004-11-04 | Denso Corp | 半導体装置の製造方法 |
| US6849900B2 (en) | 2003-04-16 | 2005-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7652326B2 (en) | 2003-05-20 | 2010-01-26 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US8013391B2 (en) | 2003-05-20 | 2011-09-06 | Fairchild Semiconductor Corporation | Power semiconductor devices with trenched shielded split gate transistor and methods of manufacture |
| US8143123B2 (en) | 2003-05-20 | 2012-03-27 | Fairchild Semiconductor Corporation | Methods of forming inter-poly dielectric (IPD) layers in power semiconductor devices |
| US8786045B2 (en) | 2003-05-20 | 2014-07-22 | Fairchild Semiconductor Corporation | Power semiconductor devices having termination structures |
| US7799636B2 (en) | 2003-05-20 | 2010-09-21 | Fairchild Semiconductor Corporation | Power device with trenches having wider upper portion than lower portion |
| US8350317B2 (en) | 2003-05-20 | 2013-01-08 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US8716783B2 (en) | 2003-05-20 | 2014-05-06 | Fairchild Semiconductor Corporation | Power device with self-aligned source regions |
| US7855415B2 (en) | 2003-05-20 | 2010-12-21 | Fairchild Semiconductor Corporation | Power semiconductor devices having termination structures and methods of manufacture |
| US8889511B2 (en) | 2003-05-20 | 2014-11-18 | Fairchild Semiconductor Corporation | Methods of manufacturing power semiconductor devices with trenched shielded split gate transistor |
| US8129245B2 (en) | 2003-05-20 | 2012-03-06 | Fairchild Semiconductor Corporation | Methods of manufacturing power semiconductor devices with shield and gate contacts |
| US8936985B2 (en) | 2003-05-20 | 2015-01-20 | Fairchild Semiconductor Corporation | Methods related to power semiconductor devices with thick bottom oxide layers |
| US7982265B2 (en) | 2003-05-20 | 2011-07-19 | Fairchild Semiconductor Corporation | Trenched shield gate power semiconductor devices and methods of manufacture |
| US8013387B2 (en) | 2003-05-20 | 2011-09-06 | Fairchild Semiconductor Corporation | Power semiconductor devices with shield and gate contacts and methods of manufacture |
| US8034682B2 (en) | 2003-05-20 | 2011-10-11 | Fairchild Semiconductor Corporation | Power device with trenches having wider upper portion than lower portion |
| US7655981B2 (en) | 2003-11-28 | 2010-02-02 | Fairchild Korea Semiconductor Ltd. | Superjunction semiconductor device |
| JP2009004805A (ja) * | 2003-12-19 | 2009-01-08 | Third Dimension (3D) Semiconductor Inc | 従来の端子を備えた超接合装置の製造方法 |
| US7936008B2 (en) | 2003-12-30 | 2011-05-03 | Fairchild Semiconductor Corporation | Structure and method for forming accumulation-mode field effect transistor with improved current capability |
| US8518777B2 (en) | 2003-12-30 | 2013-08-27 | Fairchild Semiconductor Corporation | Method for forming accumulation-mode field effect transistor with improved current capability |
| JP2005286023A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 超接合半導体素子およびその製造方法 |
| JP2005327870A (ja) * | 2004-05-13 | 2005-11-24 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
| US8026558B2 (en) | 2004-08-03 | 2011-09-27 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| US7732876B2 (en) | 2004-08-03 | 2010-06-08 | Fairchild Semiconductor Corporation | Power transistor with trench sinker for contacting the backside |
| US8148233B2 (en) | 2004-08-03 | 2012-04-03 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| US8680611B2 (en) | 2005-04-06 | 2014-03-25 | Fairchild Semiconductor Corporation | Field effect transistor and schottky diode structures |
| US8084327B2 (en) | 2005-04-06 | 2011-12-27 | Fairchild Semiconductor Corporation | Method for forming trench gate field effect transistor with recessed mesas using spacers |
| KR100838146B1 (ko) * | 2005-05-17 | 2008-06-13 | 가부시키가이샤 사무코 | 반도체 기판 및 그 제조 방법 |
| JP2007221024A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体装置 |
| US7713822B2 (en) | 2006-03-24 | 2010-05-11 | Fairchild Semiconductor Corporation | Method of forming high density trench FET with integrated Schottky diode |
| JP4580886B2 (ja) * | 2006-03-27 | 2010-11-17 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2006222444A (ja) * | 2006-03-27 | 2006-08-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP2007266505A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 電力用半導体素子 |
| US8907420B2 (en) | 2006-03-29 | 2014-12-09 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| US8080846B2 (en) | 2006-06-15 | 2011-12-20 | Fuji Electric Co., Ltd. | Semiconductor device having improved breakdown voltage and method of manufacturing the same |
| US7859047B2 (en) | 2006-06-19 | 2010-12-28 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes connected together in non-active region |
| JP2007116190A (ja) * | 2006-12-12 | 2007-05-10 | Toshiba Corp | 半導体素子およびその製造方法 |
| JP2009004668A (ja) * | 2007-06-25 | 2009-01-08 | Toshiba Corp | 半導体装置 |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9595596B2 (en) | 2007-09-21 | 2017-03-14 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US9224853B2 (en) | 2007-12-26 | 2015-12-29 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8432000B2 (en) | 2010-06-18 | 2013-04-30 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US8319290B2 (en) | 2010-06-18 | 2012-11-27 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| JPWO2013008543A1 (ja) * | 2011-07-14 | 2015-02-23 | 富士電機株式会社 | 高耐圧半導体装置 |
| CN103493207A (zh) * | 2011-07-14 | 2014-01-01 | 富士电机株式会社 | 高击穿电压半导体器件 |
| WO2013008543A1 (ja) * | 2011-07-14 | 2013-01-17 | 富士電機株式会社 | 高耐圧半導体装置 |
| US8748982B2 (en) | 2011-07-14 | 2014-06-10 | Fuji Electric Co., Ltd. | High breakdown voltage semiconductor device |
| JP2012160752A (ja) * | 2012-04-06 | 2012-08-23 | Toshiba Corp | 電力用半導体素子 |
| WO2022118976A1 (ja) * | 2020-12-04 | 2022-06-09 | 富士電機株式会社 | 超接合半導体装置 |
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