JP2000040822A - 超接合半導体素子およびその製造方法 - Google Patents

超接合半導体素子およびその製造方法

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JP2000040822A JP10209267A JP20926798A JP2000040822A JP 2000040822 A JP2000040822 A JP 2000040822A JP 10209267 A JP10209267 A JP 10209267A JP 20926798 A JP20926798 A JP 20926798A JP 2000040822 A JP2000040822 A JP 2000040822A
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Abstract

(57)【要約】 【課題】オン抵抗と耐圧とのトレードオフ関係を改善
し、高耐圧でありながらオン抵抗の低減による電流容量
の増大が可能な超接合半導体素子、およびその簡易で量
産性良く製造し得る製造方法を提供する。 【解決手段】オン状態では電流を流すとともに、オフ状
態では空乏化する半導体基体領域３２が、複数の深さに
ほぼ周期的に交互に形成されたｎ埋め込み領域３２ｂ、
ｐ埋め込み領域３２ｃとを有し、ｎ埋め込み領域３２
ｂ、ｐ埋め込み領域３２ｃがそれぞれ深さ方向にほぼ整
列されている。製造方法としては、ｎ- 高抵抗層３２ａ
をエピタキシャル法により積層し、ｎ埋め込み領域３２
ｂ、ｐ埋め込み領域３２ｃを不純物の拡散により形成す
る

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲ
ートバイポーラトランジスタ）、バイポーラトランジス
タ、ダイオード等に適用可能な高耐圧化と大電流容量化
を両立させるための縦型半導体構造およびその構造を備
えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に半導体素子は、片面に電極部をも
つ横型素子と、両面に電極部をもつ縦型素子とに大別で
きる。縦型半導体素子は、オン時にドリフト電流が流れ
る方向と、オフ時の逆バイアス電圧による空乏層の延び
る方向とが同じである。例えば、図１９は、通常のプレ
ーナ型のｎチャネル縦型ＭＯＳＦＥＴの断面図である。
この縦型ＭＯＳＦＥＴは、ドレイン電極１８が導電接触
した低抵抗のｎ+ ドレイン層１１の上に形成された高抵
抗のｎ- ドリフト層１２と、ｎ- ドリフト層１２の表面
層に選択的に形成されたｐベース領域１３と、そのｐベ
ース領域１３内に選択的に形成された高不純物濃度のｎ
+ ソース領域１４と、ｎ+ ソース領域１４とｎドリフト
層１２とに挟まれたｐベース領域１３の表面上にゲート
絶縁膜１５を介して設けられたゲート電極層１６と、ｎ
+ ソース領域１４とｐベース領域１３との表面に共通に
接触して設けられたソース電極１７と、ｎ+ ドレイン層
１１の裏面側に設けられたドレイン電極１８とを有す
る。
【０００３】このような縦型素子において、高抵抗のｎ
- ドリフト層１２の部分は、ＭＯＳＦＥＴがオン状態の
ときは縦方向にドリフト電流を流す領域として働き、オ
フ状態のときは、空乏化して耐圧を高める。この高抵抗
のｎ- ドリフト層１２の電流経路を短くすることは、ド
リフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン
抵抗（ドレイン−ソース抵抗）を下げる効果に繋がるも
のの、逆にｐベース領域１３とｎ- ドリフト層１２との
間のｐｎ接合から進行するドレイン−ベース間空乏層が
広がる幅が狭く、シリコンの最大（臨界）電界強度に速
く達するため、耐圧（ドレイン−ソース電圧）が低下し
てしまう。逆に耐圧の高い半導体装置では、ｎ- ドリフ
ト層１２が厚くなるため必然的にオン抵抗が大きくな
り、損失が増すことになる。すなわちオン抵抗（電流容
量）と耐圧間にはトレードオフ関係がある。このトレー
ドオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダ
イオード等の半導体素子においても同様に成立すること
が知られている。またこの問題は、オン時にドリフト電
流が流れる方向と、オフ時の逆バイアスによる空乏層の
延びる方向とが異なる横型半導体素子についても共通で
ある。
【０００４】この問題に対する解決法として、ドリフト
層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを
交互に積層した並列ｐｎ層で構成し、オフ状態のとき
は、空乏化して耐圧を負担するようにした構造の半導体
装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、
ＵＳＰ５４３８２１５および本発明の発明者らによる特
開平９−２６６３１１号公報に開示されている。
【０００５】図２０は、ＵＳＰ５２１６２７５に開示さ
れた半導体装置の一実施例である縦型ＭＯＳＦＥＴの部
分断面図である。図１９との違いは、ドリフト層２２が
単一層でなく、ｎドリフト領域２２ａとｐドリフト領域
２２ｂとからなる並列ｐｎ層とされている点である。２
３はｐベース領域、２４はｎ+ ソース領域、２６はゲー
ト電極、２７はソース電極、２８はドレイン電極であ
る。
【０００６】このドリフト層２２は、ｎ+ ドレイン層２
１をサブストレートとしてエピタキシャル法により、高
抵抗のｎ型層を成長し、選択的にｎ+ ドレイン層２１に
達するトレンチをエッチングしてｎドリフト領域２２ａ
とした後、更にトレンチ内にエピタキシャル法によりｐ
型層を成長してｐドリフト領域２２ｂが形成される。な
お本発明の発明者らは、オン状態では電流を流すととも
に、オフ状態では空乏化する並列ｐｎ層からなるドリフ
ト層を備える半導体素子を超接合半導体素子と称するこ
ととした。
【０００７】
【発明が解決しようとする課題】ＵＳＰ５２１６２７５
におけるディメンジョンの具体的な記述としては、降伏
電圧をＶB とするとき、ドリフト層２２の厚さとして
０．０２４ＶB 1.2 ［μｍ］、ｎドリフト領域２２ａと
ｐドリフト領域２２ｂとが同じ幅ｂをもち、同じ不純物
濃度であるととすると、不純物濃度が７．２×１０16Ｖ
B -0.2／ｂ［ｃｍ-3］としている。仮にＶB ＝８００
Ｖ、ｂ＝５μｍと仮定すると、ドリフト層２２の厚さは
７３μｍ、不純物濃度は１．９×１０16ｃｍ-3となる。
単一層の場合の不純物濃度は２×１０14程度であるか
ら、確かにオン抵抗は低減されるが、このような幅が狭
く、深さの深い（すなわちアスペクト比の大きい）トレ
ンチ内に良質の半導体層を埋め込むエピタキシャル技術
は現在のところ極めて困難である。
【０００８】オン抵抗と耐圧とのトレードオフの問題
は、横型半導体素子についても共通である。上に掲げた
他の発明、ＥＰ００５３８５４、ＵＳＰ５４３８２１５
および特開平９−２６６３１１号公報においては、横型
の超接合半導体素子も記載されており、横型、縦型共通
の製造方法として、選択的なエッチングおよびエピタキ
シャル法による埋め込みによる方法が開示されている。
横型の超接合半導体素子の場合には、薄いエピタキシャ
ル層を積層していくので、選択的なエッチングおよびエ
ピタキシャル法による埋め込みはそれほど困難な技術で
はない。
【０００９】しかし、縦型の超接合半導体素子に関して
は、選択的なエッチングおよびエピタキシャル法による
埋め込みは、ＵＳＰ５２１６２７５と同じ困難を抱えて
いる。特開平９−２６６３１１号公報においてはまた、
中性子線等による核変換法が記載されているが、装置が
大がかりになり、手軽に適用するわけにはいかない。以
上のような状況に鑑み本発明の目的は、オン抵抗と耐圧
とのトレードオフ関係を大幅に緩和させて、高耐圧であ
りながらオン抵抗の低減による電流容量の増大が可能な
超接合半導体素子、およびその簡易で量産性良く製造し
得る製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記課題解決のため、第
一と第二の主面と、それぞれの主面に設けられた電極
と、第一と第二の主面間に低抵抗層と、オン状態では電
流が流れ、オフ状態では空乏化する第一導電型領域と第
二導電型領域とを交互に配置した並列ｐｎ層からなる半
導体基体領域とを備える超接合半導体素子において、半
導体基体領域が、第一の主面から所定の深さにほぼ周期
的に交互に形成されたそれぞれ第二導電型、第一導電型
の第一埋め込み領域、第二埋め込み領域を有するものと
する。
【００１１】半導体基体領域が、第一の主面から複数の
深さにほぼ周期的に交互に形成されたそれぞれ第二導電
型、第一導電型の第一埋め込み領域、第二埋め込み領域
を有し、第一埋め込み領域、第二埋め込み領域がそれぞ
れ深さ方向にほぼ整列されているものとしてもよい。半
導体基体領域が、第一の主面から複数の深さにほぼ周期
的に形成された第二導電型の第一埋め込み領域と、第一
埋め込み領域の形成された深さのほぼ中間の深さにほぼ
周期的に形成された第一導電型の第二埋め込み領域を有
し、第一埋め込み領域が深さ方向にほぼ整列されている
ものでもよい。
【００１２】そのようにすれば、オフ状態では半導体基
体領域を空乏化させられるので、第一埋め込み領域また
は第二埋め込み領域の不純物濃度を高めることができ
て、オン状態でのオン抵抗を低減できる。特に、第一埋
め込み領域の形成された中心深さの間隔ｌ1 が、２〜１
０μｍの範囲にあるものとする。
【００１３】間隔ｌ1 が１０μｍを越えると、第一埋め
込み領域またはそこから広がる空乏層を連続させるため
に、長時間の熱処理を必要とするようになる。また２μ
ｍ未満であると、高抵抗層の成長とイオン注入による不
純物のドーピングを繰り返す回数が増え、工程数が増え
て量産化に適しない。間隔ｌ1 と、隣接する第一埋め込
み領域の中心間の平面的な間隔２ｄとの間に、０．５ｄ
≦ｌ1 ≦２ｄなる関係が成立するものとする。
【００１４】不純物源が小さく、不純物源からの拡散が
ほぼ等方的に進むと仮定すると、間隔ｌ1 ＝ｄのとき、
丁度上下の埋め込み領域間および、第一、第二埋め込み
領域間が一緒に接続することになる。したがって、ｌ1
＝ｄから余りに外れた範囲では、一方が既に接続してか
らなおが接続するまでになお長時間の熱処理を要すると
いう状況が生まれ、時間の利用効率から余り望ましく無
い。従ってｌ1 ＝ｄを中心にして二倍の範囲である、
０．５ｄ≦ｌ1 ≦２ｄが望ましいと言える。
【００１５】低抵抗層から第一埋め込み領域の形成され
た深さ中心までの間隔ｌ0 と第一埋め込み領域の形成さ
れた深さ中心の間隔ｌ1 との間に、ｌ0 ＜ｌ1 なる関係
が成立するものとする。ｌ0 がｌ1 に近い値であると、
ほぼ半分の厚さの高抵抗層が残ることになり、オン電圧
を増大させる原因となるので、ｌ0 ＜ｌ1 とするのが良
い。
【００１６】深さ方向にほぼ整列された第一埋め込み領
域が互いに接続するものとする。第二導電型の第一埋め
込み領域は、第一導電型の第二埋め込み領域内に空乏層
を広げる為であり、空乏層が繋がる距離であれば離れて
いても良いが、互いに接続していれば、作用が確実であ
る。深さ方向にほぼ整列された第二埋め込み領域が互い
に接続するものとする。
【００１７】第一導電型の第二埋め込み領域は、ドリフ
ト電流の経路となるので、高抵抗層が残っていると、オ
ン電圧を増大させる原因となるので、互いに接触するの
が良い。また、上記と同様に 第一導電型の第二埋め込
み領域は、第二導電型の第一埋め込み領域内に空乏層を
広げる為であり、空乏層が繋がる距離であれば離れてい
ても良いが、互いに接続していれば、作用が確実であ
る。
【００１８】第一埋め込み領域、第二埋め込み領域の平
面的な形状としては、様々なものが考えられる。例え
ば、ストライプ状であっても、格子状であっても、ま
た、平面的に分散した二次元形状であってもよい。分散
した二次元形状で、例えば正方、長方、三方、または六
方格子点上に配置されている場合には、第一の埋め込み
領域としては、二つの隣接する第一埋め込み領域間、或
いは第一埋め込み領域の単位格子のほぼ中央に配置した
形状等が考えられる。
【００１９】何れの形状でも、第一埋め込み領域と第二
埋め込み領域とに空乏層がひろがる形状であれば良い。
隣接する第一埋め込み領域の中心の平面的な間隔２ｄ
は、２〜２０μｍの範囲にあるものとする。エピタキシ
ャル層の表面に通常のリソグラフィー法のほぼ限界であ
る０．４μｍ幅の窓を開け、そこから約０．３μｍの拡
散を進行させると、２ｄは約２μｍとなる。２ｄが２０
μｍを越えると、例えば３００Ｖ程度で空乏化するため
には、不純物濃度は２×１０15ｃｍ-3程度でなければな
らず、オン抵抗の低減効果が小さくなる。
【００２０】上記のような超接合半導体装置の製造方法
としては、高抵抗層をエピタキシャル法により積層し、
第一埋め込み領域および第二埋め込み領域をその高抵抗
層への不純物の拡散により形成する。そのような製造方
法とすれば、アスペクト比の高いトレンチの形成や、ま
たそのトレンチへの埋め込みのような困難な工程を経る
ことなく、容易に超接合半導体装置を得ることができ
る。そして、その半導体装置においては、第一、第二埋
め込み領域がいずれも限られた不純物源からの拡散によ
り形成された濃度分布を有することになる。
【００２１】
【発明の実施の形態】以下に本発明の実施の形態を添付
図面に基づいて説明する。 ［実施例１］図１は、本発明の実施例１に係る縦型の超
接合ＭＯＳＦＥＴの部分断面図、図２（ａ）は、図１中
のＡ−Ａ線に沿って切断した状態を示す平面図、図２
（ｂ）は、図１中のＢ−Ｂ線に沿って切断した状態を示
す平面図である。
【００２２】図１において、３１は低抵抗のｎ+ ドレイ
ン層、３２はｎ- 高抵抗層３２ａ、ｎ埋め込み領域３２
ｂ、ｐ埋め込み領域３２ｃとからなる半導体基体領域で
ある。表面層には、ｎ埋め込み領域３２ｂに接続してｎ
チャネル層３２ｄと、ｐ埋め込み領域３２ｃに接続して
ｐベース領域３３ａが形成されている。ｐベース領域３
３の内部にｎ+ ソース領域３４と高濃度のｐ+ ウェル領
域３３ｂとが形成されている。ｎ+ ソース領域３４とｎ
チャネル層３２ｄとに挟まれたｐベース領域３３ａの表
面上には、ゲート絶縁膜３５を介してゲート電極層３６
が、また、ｎ+ソース領域３４と高濃度のｐ+ ウェル領
域３３ｂの表面に共通に接触するソース電極３７が設け
られている。ｎ+ ドレイン層３１の裏面にはドレイン電
極３８が設けられている。ソース電極３７は、図のよう
に絶縁膜３９を介してゲート電極層３６の上に延長され
ることが多い。半導体基体領域３２のうちドリフト電流
が流れるのは、ｎ埋め込み領域３２ｂとｎ- 高抵抗層３
２ａであるが、以下ではｐ埋め込み領域３２ｃを含めた
半導体基体領域をドリフト層と呼ぶことにする。
【００２３】図中の点線は、半導体基体領域３２の形成
を中断し、不純物を導入した面を示している。ｎ埋め込
み領域３２ｂとｐ埋め込み領域３２ｃとは、それぞれほ
ぼ中央部に導入された不純物源からの拡散によって形成
されたため、境界のｐｎ接合は曲線（三次元的には曲
面）となっているが、拡散のための熱処理時間を長くす
れば、両者の間のｐｎ接合は次第に直線（三次元的には
平面）に近くなる。
【００２４】図２（ａ）に見られるようにｎ埋め込み領
域３２ｂ、ｐ埋め込み領域３２ｃは、平面的にはストラ
イプ状に形成されている。図２（ａ）において、ｎ埋め
込み領域３２ｂとｐ埋め込み領域３２ｃは接している
が、Ｂ−Ｂ線に沿った図２（ａ）においては、二つの領
域が接しておらず、両者の間に高抵抗のｎ- 高抵抗層３
２ａが残っている。但し、上述のようにこの部分のｎ-
高抵抗層３２ａは、イオン注入後の熱処理時間を長くす
れば、狭くすることができ、極端には無くすこともでき
る。
【００２５】図３（ａ）は、図１中のＡ−Ａ線に沿って
の不純物濃度分布図、同図（ｂ）、（ｃ）はそれぞれ図
１中のＣ−Ｃ線、Ｄ−Ｄ線に沿っての不純物濃度分布図
である。いずれも縦軸は対数表示した不純物濃度であ
る。図３（ａ）においては、ｎ埋め込み領域３２ｂとｐ
埋め込み領域３２ｃとが交互に配置されており、それぞ
れの不純物の拡散源からの拡散による濃度分布が繰り返
されているのが見られる。図３（ｂ）において、３１は
低抵抗のｎ+ ドレイン層である。ｎ埋め込み領域３２ｂ
には、拡散源からの拡散による濃度分布が見られ、ま
た、上のｎ埋め込み領域３２ｂと接続して濃度分布が繰
り返され、続くｎチャネル領域３２ｄにも表面からの拡
散による濃度分布が見られる。図６（ｂ）においては、
低抵抗のｎ+ドレイン層３１に続くｐ埋め込み領域３２
ｃに、拡散源からの拡散による濃度分布が見られ、上の
ｐ埋め込み領域３２ｃと接続して濃度分布が繰り返さ
れ、続くｐベース領域３３ａ、ｐ+ ウェル領域３３ｂに
も表面からの拡散による濃度分布が見られる。
【００２６】図１の超接合ＭＯＳＦＥＴの動作は、次の
ようにおこなわれる。ゲート電極層３６に所定の正の電
圧が印加されると、ゲート電極層３６直下のｐベース領
域３３ａの表面層に反転層が誘起され、ｎ+ ソース領域
３４から反転層を通じてｎチャネル領域３３ｄに注入さ
れた電子が、ｎ埋め込み領域３２ｂを通じてｎ+ ドレイ
ン層３１に達し、ドレイン電極３８、ソース電極３７間
が導通する。
【００２７】ゲート電極層３６への正の電圧が取り去ら
れると、ｐベース領域３３ａの表面層に誘起された反転
層がが消滅し、ドレイン・ソース間が遮断される。更
に、逆バイアス電圧を大きくすると、各ｐ埋め込み領域
３２ｃはｐベース領域３３ａを介してソース電極３７で
連結されているので、ｐベース領域３３ａとｎチャネル
領域３２ｄとの間のｐｎ接合Ｊａ、ｐ埋め込み領域３２
ｃとｎ埋め込み領域３２ｂとのｐｎ接合Ｊｂ、ｐ埋め込
み領域３２ｃとｎ- 高抵抗層３２ａとの間のｐｎ接合Ｊ
ｃからそれぞれ空乏層がｎ埋め込み領域３２ｂ、ｐ埋め
込み領域３２ｃ内に広がってこれらが空乏化される。
【００２８】ｐｎ接合Ｊｂ、Ｊｃからの空乏端は、ｎ埋
め込み領域３２ｂの幅方向に広がり、しかも両側のｐ埋
め込み領域３２ｃから空乏層が広がるので空乏化が非常
に早まる。従って、ｎ埋め込み領域３２ｂの不純物濃度
を高めることができる。またｐ埋め込み領域３２ｃも同
時に空乏化される。ｐ埋め込み領域３２ｃも両側面から
空乏端が広がるので空乏化が非常に早まる。ｐ埋め込み
領域３２ｃとｎ埋め込み領域３２ｂとを交互に形成する
ことにより、隣接するｎ埋め込み領域３２ｂの双方へ空
乏端が進入するようになっているので、空乏層形成のた
めのｐ埋め込み領域３２ｃの総占有幅を半減でき、その
分、ｎ埋め込み領域３２ｂの断面積の拡大を図ることが
できる。
【００２９】例えば、３００ＶクラスのＭＯＳＦＥＴと
して、各部の寸法および不純物濃度等は次のような値を
とる。ｎ+ ドレイン層３１の比抵抗は０．０１Ω・ｃ
ｍ、厚さ３５０μｍ、ｎ- 高抵抗層３２ａの比抵抗１０
Ω・ｃｍ、ドリフト層３２の厚さ２５μｍ（ｌ0 、
ｌ1 、ｌ2 、ｌ3 ・・各５μｍ）、ｎ埋め込み領域３２
ｂおよびｐ埋め込み領域３２ｃの幅５μｍ（すなわち、
同じ型の埋め込み領域の中心間間隔１０μｍ）、平均不
純物濃度７×１０15ｃｍ-3、ｐベース領域３３ａの拡散
深さ１μｍ、表面不純物濃度３×１０18ｃｍ-3、ｎ+ ソ
ース領域３４の拡散深さ０．３μｍ、表面不純物濃度１
×１０20ｃｍ-3である。
【００３０】図１９のような従来の単層の高抵抗ドリフ
ト層を持つ縦型ＭＯＳＦＥＴでは、３００Ｖクラスの耐
圧とするためには、ドリフト層１２の不純物濃度として
は２×１０14ｃｍ-3、厚さ４０μｍ程度必要であった
が、本実施例の超接合ＭＯＳＦＥＴでは、ｎ埋め込み領
域３２ｂの不純物濃度を高くしたことと、そのことによ
りドリフト層３２の厚さを薄くできたため、オン抵抗と
しては約５分の１に低減できた。
【００３１】更にｎ埋め込み領域３２ｂの幅を狭くし、
不純物濃度を高くすれば、より一層のオン抵抗の低減、
およびオン抵抗と耐圧とのトレードオフ関係の改善が可
能である。本実施例１の超接合ＭＯＳＦＥＴと、例えば
図２０に示した従来の超接合ＭＯＳＦＥＴとの違いは、
特にドリフト層３２の形成方法およびその結果としての
ドリフト層３２の構造にある。すなわち、ドリフト層３
２のｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとが
不純物の拡散により形成されているため、ドリフト層３
２内に拡散にともなう不純物濃度分布を有する点であ
る。
【００３２】図４（ａ）ないし（ｄ）および図５（ａ）
および（ｂ）は、実施例１の超接合ＭＯＳＦＥＴの製造
方法を説明するための工程順の断面図である。以下図面
に沿って説明する。ｎ+ ドレイン層３１となる低抵抗の
ｎ型のサブストレート上に、エピタキシャル法によりｎ
- 高抵抗層３２ａを成長させる［図４（ａ）］。この厚
さをｌ0 とする。本実施例ではｌ0 を４μｍとした。
【００３３】フォトレジストのマスクパターン１を形成
し、ほう素（以下Ｂと記す）イオン２を注入する［同図
（ｂ）］。加速電圧は５０ｋｅＶ、ドーズ量は１×１０
13ｃｍ-2とする。３は注入されたＢ原子である。次いで
フォトレジストのマスクパターン４を形成し、燐（以下
Ｐと記す）イオン５を注入する［同図（ｃ）］。加速電
圧は５０ｋｅＶ、ドーズ量は１×１０13ｃｍ-2とする。
６は注入されたＰ原子である。
【００３４】再びエピタキシャル法により、ｎ- 高抵抗
層３２ａを成長させ（厚さ：ｌ1 ）、フォトレジストの
マスクパターンを形成し、同様にＢ、Ｐをイオン注入す
る。この工程を繰り返し、ドリフト層３２を所定の厚さ
にする。本実施例ではｌ1 を５μｍとして３層積層し、
更に表面層部分を形成する部分を成長する［同図
（ｄ）］。
【００３５】熱処理して注入された不純物を拡散させ、
ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとを形成
する［図５（ａ）］。本実施例の場合１１５０℃、５時
間の熱処理をおこなった。この熱処理により、不純物は
約３μｍ拡散し、ｎ埋め込み領域３２ｂとｐ埋め込み領
域３２ｃとがそれぞれ接続した。イオン注入時のマスク
の形状および不純物のドーズ量および熱処理時間によっ
て、最終的な埋め込み領域３２ｂ、３２ｃの形状は変え
られる。
【００３６】通常の縦型ＭＯＳＦＥＴと同様にして、不
純物イオンの選択的な注入および熱処理により、表面層
にｎチャネル領域３２ｄ、ｐベース領域３３ａ、ｎ+ ソ
ース領域３４、ｐ+ ウェル領域３３ｂを形成する［同図
（ｂ）］。この後、熱酸化によりゲート絶縁膜３５を形
成し、減圧ＣＶＤ法により多結晶シリコン膜を堆積し、
フォトリソグラフィによりゲート電極層３６とする。更
に絶縁膜３９を堆積し、フォトリソグラフィにより窓開
けをおこない、アルミニウム合金の堆積、パターン形成
によりソース電極３７、ドレイン電極３８および図示さ
れないゲート電極の形成を経て図１のような縦型ＭＯＳ
ＦＥＴが完成する。
【００３７】数μｍの厚さのエピタキシャル成長とイオ
ン注入で導入された不純物の拡散による埋め込み領域の
形成は、極めて一般的な技術であり、このような製造方
法をとれば、アスペクト比の大きなトレンチを形成し、
そのトレンチ内に良質のエピタキシャル層を埋め込むと
いう従来極めて困難であった技術が回避され、容易にオ
ン抵抗と耐圧とのトレードオフ特性が改善された超接合
ＭＯＳＦＥＴを製造できる。
【００３８】ｎ+ ドレイン層３１上のエピタキシャル成
長の厚さｌ0 を、その上のエピタキシャル成長の厚さｌ
1 より薄くした。これは、ｎ埋め込み領域３２ｂの下に
残るｎ- 高抵抗層３２ａが厚いと、オン抵抗が増大する
ので、薄くしたのである。図６は、本発明の実施例１の
超接合ＭＯＳＦＥＴの変形例の部分断面図である。これ
は、図４（ｄ）の不純物イオン注入およびエピタキシャ
ル成長後の熱処理時間を長時間おこなったものである。
熱処理時間を長くしたため、ｎ- 高抵抗層３２ａは消滅
して隣接するｎ埋め込み領域３２ｂとｐ埋め込み領域３
２ｃとがほぼ全面で接し、その境界はほぼ平面になって
いる。そのため断面図においてはｎ埋め込み領域３２ｂ
とｐ埋め込み領域３２ｃとの境界は直線として表され
る。
【００３９】この断面図は、図２０の従来例の部分断面
図と良く似ているが、半導体内部の構造は異なってい
る。すなわち、図２０の従来例では、エピタキシャル層
へのトレンチ形成とそのトレンチへのエピタキシャル層
充填による形成のため、各エピタキシャル層内の不純物
濃度がほぼ均一であるのに対し、図６の変形例の断面図
におけるＥ−Ｅ線、Ｆ−Ｆ線およびＧ−Ｇ線に沿った不
純物濃度分布は、それぞれ基本的に図３（ａ）、
（ｂ）、（ｃ）とほぼ同様になる。但し上述のように高
抵抗層３２ａは消滅している。Ｅ−Ｅ線に沿った不純物
濃度分布は、ｎ埋め込み領域３２ｂとｐ埋め込み領域３
２ｃとの不純物濃度分布が交互に配置された形になる。
Ｆ−Ｆ線に沿った不純物濃度分布は、低抵抗のｎ+ ドレ
イン層３１、ｎ埋め込み領域３２ｂの拡散源からの拡散
による濃度分布の繰り返しおよび表面層のｎチャネル領
域３２ｄの濃度分布となる。Ｇ−Ｇ線に沿った不純物濃
度分布は、低抵抗のｎ+ ドレイン層３１、ｐ埋め込み領
域３２ｃの拡散源からの拡散による濃度分布の繰り返
し、表面層のｐベース領域３２ａおよびｐ+ ウェル領域
３３ｂの濃度分布となる。
【００４０】なお、実施例１の超接合ＭＯＳＦＥＴで
は、ｎ埋め込み領域３２ｂとｐ埋め込み領域３２ｃとの
平面的な配置をともにストライプ状としたが、それに限
らず、様々な配置とすることができる。図７〜１２は図
２（ａ）に対応する各種配置の例である。図７は格子状
配置の例、図８は図７と第一埋め込み領域３２ｂと第二
埋め込み領域３２ｃとを交換した格子状配置である。或
いは、ｎ埋め込み領域３２ｂまたはｐ埋め込み領域３２
ｃを蜂の巣状とすることもできる。
【００４１】図９、１０、１１、１２は分散配置の例で
あり、図９はｐ埋め込み領域３２ｃが正方格子の格子点
上に配置され、隣接するｐ埋め込み領域３２ｃ間にｎ埋
め込み領域３２ｂが設けられている。図１０では、ｐ埋
め込み領域３２ｃが正方格子の格子点上に配置され、ｎ
埋め込み領域３２ｂがｐ埋め込み領域３２ｃの単位格子
のほぼ中心に設けられている。図１１、１２では、ｐ埋
め込み領域３２ｃが三方格子の格子点上に配置され、ｎ
埋め込み領域３２ｂが隣接するｐ埋め込み領域３２ｃ
間、或いは単位格子のほぼ中心に設けられた例である。
いずれの場合も、エピタキシャル成長および不純物の導
入後の熱処理時間を長くすれば、ｎ埋め込み領域３２ｂ
とｐ埋め込み領域３２ｃとを接近させられる。場合によ
り、ｎ- 高抵抗層３２ａをｐ型とすることもできる。こ
れらに限らず、他の繰り返し形状も採用可能である。
【００４２】また、表面層のｐベース領域３３ａとｐ埋
め込み領域３２ｃとは平面的な形状が同様でなければな
らない訳ではなく、接続が保たれていれば、全く異なる
パターンとしても良い。例えば、両者をストライプ状と
した場合に、それらが互いに直交するストライプ状とす
ることもできる。いずれの配置を採用した場合でも、拡
散のための熱処理時間を長くすれば、ｎ埋め込み領域３
２ｂとｐ埋め込み領域３２ｃとの接触する面積が次第に
増して行き、ｎ- 高抵抗層３２ａは次第に少なくなっ
て、遂には消滅する。
【００４３】本実施例１では、上下のｎ埋め込み領域３
２ｂを接続させる熱処理をおこなったが、高抵抗層がｎ
型のｎ- 高抵抗層３２ａであれば、ｎ埋め込み領域３２
ｂを接続させなくても良い。ただし、ｎ埋め込み領域３
２ｂ間にｎ- 高抵抗層３２ａが残ると、オン抵抗が増す
ことになる。またｎ埋め込み領域３２ｃについても、互
いに空乏層がつながる距離であれば、必ずしも接続させ
なくても良い。 ［実施例２］図１３は、本発明の実施例２にかかる超接
合ＭＯＳＦＥＴの部分断面図である。
【００４４】図１３において、４１は低抵抗のｎ+ ドレ
イン層、４２はｎ- 高抵抗層４２ａ、ｎ埋め込み領域４
２ｂ、ｐ埋め込み領域４２ｃとからなるドリフト層であ
る。表面層には、ｎ埋め込み領域４２ｂに接続してｎチ
ャネル層４２ｄと、ｐ埋め込み領域４２ｃに接続してｐ
ベース領域４３ａが形成されている。ｐベース領域４３
ａの内部にｎ+ ソース領域４４と高濃度のｐ+ ウェル領
域４３ｂとが形成されている。ｎ+ ソース領域４４とｎ
チャネル層４２ｄとに挟まれたｐベース領域４３ａの表
面上には、ゲート絶縁膜４５を介してゲート電極層４６
が、また、ｎ+ソース領域４４と高濃度のｐ+ ウェル領
域４３ｂの表面に共通に接触するソース電極４７が設け
られている。ｎ+ ドレイン層４１の裏面にはドレイン電
極４８が設けられている。
【００４５】本実施例２の超接合ＭＯＳＦＥＴと、図１
に示した実施例１の超接合ＭＯＳＦＥＴとの違いは、特
にドリフト層４２の形成方法およびその結果としてのド
リフト層の構造にある。すなわち、ドリフト層４２のｎ
埋め込み領域４２ｂとｐ埋め込み領域４２ｃとが異なる
エピタキシャル層の表面に注入された不純物の拡散によ
り形成されている点にある。
【００４６】実施例１の超接合ＭＯＳＦＥＴのように、
ｎ埋め込み領域とｐ埋め込み領域とのための不純物導入
を必ずしも同じ深さに形成しなければならない訳ではな
く、本実施例のようにｎ埋め込み領域４２ｂとｐ埋め込
み領域４２ｃとを別の深さに形成しても良い。効果は実
施例１と変わらない。エピタキシャル成長と不純物の拡
散という極く一般的な方法で、容易にオン抵抗と耐圧と
のトレードオフ特性が改善された超接合ＭＯＳＦＥＴを
製造でき、従来のアスペクト比の大きなトレンチを形成
し、そのトレンチ内に良質のエピタキシャル層を埋め込
むという極めて困難であった技術が回避される。
【００４７】平面的なパターンとしては、実施例１と同
様にストライプ状、格子状、分散配置等とすることがで
きる。以後の実施例でも同様である。この実施例では、
ｎ埋め込み領域４２ｂがｎ+ ドレイン層３１に接してい
るので、高抵抗層は必ずもｎ型である必要は無く、ｐ型
の高抵抗層でも良い。そしてｐ型の高抵抗層の場合に
は、ｐ埋め込み領域４２ｃは、互いに接触していなくて
も良いことになる。 ［実施例３］図１４は、本発明の実施例３にかかるトレ
ンチゲートを持つ超接合ＵＭＯＳＦＥＴの部分断面図で
ある。
【００４８】本実施例３の超接合ＵＭＯＳＦＥＴと、図
１に示した実施例１の超接合ＭＯＳＦＥＴとの違いは、
ゲート部の構造にある。すなわち、ドリフト層５２の表
面側に掘りこまれたトレンチ内にゲート絶縁膜５５を介
してゲート電極層５６と、ドリフト層５２の表面層にゲ
ート電極層５６の深さ程度に浅く形成されたｐベース層
５３ａと、ゲート電極層５６の上縁に沿って形成された
ｎ+ ソース領域５４と、ゲート電極層５６を覆う厚い絶
縁膜５９とを有する。ドリフト層５２が、ｎ埋め込み領
域５２ｂとｐ埋め込み領域５２ｃとからなることは、前
二例と同様である。
【００４９】この場合も、ｎ埋め込み領域５２ｂ、ｐ埋
め込み領域５２ｃは実施例１とほぼ同じディメンジョン
と不純物濃度を持ち、逆バイアス電圧の印加に際して、
ドリフト層５２が空乏化して耐圧を負担するものであ
る。ｎ埋め込み領域５２ｂ、ｐ埋め込み領域５２ｃは容
易に空乏化されるため、不純物濃度を高くできること
と、そのことによりドリフト層７２の厚さを薄くできる
ことにより、オン電圧の大幅な低減、オン電圧と耐圧と
のトレードオフ特性の改善が可能となる。そして、エピ
タキシャル成長と不純物の拡散という極く一般的な方法
で、容易にオン抵抗と耐圧とのトレードオフ特性が改善
された超接合ＵＭＯＳＦＥＴを製造できる。 ［実施例４］図１５は、本発明の実施例４にかかる超接
合ＩＧＢＴの部分断面図である。
【００５０】本実施例４の超接合ＩＧＢＴと、図１に示
した実施例１の超接合ＭＯＳＦＥＴとの違いは、ドレイ
ン層の構造にある。すなわち、超接合ＭＯＳＦＥＴの単
層のｎ+ 型ドレイン層２１に代えてｐ+ ドレイン層６１
ａとｎ+ バッファ層６１ｂとからなる二層構造とする
と、ｎチャネル型のＩＧＢＴを得ることができる。場合
によりｐ+ ドレイン層６１ａのみでもよい。ドリフト層
６２が、ｎ埋め込み領域６２ｂとｐ埋め込み領域６２ｃ
とからなることは、前二例と同様である。
【００５１】ＩＧＢＴは、少数キャリアの注入による電
導度変調型の半導体素子であり、多数キャリアのドリフ
トによるＭＯＳＦＥＴに比べてオン抵抗はかなり小さい
が、それでもドリフト層６２の厚さを薄くできることに
よるオン抵抗の低減効果は大きい。ｐ+ ドレイン層６１
ａは低抵抗のｐ型サブストレートを使用し、その上にｎ
+バッファ層６１ｂとなるエピタキシャル層、更にドレ
イン層６２をエピタキシャル成長と不純物の拡散により
形成すれば良い。
【００５２】そしてそのような製造方法をとれば、アス
ペクト比の大きなトレンチを形成し、そのトレンチ内に
良質のエピタキシャル層を埋め込むという従来法では極
めて困難であった技術が回避され、容易にオン抵抗と耐
圧とのトレードオフ特性が改善された超接合ＩＧＢＴを
製造できる。 ［実施例５］図１６は、本発明の実施例５にかかる超接
合ダイオードの部分断面図である。
【００５３】図１６において、７１は低抵抗のｎ+ カソ
ード層、７２はｎ- 高抵抗層７２ａ、ｎ埋め込み領域７
２ｂ、ｐ埋め込み領域７２ｃとからなるドリフト層であ
る。表面層には、ｐ+ アノード層７３が形成されてい
る。ｐ+ アノード層７３に接触するアノード電極７７、
ｎ+ カソード層７１に接触するアノード電極７８が設け
られている。
【００５４】本実施例５の超接合ダイオードにおいて
も、ｎ埋め込み領域７２ｂ、ｐ埋め込み領域７２ｃは実
施例１とほぼ同じディメンジョンと不純物濃度を持ち、
逆バイアス電圧の印加に際して、ドリフト層７２が空乏
化して耐圧を負担するものである。ｎ埋め込み領域７２
ｂ、ｐ埋め込み領域７２ｃは容易に空乏化されるため、
不純物濃度を高くできることと、そのことによりドリフ
ト層７２の厚さを薄くできることにより、オン電圧の大
幅な低減、オン電圧と耐圧とのトレードオフ特性の改善
が可能となる。
【００５５】製造方法は、図４（ａ）〜（ｄ）までを実
施例１と同様におこなった後、イオン注入および拡散に
よるｐ+ アノード層７３の形成、カソード電極７７、ア
ノード電極７８の形成をおこなう。このように極めて一
般的な技術であるエピタキシャル成長と不純物の拡散に
より、容易に高耐圧、低オン電圧の超接合ダイオードを
製造できる。 ［実施例６］図１７は、本発明の実施例６にかかる超接
合ダイオードの部分断面図である。
【００５６】図１６の超接合ダイオードとの違いは、ド
リフト層８２である。ドリフト層８２は、ｎ- 高抵抗層
８２ａ、ｎ埋め込み領域８２ｂ、ｐ埋め込み領域８２ｃ
とからなるが、その不純物濃度の最も高い面が、ｎ+ カ
ソード層８１、ｐ+ アノード層８３に接している。この
ような構造とすることもできる。本実施例６の超接合ダ
イオードにおいても、ｎ埋め込み領域８２ｂ、ｐ埋め込
み領域８２ｃは実施例１とほぼ同じディメンジョンと不
純物濃度を持ち、逆バイアス電圧の印加に際して、ドリ
フト層８２が空乏化して耐圧を負担するものである。
【００５７】実施例５の超接合ダイオードと同様にオン
電圧の大幅な低減、オン電圧と耐圧とのトレードオフの
改善が可能となる。製造方法も同様であり、容易に高耐
圧、低オン電圧の超接合ダイオードを製造できる。 ［実施例７］図１８は、本発明の実施例７にかかる超接
合ショットキーダイオードの部分断面図である。
【００５８】図１８において、９１は低抵抗のｎ+ カソ
ード層、９２は、ｎ- 高抵抗層９２ａ、ｎ埋め込み領域
９２ｂ、ｐ埋め込み領域９２ｃからなるドリフト層であ
る。表面層には、ｎ- 高抵抗層９２ａが残され、一部ｐ
埋め込み領域８２ｃが露出していて、ｎ- 高抵抗層９２
ａとショツトキーバリアを形成するショットキー電極９
８が設けられる。ｎ+ カソード層９１の裏面側に接触し
てカソード電極９７が設けられている。
【００５９】本実施例７の超接合ショットキーダイオー
ドにおいても、ｎ埋め込み領域９２ｂ、ｐ埋め込み領域
９２ｃは実施例１とほぼ同じディメンジョンと不純物濃
度を持ち、逆バイアス電圧の印加に際して、ドリフト層
９２が空乏化して耐圧を負担するものである。ｎ埋め込
み領域９２ｂ、ｐ埋め込み領域９２ｃは容易に空乏化さ
れるため、不純物濃度を高くできることと、そのことに
よりドリフト層９２の厚さを薄くできることにより、オ
ン電圧の大幅な低減、オン電圧と耐圧とのトレードオフ
特性の改善が可能となる。
【００６０】製造方法は、図４（ａ）〜（ｄ）まで同様
におこなった後、イオン注入および拡散によるｐ+ アノ
ード領域９３の形成、ショットキー電極７８、カソード
電極７７の形成をおこなう。このように極めて一般的な
技術であるエピタキシャル成長と不純物の拡散により、
容易に高耐圧、低オン電圧の超接合ショットキーダイオ
ードを製造できる。
【００６１】なお、本発明にかかる超接合構造は、実施
例に示したＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード等に限
らず、バイポーラトランジスタ、ＪＦＥＴ、サイリス
タ、ＭＥＳＦＥＴ、ＨＥＭＴ等の殆ど総ての半導体素子
に適用可能である。また、導電型は逆導電型に適宜変更
できる。
【００６２】
【発明の効果】以上説明したように本発明は、第一と第
二の主面と、それぞれの主面に設けられた電極と、第一
と第二の主面間に低抵抗層と、オン状態では電流を流す
とともに、オフ状態では空乏化する第一導電型領域と第
二導電型領域とを交互に配置した並列ｐｎ層からなる半
導体基体領域とを備える超接合半導体素子において、半
導体基体領域が、第一の主面から所定の深さにほぼ周期
的に交互に形成されたそれぞれ第二導電型、第一導電型
の第一埋め込み領域、第二埋め込み領域を有することを
特徴としている。
【００６３】またその製造方法として、高抵抗層をエピ
タキシャル法により積層し、第一埋め込み領域および第
二埋め込み領域を不純物の拡散により形成することを特
徴としている。従って、次の効果を奏する。従来のアス
ペクト比の大きなトレンチを形成し、そのトレンチ内に
良質のエピタキシャル層を埋め込むという極めて困難で
あった技術に比して、エピタキシャル成長と不純物の拡
散という極めて一般的な方法で、容易に特徴ある並列ｐ
ｎ層構造を実現できた。
【００６４】そしてその結果、第一埋め込み領域、第二
埋め込み領域の空乏化を容易にして、それらの領域の不
純物濃度の高濃度化を可能にしたこと、およびそのこと
により並列ｐｎ層からなる半導体基体領域の厚さを薄く
できることにより、例えば実施例に示した８０％減とい
うようなオン電圧の大幅な低減、オン電圧と耐圧とのト
レードオフ特性の改善を可能にした。
【００６５】本発明は、特に電力用の半導体素子におい
て電力損失の劇的な低減を可能にした革新的な素子を実
現するものである。
【図面の簡単な説明】
【図１】本発明の実施例１の縦型ＭＯＳＦＥＴの部分断
面図
【図２】（ａ）は図１の実施例の縦型ＭＯＳＦＥＴのＡ
−Ａ線に沿った平面図、（ｂ）はＢ−Ｂ線に沿った平面
図
【図３】（ａ）は図１の実施例の縦型ＭＯＳＦＥＴのＡ
−Ａ線に沿った不純物濃度分布図、（ｂ）はＣ−Ｃ線に
沿った不純物濃度分布図、（ｃ）はＤ−Ｄ線に沿った不
純物濃度分布図
【図４】（ａ）〜（ｄ）は実施例１の縦型ＭＯＳＦＥＴ
の主な工程の製造工程順に示した部分断面図
【図５】（ａ）、（ｂ）は図４（ｄ）に続く実施例１の
縦型ＭＯＳＦＥＴの主な工程の製造工程順に示した部分
断面図
【図６】本発明の実施例１の縦型ＭＯＳＦＥＴの変形例
の部分断面図
【図７】第一埋め込み領域と第二埋め込み領域との配置
の例を示した平面図（正方格子状）
【図８】第一埋め込み領域と第二埋め込み領域との配置
の例を示した平面図（正方格子状）
【図９】第一埋め込み領域と第二埋め込み領域との配置
の例を示した平面図（正方格子点分散）
【図１０】第一埋め込み領域と第二埋め込み領域との配
置の例を示した平面図（正方格子点分散）
【図１１】第一埋め込み領域と第二埋め込み領域との配
置の例を示した平面図（三方格子点分散）
【図１２】第一埋め込み領域と第二埋め込み領域との配
置の例を示した平面図（三方格子点分散）
【図１３】本発明実施例２の縦型ＭＯＳＦＥＴの部分断
面図
【図１４】本発明実施例３の縦型ＵＭＯＳＦＥＴの部分
断面図
【図１５】本発明実施例４の縦型ＩＧＢＴの部分断面図
【図１６】本発明実施例５の縦型ダイオードの部分断面
図
【図１７】本発明実施例６の縦型ダイオードの部分断面
図
【図１８】本発明実施例７の縦型ショットキーダイオー
ドの部分断面図
【図１９】従来の縦型ＭＯＳＦＥＴの部分断面図
【図２０】従来の別の縦型ＭＯＳＦＥＴの部分断面図
【符号の説明】
１、４ フォトレジストパターン ２ ほう素イオン ３ ほう素原子 ５ 燐イオン ６ 燐原子 １１、２１、３１、４１、５１ ｎ+ ドレイン層 １２ ｎ- ドリフト層 １３ａ、２３ａ、３３ａ、４３ａ、５３ａ ｐベース領
域 １４、２４、３４、４４、５４ ｎ+ ソース領域 １５、２５、３５、４５、５５ ゲート絶縁膜 １６、２６、３６、４６、５６ ゲート電極層 １７、２７、３７、４７、５７ ソース電極 １８、２８、３８、４８、５８ ドレイン電極 ２２ ドリフト層 ２２ａ ｎドリフト領域 ２２ｂ ｐドリフト領域 ３２、４２、５２、６２、７２、８２、９２ 半導体基
体領域またはドリフト層 ３２ａ、４２ａ、５２ａ、６２ａ、７２ａ、８２ａ、９
２ａ ｎ- 高抵抗層 ３２ｂ、４２ｂ、５２ｂ、６２ｂ、７２ｂ、８２ｂ、９
２ｂ ｎ埋め込み領域 ３２ｃ、４２ｃ、５２ｃ、６２ｃ、７２ｃ、８２ｃ、９
２ｃ ｐ埋め込み領域 ３２ｄ、４２ｄ ｎチャネル領域 ３３ｂ、４３ｂ、５３ｂ ｐ+ ウェル領域 ３９、５９ 絶縁膜 ６１ａ ｐ+ ドレイン層 ６１ｂ ｎ+ バッファ層 ７１、８１、９１ ｎ+ カソード層 ７３、８３ アノード層 ７７、９７ カソード電極 ７８ アノード電極 ９８ ショットキー電極

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】第一と第二の主面と、それぞれの主面に設
    けられた電極と、第一と第二の主面間に低抵抗層と、オ
    ン状態では電流を流すとともに、オフ状態では空乏化す
    る第一導電型領域と第二導電型領域とを交互に配置した
    並列ｐｎ層からなる半導体基体領域とを備える超接合半
    導体素子において、半導体基体領域が第一の主面から所
    定の深さにほぼ周期的に交互に形成されたそれぞれ第二
    導電型、第一導電型の第一埋め込み領域、第二埋め込み
    領域を有することを特徴とする超接合半導体素子。
  2. 【請求項２】第一と第二の主面と、それぞれの主面に設
    けられた電極と、第一と第二の主面間に低抵抗層と、オ
    ン状態では電流が流れ、オフ状態では空乏化する第一導
    電型領域と第二導電型領域とを交互に配置した並列ｐｎ
    層からなる半導体基体領域とを備える超接合半導体素子
    において、半導体基体領域が第一の主面から複数の深さ
    にほぼ周期的に交互に形成されたそれぞれ第二導電型、
    第一導電型の第一埋め込み領域、第二埋め込み領域を有
    し、第一埋め込み領域、第二埋め込み領域がそれぞれ深
    さ方向にほぼ整列されていることを特徴とする超接合半
    導体素子。
  3. 【請求項３】第一と第二の主面と、それぞれの主面に設
    けられた電極と、第一と第二の主面間に低抵抗層と、オ
    ン状態では電流が流れ、オフ状態では空乏化する第一導
    電型領域と第二導電型領域とを交互に配置した並列ｐｎ
    層からなる半導体基体領域とを備える超接合半導体素子
    において、半導体基体領域が第一の主面から複数の深さ
    にほぼ周期的に形成された第二導電型の第一埋め込み領
    域と、第一埋め込み領域の形成された深さのほぼ中間の
    深さにほぼ周期的に形成された第一導電型の第二埋め込
    み領域とを有し、第一埋め込み領域が深さ方向にほぼ整
    列されていることを特徴とする超接合半導体素子。
  4. 【請求項４】第一埋め込み領域の形成された深さ中心の
    間隔ｌ1 が、２〜１０μｍの範囲にあることを特徴とす
    る請求項２または３に記載の超接合半導体素子。
  5. 【請求項５】第一埋め込み領域の形成された深さ中心の
    間隔ｌ1 と、隣接する第一埋め込み領域の中心の平面的
    な間隔２ｄとの間に、０．５ｄ≦ｌ≦２ｄなる関係が成
    立することを特徴とする請求項２ないし４のいずれかに
    記載の超接合半導体素子。
  6. 【請求項６】低抵抗層から第一埋め込み領域の形成され
    た深さ中心までの間隔ｌ0 と、第一埋め込み領域の形成
    された深さ中心の間隔ｌ1 との間に、ｌ0 ＜ｌ1 なる関
    係が成立することを特徴とする請求項２ないし５のいず
    れかに記載の超接合半導体素子。
  7. 【請求項７】深さ方向にほぼ整列された第一埋め込み領
    域が互いに接続することを特徴とする請求項２ないし６
    のいずれかに記載の超接合半導体素子。
  8. 【請求項８】深さ方向にほぼ整列された第二埋め込み領
    域が互いに接続することを特徴とする請求項２ないし７
    のいずれかに記載の超接合半導体素子。
  9. 【請求項９】第一埋め込み領域および第二埋め込み領域
    が平面的にストライプ状であることを特徴とする請求項
    １ないし８のいずれかに記載の超接合半導体素子。
  10. 【請求項１０】第一埋め込み領域が平面的に格子状また
    は蜂の巣状であることを特徴とする請求項１ないし８の
    いずれかに記載の超接合半導体素子。
  11. 【請求項１１】第二埋め込み領域が、平面的に第一埋め
    込み領域のほぼ中央部に配置されていることを特徴とす
    る請求項１０記載の超接合半導体素子。
  12. 【請求項１２】第二埋め込み領域が平面的に格子状また
    は蜂の巣状であることを特徴とする請求項１ないし８の
    いずれかに記載の超接合半導体素子。
  13. 【請求項１３】第一埋め込み領域が、平面的に第二埋め
    込み領域のほぼ中央部に配置されていることを特徴とす
    る請求項１２記載の超接合半導体素子。
  14. 【請求項１４】第一埋め込み領域が平面的に分散した二
    次元形状であることを特徴とする請求項１ないし８のい
    ずれかに記載の超接合半導体素子。
  15. 【請求項１５】第一埋め込み領域が平面的に分散した二
    次元形状で、正方格子、三方格子または六方格子の格子
    点上に配置されていることを特徴とする請求項１２記載
    の超接合半導体素子。
  16. 【請求項１６】第一埋め込み領域および第三埋め込み領
    域が平面的に分散した二次元形状で、正方格子、三方格
    子または六方格子の格子点上に配置されており、かつ第
    二埋め込み領域がそれぞれ平面的に隣接する二つの第一
    埋め込み領域間に配置されていることを特徴とする請求
    項１５記載の超接合半導体素子。
  17. 【請求項１７】第一埋め込み領域が平面的に分散した二
    次元形状で、正方格子、三方格子または六方格子の格子
    点上に配置されており、かつ第二埋め込み領域が、平面
    的に第一埋め込み領域の単位格子のほぼ中央に配置され
    ていることを特徴とする請求項１５記載の超接合半導体
    素子。
  18. 【請求項１８】隣接する第一埋め込み領域の中心の平面
    的な間隔２ｄが２〜２０μｍの範囲にあることを特徴と
    する請求項１ないし１７のいずれかに記載の超接合半導
    体素子。
  19. 【請求項１９】第一、第二埋め込み領域がいずれも限ら
    れた不純物源からの拡散により形成された濃度分布を有
    することを特徴とする請求項１ないし１８のいずれかに
    記載の記載の超接合半導体素子。
  20. 【請求項２０】第一と第二の主面と、それぞれの主面に
    設けられた電極と、第一と第二の主面間に低抵抗層と、
    第一の主面から所定の深さにほぼ周期的に交互に形成さ
    れたそれぞれ第二導電型、第一導電型の第一埋め込み領
    域、第二埋め込み領域とからなり、オン状態では電流が
    流れ、オフ状態では空乏化する半導体基体領域とを備え
    る超接合半導体素子の製造方法において、高抵抗層をエ
    ピタキシャル法により積層し、第一埋め込み領域および
    第二埋め込み領域をその高抵抗層への不純物の拡散によ
    り形成することを特徴とする超接合半導体素子の製造方
    法。
  21. 【請求項２１】第一と第二の主面と、それぞれの主面に
    設けられた電極と、第一と第二の主面間に低抵抗層と、
    第一の主面から複数の深さにほぼ周期的に交互に形成さ
    れたそれぞれ第二導電型、第一導電型の第一埋め込み領
    域、第二埋め込み領域とからなり、オン状態では電流が
    流れ、オフ状態では空乏化する半導体基体領域とを備え
    る超接合半導体素子の製造方法において、高抵抗層をエ
    ピタキシャル法により積層し、第一埋め込み領域および
    第二埋め込み領域をその高抵抗層への不純物の拡散によ
    り形成することを特徴とする超接合半導体素子の製造方
    法。
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