JP2022168904A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】少ない工程数で形成され所定耐圧を安定して確保可能な耐圧構造を備えた安価な炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。【解決手段】エッジ終端領域２に、活性領域１の周囲を同心状に囲むフローティング電位の複数のＦＬＲ３１からなるＦＬＲ構造３０が設けられている。ＦＬＲ構造３０は、所定のＦＬＲ３１を境（変化点ｂ１，ｂ２）に２つ以上のＦＬＲ区分３０ａ～３０ｃに分けられている。互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnは、ｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1よりも広い（ｎは２～ＦＬＲ３１の総本数）。互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnは、外側に配置されるほどＦＬＲ区分３０ａ～３０ｃごとの一定の増加幅で等差数列的に広くなっており、当該増加幅は外側のＦＬＲ区分３０ｂ，３０ｃほど広くなっている。【選択図】図２

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
パワー半導体装置の耐圧構造は、活性領域と半導体基板（半導体チップ）の端部との間のエッジ終端領域において半導体基板のおもて面に露出するｎ型ドリフト領域の表面領域に選択的に設けられた複数のｐ型領域で構成される。パワー半導体装置の半導体材料がシリコン（Ｓｉ）よりも最大電界強度が１桁以上大きい炭化珪素（ＳｉＣ）である場合、耐圧構造として、マルチゾーン接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、空間変調ＪＴＥ構造、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造が主に配置される。
マルチゾーンＪＴＥ構造は、３つ以上のｐ型領域（以下、ＪＴＥ領域とする）を、内側（活性領域（半導体チップの中央部：チップ中央）側）から外側（半導体基板の端部（チップ端部）側）へ離れた位置ほど不純物濃度の低いＪＴＥ領域が配置されるように、活性領域の周囲を囲む同心状に隣接して配置した構造である。電界強度は活性領域から外側へ離れるにつれて小さくなる傾向にある。このため、マルチゾーンＪＴＥ構造では、電界強度分布の傾向に合わせて、活性領域から外側へ離れた位置に配置されるほどＪＴＥ領域の不純物濃度を低くすることで、所定耐圧が安定して確保される。
空間変調ＪＴＥ構造は、ＪＴＥ構造の改良構造であり、互いに隣り合うＪＴＥ領域（１つのＪＴＥ領域のみで構成される場合は、１つのＪＴＥ領域とその外側のｎ-型ドリフト領域）間に、これら２つの領域の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域を配置して、ＪＴＥ構造全体の不純物濃度分布を外側へ向って緩やかに減少させた構造である。空間変調領域は、自身の両側それぞれに隣接する領域と略同じ不純物濃度の２つの小領域を所定パターンで交互に繰り返し隣接して配置してなる。空間変調領域全体の空間的な不純物濃度分布は２つの小領域の幅および不純物濃度比で決まる。
空間変調ＪＴＥ構造は、空間変調領域を有していない一般的なＪＴＥ構造と比べて、所定耐圧をより安定して確保可能である。ＦＬＲ構造は、活性領域の周囲を囲む同心状に互いに離れて同じ不純物濃度の複数のｐ型領域（ＦＬＲ）を配置した構造である。ＦＬＲ構造では、互いに離して配置された複数のＦＬＲにより電界を分散させて所定耐圧を確保している。このように、エッジ終端領域に所定の耐圧構造を配置して、エッジ終端領域の電界を緩和または分散させることで、エッジ終端領域の耐圧を向上させて、半導体装置全体の耐圧を向上させている。従来の炭化珪素半導体装置の構造について説明する。
図１３は、従来の炭化珪素半導体装置の構造を示す断面図である。図１３に示す従来の炭化珪素半導体装置１１０は、炭化珪素からなる半導体基板（半導体チップ）１４０のエッジ終端領域１０２に、ＦＬＲ構造１３０を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲート（ＭＯＳゲート）を備えたＭＯＳ型電界効果トランジスタ）である。エッジ終端領域１０２は、ＭＯＳＦＥＴの主電流が流れる活性領域１０１の周囲を囲む。
半導体基板１４０は、炭化珪素からなるｎ+型出発基板１１１上にｎ-型ドリフト領域１１２およびｐ型ベース領域１１３となる各炭化珪素層１４２，１４３を順にエピタキシャル成長させてなる。ｐ型炭化珪素層１４３の、エッジ終端領域１０２の部分はエッチングにより除去され、半導体基板１４０のおもて面に段差１２４が形成されている。半導体基板１４０のおもて面は、段差１２４を境にして、チップ中央（半導体基板１４０の中央）側の第１面１４０ａよりも外側（半導体基板１４０の端部側）の第２面１４０ｂでドレイン電極１２５側に凹んでいる。
この段差１２４により、半導体基板１４０のおもて面（ｐ型炭化珪素層１４３側の主面）の中央にｐ型炭化珪素層１４３がメサ状に残っている。半導体基板１４０のおもて面の第１，２面１４０ａ，１４０ｂは、それぞれｐ型炭化珪素層１４３およびｎ-型炭化珪素層１４２で形成されている。活性領域１０１の中央部１０１ａにおいて半導体基板１４０のおもて面側に、ＭＯＳＦＥＴの各単位セルのｐ型ベース領域１１３、ｎ+型ソース領域１１４およびｐ++型コンタクト領域１１５、トレンチ１１６、ゲート絶縁膜１１７およびゲート電極１１８からなるＭＯＳゲートが設けられている。
活性領域１０１の外周部１０１ｂにおいて半導体基板１４０のおもて面の第１面１４０ａの表面領域に、ｐ+型延在部１２２ａ、ｐ型ベース延在部１１３ａおよびｐ++型コンタクト延在部１１５ａが選択的に設けられている。ｐ+型延在部１２２ａ、ｐ型ベース延在部１１３ａおよびｐ++型コンタクト延在部１１５ａは、それぞれ、活性領域１０１の中央部１０１ａの単位セルを構成する最も外側のｐ+型領域１２２、ｐ型ベース領域１１３および最も外側のｐ++型コンタクト領域１１５の延在部であり、活性領域１０１の中央部１０１ａの周囲を囲む。
ｐ+型延在部１２２ａ、ｐ型ベース延在部１１３ａおよびｐ++型コンタクト延在部１１５ａは、外側へ延在して半導体基板１４０のおもて面の第１面１４０ａと第２面１４０ｂとをつなぐ第３面（段差のメサエッジ）１４０ｃに達する。ｐ+型延在部１２２ａは、段差１２４よりも外側へ延在して、半導体基板１４０のおもて面の第２面１４０ｂに露出されている。符号１２１，１２２は、トレンチ１１６の底面のゲート絶縁膜１１７にかかる電界を緩和するｐ+型領域である。符号１１９，１２０，１２５，１３２は、それぞれ、層間絶縁膜、ソース電極、ドレイン電極およびｎ+型チャネルストッパ領域である。
エッジ終端領域１０２には、半導体基板１４０のおもて面の第２面１４０ｂの表面領域においてｎ-型炭化珪素層１４２の内部に、ＦＬＲ構造１３０を構成するフローティング（浮遊）電位の複数のｐ型領域（ＦＬＲ：ハッチング部分）１３１が選択的に設けられている。複数のＦＬＲ１３１は、ｐ+型延在部１２２ａよりも外側において、ｐ+型延在部１２２ａと離れた位置に、活性領域１０１の周囲を囲む同心状に互いに離れて設けられている。すべてのＦＬＲ１３１は法線方向（内側から外側へ向う方向）にｐ+型延在部１２２ａに対向する。すべてのＦＬＲ１３１は、それぞれｎ-型ドリフト領域１１２に周囲を囲まれている。
ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔をｘ101とし、ｉ本目のＦＬＲ１３１とその内側に隣り合う（ｉ－１）本目のＦＬＲ１３１との第ｉ間隔を内側から外側へ順にｘj，ｘj+1，…とする（但し、ｉは２～ＦＬＲ１３１の総本数、ｊ＝ｉ＋１００）。互いに隣り合うＦＬＲ１３１間の第ｉ間隔ｘjは、ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔ｘ101よりも広く、外側に配置されるほど一定の増加幅（法線方向の幅）で等差数列的に広くなっている（ｘj+1－ｘj＝一定）。すべてのＦＬＲ１３１は同じ不純物濃度および同じ幅ｗ１０１を有する。
従来の炭化珪素半導体装置として、互いに隣り合うＦＬＲ間の間隔を外側に配置されるほど一定の増加幅で等差数列的に広くしたＦＬＲ構造を備えた装置が提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１では、活性領域とＦＬＲ構造との間のｐ型リサーフ領域によって、ドレイン・ソース間電圧が高電圧となったときに、ｐ型リサーフ領域の直下でなく、ＦＬＲ構造付近に電界を集中させている。下記特許文献２では、互いに隣り合うＦＬＲ間においてｎ-型ドリフト領域上に絶縁層を介して設けられたフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）によって阻止電圧を安定させている。
また、従来の炭化珪素半導体装置として、エッジ終端領域に、活性領域の周囲を囲む同心状にかつ等間隔に配置された複数のＦＬＲで構成されたＦＬＲ構造と、半導体基板のおもて面の第２面と複数の各ＦＬＲとの間に設けられたｎ型領域と、を備えた装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、半導体基板のおもて面の第２面と複数の各ＦＬＲとの間のｎ型領域によって、半導体基板のおもて面の第２面から離れた位置にＦＬＲを配置することで、ＦＬＲのドーズ量の変動を低減させて、炭化珪素半導体装置の耐圧のばらつきを低減させている。
特開２０１１－１０１０３６号公報 特開平８－０８８３４６号公報 特開２０１４－２３２８３８号公報
しかしながら、一般的なＪＴＥ構造では、電界強度分布の傾向に合わせて不純物濃度分布を調整するために配置される不純物濃度の異なる複数のＪＴＥ領域（ｐ型領域）の本数と同じ回数だけイオン注入を行う必要があり、工程数が増えて、コスト増につながる。空間変調ＪＴＥ構造では、イオン注入の回数は減るが、電界強度分布の傾向に合わせて不純物濃度分布を調整することは必要であるため、工程数が増えて、コスト増につながる。
従来のＦＬＲ構造１３０（図１３参照）では、すべてのＦＬＲ１３１が同じ不純物濃度であるため、イオン注入を１回行えばよく、工程数が減ることで製造コストを抑制することができるが、所定耐圧を安定して確保するには広い面積（エッジ終端領域１０２の長さ）が必要となる。このため、ウエハ価格の高い炭化珪素を半導体材料として用いる場合、材料コストの増大がコスト増の大きな要因となる。
この発明は、上述した従来技術による課題を解消するため、少ない工程数で形成され所定耐圧を安定して確保可能な耐圧構造を備えた安価な炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板に、活性領域と、前記活性領域の周囲を囲む終端領域と、が設けられている。前記活性領域から前記終端領域にわたって前記半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記第１半導体領域と前記第２半導体領域とのｐｎ接合を含み、前記ｐｎ接合を通過する電流が流れる素子構造が設けられている。
前記素子構造と前記終端領域との間において前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型外周領域が設けられている。前記第２導電型外周領域は、前記素子構造の周囲を囲む。第１電極は、前記半導体基板の第１主面に設けられ、前記第２半導体領域および前記第２導電型外周領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられ、前記第１半導体領域に電気的に接続されている。前記終端領域において前記半導体基板の第１主面と前記第１半導体領域との間に、フローティング電位の複数の第２導電型のＦＬＲが設けられている。
複数の前記ＦＬＲは、前記活性領域の周囲を囲む同心状に互いに離れて設けられＦＬＲ構造を構成する。前記ＦＬＲは、前記半導体基板の第１主面に平行な方向に前記第２導電型外周領域の外側に対向する。前記ＦＬＲ構造は、所定の前記ＦＬＲを境に２つ以上のＦＬＲ区分に分けられている。互いに隣り合う前記ＦＬＲ間の間隔は、前記第２導電型外周領域と最も内側の前記ＦＬＲとの間隔より広く、外側に配置されるほど、前記ＦＬＲ区分ごとの一定の増加幅で等差数列的に広くなっている。前記増加幅は、外側に配置された前記ＦＬＲ区分内ほど内側に隣接する前記ＦＬＲ区分内よりも広くなっている。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板の第１主面と前記ＦＬＲとの間に設けられた第１導電型の第３半導体領域をさらに備えることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ＦＬＲの本数は、３０本以上であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ＦＬＲの不純物濃度は、１×１０18／ｃｍ3以上１×１０21／ｃｍ3以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ＦＬＲの幅は、２μｍ以上５μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型外周領域と最も内側の前記ＦＬＲとの間隔は、０．１μｍ以上１．０μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３半導体領域の厚さは、０．４μｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記増加幅は、０．０５μｍ以上０．１２μｍ以下の範囲内であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、２つ以上の前記ＦＬＲ区分のうち、最も内側の第１ＦＬＲ区分と、前記第１ＦＬＲ区分の外側に隣接する第２ＦＬＲ区分との境界は、内側から２本目以降外側のＦＬＲと当該ＦＬＲの内側ＦＬＲとの間であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、２つ以上の前記ＦＬＲ区分のうち、最も外側の第３ＦＬＲ区分と、前記第３ＦＬＲ区分の内側に隣接する第２ＦＬＲ区分との境界は、外側から３本目以降内側のＦＬＲと当該ＦＬＲの内側ＦＬＲとの間であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型外周領域の不純物濃度は、前記半導体基板の第１主面側で前記第２半導体領域の不純物濃度と同じであり、前記第１半導体領域側で前記ＦＬＲの不純物濃度と同じであることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記素子構造は、第１導電型の第４半導体領域と、トレンチと、ゲート電極と、第２導電型の第１高濃度領域と、第２導電型の第２高濃度領域と、を備える。前記第４半導体領域は、前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続されている。前記トレンチは、前記第４半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。前記第１高濃度領域は、前記第１半導体領域と前記第２半導体領域との間に設けられている。
前記第１高濃度領域は、前記第２半導体領域と離れて、前記トレンチの底面よりも前記第２電極側に選択的に設けられ、深さ方向に前記トレンチの底面に対向する。前記第１高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２高濃度領域は、前記第１半導体領域と前記第２半導体領域との間に、前記トレンチおよび前記第１高濃度領域と離れて選択的に設けられ、前記第２半導体領域に接し、前記トレンチの底面よりも前記第２電極側に達する。前記第２高濃度領域の不純物濃度は、前記第１高濃度領域の不純物濃度と同じである。前記ＦＬＲの不純物濃度は、前記第１高濃度領域の不純物濃度と同じであることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、上述した炭化珪素半導体装置の製造方法であって、次の特徴を有する。前記第１半導体領域となる第１の第１導電型半導体層を形成する第１工程を行う。前記第１の第１導電型半導体層の表面領域に、前記第２導電型外周領域の第１部分と、前記ＦＬＲと、をそれぞれ選択的に形成する第２工程を行う。前記第１の第１導電型半導体層の上に、前記第１半導体領域となる第２の第１導電型半導体層を形成する第３工程を行う。前記第２の第１導電型半導体層の、深さ方向に前記第１部分に対向する位置に、前記第１部分に達する前記第２導電型外周領域の第２部分を選択的に形成する第４工程を行う。前記活性領域において前記第２の第１導電型半導体層の上に第２導電型半導体層を形成し、前記第２導電型半導体層の、深さ方向に前記第２部分に対向する部分を前記第２導電型外周領域の第３部分とし、残りの部分を前記第２半導体領域とする第５工程を行う。前記第２半導体領域および前記第２導電型外周領域に電気的に接続された前記第１電極を形成する第６工程を行う。前記第１半導体領域に電気的に接続された前記第２電極を形成する第７工程を行う。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、次の特徴を有する。前記素子構造は、第１導電型の第４半導体領域と、トレンチと、ゲート電極と、第２導電型の第１高濃度領域と、第２導電型の第２高濃度領域と、を備える。前記第４半導体領域は、前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続されている。前記トレンチは、前記第４半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。前記第１高濃度領域は、前記第１半導体領域と前記第２半導体領域との間に設けられている。前記第１高濃度領域は、前記第２半導体領域と離れて、前記トレンチの底面よりも前記第２電極側に選択的に設けられ、深さ方向に前記トレンチの底面に対向する。
前記第１高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２高濃度領域は、前記第１半導体領域と前記第２半導体領域との間に、前記トレンチおよび前記第１高濃度領域と離れて選択的に設けられ、前記第２半導体領域に接し、前記トレンチの底面よりも前記第２電極側に達する。前記第２高濃度領域の不純物濃度は、前記第１高濃度領域の不純物濃度と同じである。前記第２工程では、前記第１の第１導電型半導体層の表面領域に、前記第１部分と、前記ＦＬＲと、前記第１高濃度領域と、前記第２高濃度領域の第４部分と、をそれぞれ選択的に形成する。前記第４工程では、前記第２の第１導電型半導体層の、深さ方向に前記第１部分および前記第４部分にそれぞれ対向する位置に、前記第１部分に達する前記第２部分と、前記第４部分に達する前記第２高濃度領域の第５部分と、をそれぞれ選択的に形成することを特徴とする。
上述した発明によれば、耐圧構造をＦＬＲ構造とすることで、耐圧構造を１回のイオン注入で形成することができるため、耐圧構造をＪＴＥ構造とする場合と比べてマスク枚数および工程数を減らすことができ、製造コストを低減させることができる。また、上述した発明によれば、終端領域の長さを短くすることができるとともに、イオン注入用マスクの寸法ばらつきのマージンをとることができ、長時間動作によって終端領域における半導体基板のおもて面上の絶縁層に蓄積される電荷による耐圧変動を抑制することができる。
本発明にかかる炭化珪素半導体装置によれば、少ない工程数で形成され所定耐圧を安定して確保可能な耐圧構造を備えた安価な炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することができるという効果を奏する。
実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の切断線Ａ－Ａ’における断面構造を示す断面図である。 図２の互いに隣り合うＦＬＲ間の間隔の寸法例を示す図表である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 従来例の耐圧特性をシミュレーションした結果を示す特性図である。 従来例の耐圧特性をシミュレーションした結果を示す特性図である。 従来例の耐圧特性をシミュレーションした結果を示す特性図である。 従来例の耐圧特性をシミュレーションした結果を示す特性図である。 検討例１の耐圧特性をシミュレーションした結果を示す特性図である。 検討例２の耐圧特性をシミュレーションした結果を示す特性図である。 従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図３は、図２の互いに隣り合うＦＬＲ間の間隔の寸法例を示す図表である。図１，２に示す実施の形態にかかる炭化珪素半導体装置１０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）４０の活性領域１にトレンチゲート構造（素子構造）を備えた縦型ＭＯＳＦＥＴであり、エッジ終端領域２に、耐圧構造としてＦＬＲ構造３０を備える。
活性領域１は、ＭＯＳＦＥＴのオン時に主電流（ドリフト電流）が流れる領域であり、中央部１ａに同一構造の複数の単位セル（素子の機能単位）が隣接して並列接続の配置がされる。活性領域１は、略矩形状の平面形状を有し、半導体基板４０の略中央に配置される。活性領域１は、後述するｐ+型延在部２２ａの外側（半導体基板４０の端部（チップ端部）側）の端部から内側（半導体基板４０の中央（チップ中央）側）の部分である。エッジ終端領域２は、活性領域１とチップ端部との間の領域であり、活性領域１の周囲を略矩形状に囲む。エッジ終端領域２のＦＬＲ構造３０については後述する。
半導体基板４０は、炭化珪素からなるｎ+型出発基板４１のおもて面上にｎ-型ドリフト領域１２およびｐ型ベース領域１３となる各炭化珪素層４２，４３を順にエピタキシャル成長させてなる。半導体基板４０の、ｐ型炭化珪素層４３側の主面をおもて面（第１主面）とし、ｎ+型出発基板４１側の主面を裏面（第２主面）とする。ｐ型炭化珪素層４３の、エッジ終端領域２の部分はエッチングにより除去され、半導体基板４０のおもて面に段差２４が形成されている。この段差２４により、活性領域１にｐ型炭化珪素層４３がメサ状に残っている。半導体基板４０のおもて面は、段差２４を境に、活性領域１の部分（第１面）４０ａよりもエッジ終端領域２の部分（第２面）４０ｂでｎ+型ドレイン領域１１側に凹んでいる。
半導体基板４０のおもて面の第１面４０ａと第２面４０ｂとをつなぐ部分（段差２４のメサエッジ以下、第３面とする）４０ｃで、活性領域１とエッジ終端領域２とが素子分離される。半導体基板４０のおもて面の第２面４０ｂは、段差２４の形成時に露出したｎ-型炭化珪素層４２の露出面である。段差２４の形成時に、ｐ型炭化珪素層４３とともにｎ-型炭化珪素層４２が若干除去されてもよい。半導体基板４０のおもて面の第３面４０ｃは段差２４の形成時に露出したｐ型炭化珪素層４３の側面（露出面）である。半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃに露出とは、半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃ上の層間絶縁膜１９に接することである。
活性領域１の中央部１ａにおいて半導体基板４０のおもて面の第１面４０ａ側に、ｐ型ベース領域（第２半導体領域）１３、ｎ+型ソース領域（第４半導体領域）１４、ｐ++型コンタクト領域１５、トレンチ１６、ゲート絶縁膜１７およびゲート電極１８からなるトレンチゲート構造が設けられている。ｎ+型出発基板４１はｎ+型ドレイン領域（第１半導体領域）１１である。ｎ-型ドリフト領域（第１半導体領域）１２は、ｎ-型炭化珪素層４２の、後述する、第１，２ｐ+型領域２１，２２、ｎ型電流拡散領域（不図示）、ＦＬＲ３１、およびｎ+型チャネルストッパ領域３２を除く部分であり、これらの領域とｎ+型出発基板４１との間に、これらの領域に接して、活性領域１からエッジ終端領域２にわたって設けられている。
ｐ型ベース領域１３は、ｐ型炭化珪素層４３の、ｎ+型ソース領域１４およびｐ++型コンタクト領域１５を除く部分である。ｐ型ベース領域１３は、半導体基板４０のおもて面の第１面４０ａとｎ-型ドリフト領域１２との間に設けられている。ｎ+型ソース領域１４およびｐ++型コンタクト領域１５は、半導体基板４０のおもて面の第１面４０ａとｐ型ベース領域１３との間にそれぞれ選択的に設けられ、ｐ型ベース領域１３に接し、かつ半導体基板４０のおもて面の第１面４０ａに露出されている。半導体基板４０のおもて面の第１面４０ａに露出とは、後述する層間絶縁膜１９のコンタクトホールで後述するソース電極２０に接することである。
ｐ++型コンタクト領域１５は設けられていなくてもよい。この場合、ｐ++型コンタクト領域１５に代えて、ｐ型ベース領域１３が半導体基板４０のおもて面の第１面４０ａに露出される。ｎ-型ドリフト領域１２とｐ型ベース領域１３との間において、トレンチ１６の底面よりもｎ+型ドレイン領域１１側に深い位置に、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）であるｎ型電流拡散領域（不図示）が設けられていてもよい。また、トレンチ１６の底面よりもｎ+型ドレイン領域１１側に深い位置には、第１，２ｐ+型領域（第１，２高濃度領域）２１，２２が設けられている。
第１，２ｐ+型領域２１，２２は、トレンチ１６の底面にかかる電界を緩和させる機能を有する。第１ｐ+型領域２１は、ｐ型ベース領域１３と離れて設けられ、深さ方向にトレンチ１６の底面に対向する。第１ｐ+型領域２１は、図示省略する部分でソース電極２０に電気的に接続されている。第２ｐ+型領域２２は、互いに隣り合うトレンチ１６間に、第１ｐ+型領域２１およびトレンチ１６と離れて設けられ、かつｐ型ベース領域１３に接する。トレンチ１６は、深さ方向にｎ+型ソース領域１４およびｐ型ベース領域１３を貫通してｎ-型ドリフト領域１２に（ｎ型電流拡散領域が設けられている場合はｎ型電流拡散領域）に達する。
トレンチ１６は、例えば、半導体基板４０のおもて面に平行な方向にストライプ状に延在して、活性領域１の後述する外周部１ｂに達する。互いに隣り合うトレンチ１６間において、ｐ型ベース領域１３、ｎ+型ソース領域１４、ｐ++型コンタクト領域１５および第２ｐ+型領域２２は、トレンチ１６に平行に直線状に延在している。ｐ++型コンタクト領域１５は、トレンチ１６に平行に点在していてもよい。トレンチ１６の内部には、ゲート絶縁膜１７を介してゲート電極１８が設けられている。すべてのゲート電極１８は、活性領域１の外周部１ｂのゲートランナー（ゲート配線層：不図示）を介して電気的に接続されている。
層間絶縁膜１９は、半導体基板４０のおもて面全面に設けられ、活性領域１においてゲート電極１８を覆い、活性領域１の外周部１ｂおよびエッジ終端領域２において、半導体基板４０のおもて面を覆う。活性領域１の外周部１ｂおよびエッジ終端領域２において、半導体基板４０のおもて面と層間絶縁膜１９との間に、フィールド酸化膜が設けられてもよい。ソース電極（第１電極）２０は、層間絶縁膜１９のコンタクトホールを介してｎ+型ソース領域１４およびｐ++型コンタクト領域１５にオーミック接触して、ｐ型ベース領域１３に電気的に接続されている。ドレイン電極（第２電極）２５は、半導体基板４０の裏面（ｎ+型出発基板４１の裏面）全面に設けられ、ｎ+型ドレイン領域１１に電気的に接続されている。
活性領域１の外周部１ｂは、活性領域１の中央部１ａの周囲を略矩形状に囲む。活性領域１の外周部１ｂにおいて半導体基板４０のおもて面の第１面４０ａとｎ-型ドリフト領域１２との間の全域に、ｎ-型ドリフト領域１２側からｐ+型延在部２２ａ、ｐ型ベース延在部１３ａおよびｐ++型コンタクト延在部１５ａが順に積層されてなるｐ型領域（第２導電型外周領域）が設けられている。ｐ+型延在部２２ａ、ｐ型ベース延在部１３ａおよびｐ++型コンタクト延在部１５ａは、活性領域１の中央部１ａの周囲を略矩形状に囲む。ｐ+型延在部２２ａ、ｐ型ベース延在部１３ａおよびｐ++型コンタクト延在部１５ａの外側端部は、半導体基板４０のおもて面の第３面４０ｃに露出されている。
ｐ+型延在部２２ａ、ｐ型ベース延在部１３ａおよびｐ++型コンタクト延在部１５ａは、活性領域１の外周部１ｂにおいて半導体基板４０のおもて面の第１面４０ａの面内での電界を均一にする機能を有する。ｐ+型延在部２２ａ、ｐ型ベース延在部１３ａおよびｐ++型コンタクト延在部１５ａは、ＭＯＳＦＥＴのオフ時にエッジ終端領域２のｎ-型ドリフト領域１２で発生して活性領域１へ向かって流れるホール（正孔）電流をｐ++型コンタクト延在部１５ａからソース電極２０へ引き抜くための領域であり、エッジ終端領域２でのアバランシェ降伏時の正孔電流集中を抑制する機能を有する。
ｐ+型延在部２２ａは、活性領域１の中央部１ａの最も外側の単位セルの第２ｐ+型領域２２の延在部である。ｐ+型延在部２２ａは、半導体基板４０のおもて面の第２面４０ｂよりもｎ+型ドレイン領域１１側に深い位置に達する。ｐ+型延在部２２ａは、段差２４よりも外側へ延在して、半導体基板４０のおもて面の第２面４０ｂと第３面４０ｃとの境界を全周にわたって囲む。ｐ型ベース延在部１３ａは、ｐ型ベース領域１３の延在部である。ｐ型ベース延在部１３ａは、半導体基板４０のおもて面の第１面４０ａとｐ+型延在部２２ａとの間に設けられている。
ｐ++型コンタクト延在部１５ａは、活性領域１の中央部１ａの最も外側の単位セルのｐ++型コンタクト領域１５の延在部である。ｐ++型コンタクト延在部１５ａは、半導体基板４０のおもて面の第１面４０ａとｐ型ベース延在部１３ａとの間に設けられている。ｐ++型コンタクト延在部１５ａ（ｐ++型コンタクト延在部１５ａを設けない場合はｐ型ベース延在部１３ａ）は、層間絶縁膜１９のコンタクトホールを介してソース電極２０にオーミック接触している。ｐ+型延在部２２ａおよびｐ型ベース延在部１３ａは、ｐ++型コンタクト延在部１５ａを介してソース電極２０に電気的に接続されている。
エッジ終端領域２には、半導体基板４０のおもて面の第２面４０ｂとｎ-型ドリフト領域１２との間に、ＦＬＲ構造３０を構成するフローティング（浮遊）電位の複数のｐ+型領域（ＦＬＲ：ハッチング部分）３１と、ｎ+型チャネルストッパ領域３２と、がそれぞれ選択的に設けられている。ＦＬＲ構造３０は、半導体基板４０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、炭化珪素半導体装置１０が使用電圧で誤動作や破壊を起こさない上限側の電圧である。ＦＬＲ構造３０は、後述するように所定のＦＬＲ３１を境（後述する第１，２変化点ｂ１，ｂ２）に２つ以上のＦＬＲ区分（後述するＦＬＲ区分３０ａ～３０ｃ）に分けられている。
複数のＦＬＲ３１は、ｐ+型延在部２２ａよりも外側において、ｐ+型延在部２２ａと離れた位置に、活性領域１の周囲を囲む同心状に互いに離れて設けられている。最も内側（内側から１本目）のＦＬＲ３１は、法線方向（内側から外側へ向う方向）にｐ+型延在部２２ａの外側に隣り合う。すべてのＦＬＲ３１はｎ-型炭化珪素層４２にイオン注入により形成され、それぞれｎ-型ドリフト領域１２に周囲を囲まれている。ｐ+型延在部２２ａと最も内側のＦＬＲ３１と、すべての互いに隣り合うＦＬＲ３１間と、にｎ-型ドリフト領域１２が位置する。ＦＬＲ３１の総本数は、例えば３０本以上程度であることがよい。すべてのＦＬＲ３１は同じ不純物濃度および同じ幅（法線方向の幅）ｗ１を有する。
ＦＬＲ３１の不純物濃度は、ＦＬＲ３１とｎ-型ドリフト領域１２とのｐｎ接合に炭化珪素半導体装置１０の耐圧に近い高電圧が印加されても完全に空乏化しない例えば１×１０18／ｃｍ3以上程度であり、かつ１×１０21／ｃｍ3以下程度であることがよい。ＦＬＲ３１の不純物濃度が上記上限値を超えると、不純物拡散により、ＦＬＲ３１の幅ｗ１が広くなりすぎたり、ＦＬＲ３１同士が連結されるため、好ましくない。ＦＬＲ３１の幅ｗ１は、例えば２μｍ以上５μｍ以下程度である。図２では、ｐ+型延在部２２ａと最も内側（内側から１本目）のＦＬＲ３１との第１間隔をｘ1とし、ｎ本目のＦＬＲ３１とその内側に隣り合う（ｎ－１）本目のＦＬＲ３１との第ｎ間隔を内側から外側へ順にｘn，ｘn+1，…とする（但し、ｎは２～ＦＬＲ３１の総本数）。
ｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1は、不純物拡散を考慮して例えば０．１μｍ以上１．０μｍ以下程度であってもよく、好ましくは例えば０．６μｍ以上程度であることがよい（図１１，１２参照）。互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnは、ｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1より広く、外側に配置されるほど、ＦＬＲ区分３０ａ～３０ｃごとの一定の増加幅（法線方向の幅）で等差数列的に広くなっている。ｐ+型延在部２２ａの幅およびＦＬＲ３１の幅ｗ１は不純物拡散によりイオン注入用マスクの開口幅よりも内側および外側にそれぞれ０．２μｍ～０．３μｍ程度広くなるため、第ｍ間隔ｘm（但しｍは１～ＦＬＲ３１の総本数）はイオン注入用マスクの残し幅（開口部間の幅）よりも狭くなる。
互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅は、１カ所以上の所定のＦＬＲ３１を境に分けられた各ＦＬＲ区分内で一定であり、外側に配置されたＦＬＲ区分内ほど内側に隣接するＦＬＲ区分内よりも広くなっている。具体的には、例えば、互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅を、２カ所のＦＬＲ３１を境（内側から外側へ順に第１，２変化点ｂ１，ｂ２とする）にそれぞれ変化させる場合、ＦＬＲ構造３０は３つのＦＬＲ区分（内側から外側へ順に符号３０ａ～３０ｃを付す）に分けられる。互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅は、第１変化点ｂ１よりも内側（最も内側）のＦＬＲ区分３０ａ内よりも、ＦＬＲ区分３０ａの外側に隣接する第１，２変化点ｂ１，ｂ２間のＦＬＲ区分３０ｂ内で広くなっている。
互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅は、第１，２変化点ｂ１，ｂ２間のＦＬＲ区分３０ｂよりも、ＦＬＲ区分３０ｂの外側に隣接する第２変化点ｂ２よりも外側のＦＬＲ区分３０ｃ内で広くなっている。同一のＦＬＲ区分３０ａ～３０ｃ内において、互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅は一定である（ｘn+1－ｘn＝一定）。同一のＦＬＲ区分３０ａ～３０ｃ内で外側に配置されるほど、互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnは一定の増加幅で等差数列的に広くなっている。互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅は、例えば０．０５μｍ以上０．１２μｍ以下程度の範囲内であることがよい（図７，８，１１参照）。
互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅の最も内側の第１変化点ｂ１は、内側から２本目のＦＬＲ３１の位置を下限とし、内側から２本目以降外側のＦＬＲ３１に設定される。したがって、最も内側のＦＬＲ区分（第１ＦＬＲ区分）３０ａには、ｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1の部分と、互いに隣り合う１，２本目のＦＬＲ３１間の第２間隔ｘ2の部分と、が少なくとも含まれる。第１変化点ｂ１よりも外側のＦＬＲ区分（第２ＦＬＲ区分：ここではＦＬＲ区分３０ｂ）に、内側から３つ目（互いに隣り合う２，３本目のＦＬＲ３１間の第３間隔ｘ3）以降の外側の第ｎ間隔ｘnの部分が含まれる。
互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅の最も外側の変化点（ここでは第２変化点ｂ２）は、外側から３本目のＦＬＲ３１（ここで例えばＦＬＲ３１の総本数を３０本とすると２８本目のＦＬＲ３１）の位置を上限とし、外側から３本目以降内側のＦＬＲ３１に設定される。したがって、最も外側のＦＬＲ区分（第３ＦＬＲ区分：ここではＦＬＲ区分３０ｃ）に外側から２つの第ｎ間隔ｘn（例えば第２９，３０間隔ｘ29，ｘ30）の部分が少なくとも含まれ、最も外側の変化点よりも内側のＦＬＲ区分（第２ＦＬＲ区分：ここではＦＬＲ区分３０ｂ）に外側から３つ目（例えば第２８間隔ｘ28）以降の内側の第ｎ間隔ｘnの部分が含まれる。
ＦＬＲ構造３０は、３つ以上のＦＬＲ区分に分けられていることが好ましい。ＦＬＲ構造３０の各ＦＬＲ区分にそれぞれ含まれる互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの部分の個数（最も内側のＦＬＲ区分３０ａはｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1の部分も含めた個数）は同じであることがよい。その理由は、活性領域１の主接合（ｐ型ベース領域１３、第１，２ｐ+型領域２１，２２およびｐ+型延在部２２ａとｎ-型ドリフト領域１２とのｐｎ接合）からｎ-型ドリフト領域１２内を外側へ延びる空乏層の広がりかたを、ＦＬＲ構造３０の内側、中央および外側それぞれで適宜設定（調整）することができるからである。
炭化珪素半導体装置１０の長時間動作によって半導体基板４０のおもて面の第２面４０ｂを覆う絶縁層（フィールド酸化膜および層間絶縁膜１９）が正（プラス）に帯電したときに、絶縁層中のプラス電荷によってｎ-型ドリフト領域１２内の空乏層の広がりが抑制されることでエッジ終端領域２の内側に生じる電界集中を、ＦＬＲ構造３０の内側のＦＬＲ区分（ここではＦＬＲ区分３０ａ）で分散させる。炭化珪素半導体装置１０の長時間動作によって半導体基板４０のおもて面の第２面４０ｂを覆う絶縁層が負（マイナス）に帯電したときに、絶縁層中のマイナス電荷によってｎ-型ドリフト領域１２内の空乏層が外側へ延びやすくなることで生じる耐圧低下を、ＦＬＲ構造３０の外側のＦＬＲ区分（ここではＦＬＲ区分３０ｃ）で抑制する。
半導体基板４０のおもて面の第２面４０ｂを覆う絶縁層が帯電していない通常時（電荷ゼロ）には、ＦＬＲ構造３０の中央付近のＦＬＲ区分（ここではＦＬＲ区分３０ｂ）でｎ-型ドリフト領域１２内の空乏層を外側へ延びやすくして、エッジ終端領域２の中央付近で負担する耐圧を分散させることがよい。上記第ｍ間隔ｘm（但しｍは１～ＦＬＲ３１の総本数）の寸法例を、ｐ+型延在部２２ａおよびＦＬＲ３１を形成するためのイオン注入用マスクの残し幅（開口部間の幅）で図３に示す。図３の「Ｎｏ．」はＦＬＲ３１の内側からの本数である。図３では、ＦＬＲ３１の総本数が３０本であり、内側から１０，２０本目のＦＬＲ３１の位置が第ｍ間隔ｘmの増加幅の第１，２変化点ｂ１，ｂ２である。
最も内側のＦＬＲ区分３０ａには、ｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1の部分から、互いに隣り合う９，１０本目のＦＬＲ３１間の第１０間隔ｘ10の部分までが含まれる。第１間隔ｘ1を例えば１μｍとし、最も内側のＦＬＲ区分３０ａ内において互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅を０．０５μｍとする。この場合、互いに隣り合う１，２本目のＦＬＲ３１間の第２間隔ｘ2は１．０５μｍ（＝１μｍ＋０．０５μｍ）であり、外側に配置されるほど０．０５μｍの増加幅で等差数列的に広くなり、ＦＬＲ区分３０ａにおいて最も外側の互いに隣り合う９，１０本目のＦＬＲ３１間の第１０間隔ｘ10は１．４５μｍ（＝１μｍ＋０．０５μｍ×９）である。
第１，２変化点ｂ１，ｂ２間のＦＬＲ区分３０ｂには、互いに隣り合う１０，１１本目のＦＬＲ３１間の第１１間隔ｘ11の部分から、互いに隣り合う１９，２０本目のＦＬＲ３１間の第２０間隔ｘ20の部分までが含まれる。第１，２変化点ｂ１，ｂ２間のＦＬＲ区分３０ｂ内において、最も内側のＦＬＲ区分３０ａ内よりも、互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅を広くして０．０８μｍとする。この場合、互いに隣り合う１０，１１本目のＦＬＲ３１間の第１１間隔ｘ11は１．５３μｍ（＝１．４５μｍ＋０．０８μｍ）であり、外側に配置されるほど０．０８μｍの増加幅で等差数列的に広くなり、ＦＬＲ区分３０ｂにおいて最も外側の互いに隣り合う１９，２０本目のＦＬＲ３１間の第２０間隔ｘ20は２．２５μｍ（＝１．４５μｍ＋０．０８μｍ×１０）である。
最も外側のＦＬＲ区分３０ｃには、互いに隣り合う２０，２１本目のＦＬＲ３１間の第２１間隔ｘ21の部分から、互いに隣り合う２９，３０本目のＦＬＲ３１間の第３０間隔ｘ30の部分までが含まれる。最も外側のＦＬＲ区分３０ｃ内において、第１，２変化点ｂ１，ｂ２間のＦＬＲ区分３０ｂ内よりも、互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅を広くして０．１２μｍとする。この場合、互いに隣り合う２０，２１本目のＦＬＲ３１間の第２１間隔ｘ21は２．３７μｍ（＝２．２５μｍ＋０．１２μｍ）であり、外側に配置されるほど０．１２μｍの増加幅で等差数列的に広くなり、ＦＬＲ区分３０ｃにおいて最も外側の互いに隣り合う２９，３０本目のＦＬＲ３１間の第３０間隔ｘ30は３．４５μｍ（＝２．２５μｍ＋０．１２μｍ×１０）である。
半導体基板４０のおもて面の第２面４０ｂを覆う絶縁層中がプラスおよびマイナスのいずれに帯電したとしても、当該絶縁層が帯電していない通常時の耐圧特性とほぼ同じ耐圧特性が得られるようにｎ-型ドリフト領域１２内の空乏層の広がりかたを設定することができればよく、ＦＬＲ区分の個数と、ＦＬＲ構造３０の各ＦＬＲ区分にそれぞれ含まれる互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの部分の個数と、は適宜変更可能である。したがって、ＦＬＲ３１の総本数を３０本とした場合、ＦＬＲ構造３０の中央付近のＦＬＲ区分で、互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの部分の個数を相対的に多く例えば２０個として、半導体基板４０のおもて面の第２面４０ｂを覆う絶縁層が帯電していないときのエッジ終端領域２の所定耐圧を確保することができればよい。
ＦＬＲ構造３０の内側および外側の各ＦＬＲ区分で、それぞれ、互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの部分の個数を残りの５個ずつとする。そして、ＦＬＲ構造３０の内側のＦＬＲ区分内で外側に配置されるほど、互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnを一定の増加幅で等差数列的に広くすることで、エッジ終端領域２の内側で空乏層を外側へ延びやすくして、絶縁層中のプラス電荷によるエッジ終端領域２の内側での電界集中を分散させることができればよい。ＦＬＲ構造３０の外側のＦＬＲ区分内で内側に配置されるほど、互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnを一定の増加幅で等差数列的に狭くすることで、エッジ終端領域２の外側での空乏層の外側への延びを抑制して、絶縁層中のマイナス電荷による耐圧低下を抑制することができればよい。
すべてのＦＬＲ３１は、同じ深さ位置に配置され、かつ同じ厚さを有する。すべてのＦＬＲ３１は、半導体基板４０のおもて面の第２面４０ｂに達して露出されていてもよい（不図示）が、半導体基板４０のおもて面の第２面４０ｂよりも深い位置に配置されていることがよい（図２）。すなわち、半導体基板４０のおもて面の第２面４０ｂとすべてのＦＬＲ３１との間に、所定の厚さｔ１でｎ-型ドリフト領域（第３半導体領域）１２が存在していることがよい。ＦＬＲ３１が半導体基板４０のおもて面の第２面４０ｂから離れていることで、炭化珪素半導体装置１０の長時間動作によって半導体基板４０のおもて面の第２面４０ｂを覆う絶縁層に蓄積された電荷の悪影響を受けにくくすることができる。
半導体基板４０のおもて面の第２面４０ｂとＦＬＲ３１との間のｎ-型ドリフト領域１２の厚さｔ１は、段差２４を形成するためのエッチング深さのばらつき（０．２μｍ程度）を考慮して、例えば０．４μｍ以下程度であることがよい。ＦＬＲ３１は、活性領域１の第１ｐ+型領域２１と同時に形成されることがよい。ＦＬＲ３１とｐ+型延在部２２ａとが同じ深さ位置に配置されることで、ｐ+型延在部２２ａの外側端部への電界集中が抑制されるからである。また、ＦＬＲ３１を第１ｐ+型領域２１のみと同時に形成することで、段差２４を形成するためのエッチング深さのばらつきの影響を受けずに、ＦＬＲ３１の所定厚さ（深さ方向の長さ）を安定して確保することができる。
ｎ+型チャネルストッパ領域３２は、ＦＬＲ構造３０の外側に、ＦＬＲ構造３０と離れて設けられている。ｎ+型チャネルストッパ領域３２は、半導体基板４０のおもて面の第２面４０ｂおよびチップ端部に露出される。ｎ+型チャネルストッパ領域３２は、フローティング電位を有する。ｎ+型チャネルストッパ領域３２はｎ-型ドリフト領域１２に周囲を囲まれており、ｎ+型チャネルストッパ領域３２と最も外側のＦＬＲ３１との間は、ｎ-型ドリフト領域１２である。ｎ+型チャネルストッパ領域３２は、例えばｎ+型ソース領域１４と略同じ不純物濃度であってもよい。半導体基板４０のおもて面の第２面４０ｂに、フィールドプレート（ＦＰ）やチャネルストッパ電極は設けられていない。
実施の形態にかかる炭化珪素半導体装置１０の動作について説明する。ソース電極２０に対して正の電圧（順方向電圧）がドレイン電極２５に印加された状態で、ゲート電極１８にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域１３のトレンチ１６に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ+型ドレイン領域１１からｎ-型ドリフト領域１２およびチャネル（ｐ型ベース領域１３の内部にトレンチ１６の側壁に沿って形成されるｎ型の反転層）を通ってｎ+型ソース領域１４へ向かう電流が流れ、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）がオンする。
一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極１８にゲート閾値電圧未満の電圧が印加されたときに、活性領域１において、ｐ型ベース領域１３、第１，２ｐ+型領域２１，２２およびｐ+型延在部２２ａとｎ-型ドリフト領域１２とのｐｎ接合（活性領域１の主接合）が逆バイアスされることで、ＭＯＳＦＥＴはオフ状態を維持する。このとき、当該ｐｎ接合からｎ+型ドレイン領域１１側へｎ-型ドリフト領域１２内に空乏層が広がることで、当該ｐｎ接合よりもソース電極２０側に位置するトレンチ１６の底面のゲート絶縁膜１７にかかる電界が緩和される。
さらに、ＭＯＳＦＥＴのオフ時、ｎ-型ドリフト領域１２内の空乏層がエッジ終端領域２を外側（チップ端部側）へ向かって延びた分だけ、炭化珪素の絶縁破壊電界強度および空乏層幅（法線方向の幅）に基づく所定耐圧を確保することができる。実施の形態においては、ＦＬＲ構造３０の互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnが外側に配置されるほどＦＬＲ区分３０ａ～３０ｃごとの一定の増加幅で等差数列的に広くなっていることで、エッジ終端領域２の長さｗ２を従来構造（図１３）のエッジ終端領域１０２の長さｗ１０２よりも短くしても、従来構造と同程度の所定耐圧を安定して得ることができる。
次に、実施の形態にかかる炭化珪素半導体装置１０の製造方法について説明する。図４～６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図４～６には、１つのチップ領域５０ａの活性領域１の外周部１ｂおよびエッジ終端領域２（図２参照）のみを示し、活性領域１の中央部１ａについては図２を参照して説明する。チップ領域５０ａは、半導体ウエハ５０のダイシング（切断）後に半導体チップ（半導体基板４０）となる領域であり、半導体ウエハ５０の中央部に例えば格子状のダイシングライン（切断線）５０ｂに周囲を囲まれたマトリクス状に複数形成される。
まず、図４に示すように、ｎ+型出発基板４１となるｎ+型出発ウエハ５１のおもて面に、ｎ-型ドリフト領域１２となるｎ-型炭化珪素層（第１の第１導電型半導体層）４２ａをエピタキシャル成長させる（第１工程）。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、同一のイオン注入用マスクを用いて、ｎ-型炭化珪素層４２ａの表面領域に、活性領域１の中央部１ａの第１ｐ+型領域２１と、活性領域１の中央部１ａの第２ｐ+型領域２２の下部（第４部分）と、活性領域１の外周部１ｂのｐ+型延在部２２ａの下部（第１部分）５２と、エッジ終端領域２のＦＬＲ構造３０のすべてのＦＬＲ３１と、をそれぞれ選択的に形成する（第２工程）。
ＦＬＲ構造３０のＦＬＲ３１を第１ｐ+型領域２１と同時に形成することで、ＦＬＲ３１を形成するためだけのイオン注入工程を必要としないため、工程数を低減させることができる。また、同一のイオン注入用マスクで他の領域（第１ｐ+型領域２１、第２ｐ+型領域２２の下部およびｐ+型延在部２２ａ）とＦＬＲ３１とを同時に形成することで、イオン注入用マスクの枚数を減らすことができ、製造コストを低減させることができる。また、ＦＬＲ構造３０のＦＬＲ３１をｐ+型延在部２２ａの下部５２と同時に形成することで、ｐ+型延在部２２ａと同じ深さ位置にＦＬＲ３１を配置することができる。
次に、図５に示すように、第１ｐ+型領域２１等の形成に用いたイオン注入用マスク（不図示）を除去した後、ｎ-型炭化珪素層４２ａ上にさらにｎ-型炭化珪素層（第２の第１導電型半導体層）４２ｂをエピタキシャル成長させて厚さを増やすことで（第３工程）、製品（炭化珪素半導体装置１０）厚さのｎ-型炭化珪素層４２（４２ａ，４２ｂ）を形成する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、活性領域１の中央部１ａにおいてｎ-型炭化珪素層４２ｂに第２ｐ+型領域２２の上部（第５部分）を形成する。深さ方向に第２ｐ+型領域２２の上部と下部とが連結されて、第２ｐ+型領域２２が形成される。
第２ｐ+型領域２２の上部と同時に、活性領域１の外周部１ｂにおいてｎ-型炭化珪素層４２ｂにｐ+型延在部２２ａの上部（第２部分）５３を形成する（第４工程）。深さ方向にｐ+型延在部２２ａの上部５３と下部５２とが連結されて、ｐ+型延在部２２ａが形成される。エッジ終端領域２におけるｎ-型炭化珪素層４２ｂにはイオン注入を行わない。このため、エッジ終端領域２においては、すべてのＦＬＲ３１がｎ-型ドリフト領域１２として残るｎ-型炭化珪素層４２ｂで覆われた状態となる。次に、ｎ-型炭化珪素層４２の表面に、ｐ型ベース領域１３となるｐ型炭化珪素層４３をエピタキシャル成長させる（第５工程）。
ここまでの工程で、ｎ+型出発ウエハ５１のおもて面上にｎ-型ドリフト領域１２およびｐ型ベース領域１３となる各炭化珪素層４２，４３を順にエピタキシャル成長させた半導体ウエハ５０が完成する。ｎ型電流拡散領域（不図示）を形成する場合、ｎ-型ドリフト領域１２となるｎ-型炭化珪素層４２ａ，４２ｂをエピタキシャル成長させるごとに、フォトリソグラフィおよびｎ型不純物のイオン注入により、活性領域１の全域にわたって、ｎ-型炭化珪素層４２ａ，４２ｂにそれぞれ深さ方向に連結されるようにｎ型電流拡散領域の下部および上部を形成すればよい。
次に、図６に示すように、フォトリソグラフィおよびエッチングにより、ｐ型炭化珪素層４３のエッジ終端領域２の部分を除去して、活性領域１にのみｐ型炭化珪素層４３を残す。これによって、半導体ウエハ５０のおもて面に、内側部分（第１面４０ａ）よりも外側部分（第２面４０ｂ）をｎ+型出発ウエハ５１側に低くした（凹ませた）段差２４が形成され、エッジ終端領域２において半導体ウエハ５０のおもて面の第２面４０ｂにｎ-型炭化珪素層４２ｂが露出される。半導体ウエハ５０のおもて面の第２面４０ｂに露出されたｎ-型炭化珪素層４２ｂの表面領域が若干除去されてもよい。
例えばｎ-型炭化珪素層４２ｂの内部にＦＬＲ３１を形成した場合、段差２４を形成するためのエッチングによりｎ-型炭化珪素層４２ｂの表面領域が若干除去されることで、ＦＬＲ３１の厚さが変わってしまう。一方、上述したようにｎ-型炭化珪素層４２ａの内部にのみＦＬＲ３１を形成し、ｎ-型炭化珪素層４２ｂの内部にＦＬＲ３１を形成しないことで、段差２４の形成時にｎ-型炭化珪素層４２ｂの表面領域が若干除去されたとしても、ＦＬＲ３１を所定の厚さで残すことができる。また、ＦＬＲ３１上に、ｎ-型ドリフト領域１２となるｎ-型炭化珪素層４２ｂを残すことができる。
次に、ｐ型炭化珪素層４３の部分除去に用いたエッチング用マスク（不図示）を除去する。次に、フォトリソグラフィ、イオン注入およびイオン注入用マスク（不図示）の除去を１組とする工程を異なる条件で繰り返し行って、半導体ウエハ５０のおもて面（ｐ型炭化珪素層４３側の主面）の表面領域において、ｐ型炭化珪素層４３の内部にｎ+型ソース領域１４、ｐ++型コンタクト領域１５およびｐ++型コンタクト延在部１５ａをそれぞれ選択的に形成する。ｎ+型ソース領域１４およびｐ++型コンタクト領域１５の形成順序は入れ替え可能である。
ｎ+型ソース領域１４の形成と同時に、半導体ウエハ５０のおもて面の第２面４０ｂの表面領域（ｎ-型炭化珪素層４２の表面領域）に、互いに隣り合うチップ領域５０ａの端部間に跨ってｎ+型チャネルストッパ領域３２を選択的に形成してもよい。ｎ-型炭化珪素層４２（４２ａ，４２ｂ）の、第１、２ｐ+型領域２１，２２、ｐ+型延在部２２ａ、ＦＬＲ３１およびｎ+型チャネルストッパ領域３２を除く部分がｎ-型ドリフト領域１２となる。ｐ型炭化珪素層４３の、ｎ+型ソース領域１４、ｐ++型コンタクト領域１５およびｐ++型コンタクト延在部１５ａを除く部分がｐ型ベース領域１３およびｐ型ベース延在部（第３部分）１３ａとなる。
次に、イオン注入した不純物を熱処理により活性化させる。次に、一般的な方法により、トレンチ１６、ゲート絶縁膜１７、ゲート電極１８、層間絶縁膜１９、ソース電極２０（第６工程）、ドレイン電極２５（第７工程）およびパッシベーション膜（ポリイミド保護膜：不図示）を形成する。次に、パッシベーション膜の、ダイシングライン５０ｂ上の部分を除去する。その後、半導体ウエハ５０をダイシングライン５０ｂに沿ってダイシングしてチップ領域５０ａを個々の半導体チップ（半導体基板４０）に個片化することで、図１，２の炭化珪素半導体装置１０が完成する。
以上、説明したように、実施の形態によれば、エッジ終端領域に、活性領域の周囲を同心状に囲むフローティング電位の複数のＦＬＲからなるＦＬＲ構造が設けられている。ＦＬＲ構造は、所定のＦＬＲを境に２つ以上のＦＬＲ区分に分けられている。互いに隣り合うＦＬＲ間の間隔は外側に配置されるほどＦＬＲ区分ごとの一定の増加幅で等差数列的に広くなっており、当該増加幅は外側のＦＬＲ区分ほど広くなっている。これによって、エッジ終端領域の長さを短くすることができるとともに、イオン注入用マスクの寸法ばらつきのマージンをとることができ、長時間動作によってエッジ終端領域における半導体基板のおもて面上の絶縁層に蓄積される電荷による耐圧変動が抑制される。
また、実施の形態によれば、エッジ終端領域の長さが短くなることで、材料コストの増大を抑制することができる。また、実施の形態によれば、耐圧構造をＦＬＲ構造とすることで、１枚のイオン注入用マスクを用いて１回のイオン注入工程で耐圧構造を形成することができ、耐圧構造をＪＴＥ構造とする場合と比べてマスク枚数および工程数を減らすことができ、製造コストを抑制することができる。また、ＦＬＲを活性領域の第１ｐ+型領域と同時に形成することで、さらにマスク枚数および工程数を減らすことができる。したがって、少ない工程数で形成され所定耐圧を安定して確保可能な耐圧構造を備えた安価な炭化珪素半導体装置を提供することができる。
（検討例）
上述した実施の形態にかかる炭化珪素半導体装置１０（以下、検討例１，２とする：図２参照）の耐圧特性について検証した。図７～１０は、従来例の耐圧特性をシミュレーションした結果を示す特性図である。図１１，１２は、それぞれ検討例１，２の耐圧特性をシミュレーションした結果を示す特性図である。検討例１は、上述した図３の寸法条件でＦＬＲ構造３０をＦＬＲ区分３０ａ～３０ｃに分けている。検討例２は、ＦＬＲ３１の総本数が検討例１と異なる。検討例１，２において、ＦＬＲ３１の不純物濃度および幅ｗ１をそれぞれ１×１０18／ｃｍ3および３μｍとした。半導体基板４０のおもて面の第２面４０ｂとＦＬＲ３１との間のｎ-型ドリフト領域１２の厚さｔ１を０．２μｍとした。
比較として、従来の炭化珪素半導体装置１１０（以下、従来例とする：図１３参照）のエッジ終端領域１０２の耐圧の信頼性について検証した。従来例が検討例１と異なる点は、エッジ終端領域１０２に一般的なＦＬＲ構造１３０を備える点である。したがって、従来例では、ＦＬＲ構造１３０をＦＬＲ区分に分けておらず、ＦＬＲ構造１３０の全域にわたって互いに隣り合うＦＬＲ１３１間の第ｉ間隔ｘjの増加幅が一定である（但し、ｉは２～ＦＬＲ１３１の総本数、ｊ＝ｉ＋１００）。従来例において、ＦＬＲ１３１の不純物濃度、ＦＬＲ１３１の幅ｗ１０１、および、半導体基板１４０のおもて面の第２面１４０ｂとＦＬＲ１３１との間のｎ-型ドリフト領域１１２の厚さｔ１０１は検討例１と同じである。
まず、従来例のエッジ終端領域１０２の耐圧特性について説明する。従来例のＦＬＲ構造１３０の互いに隣り合うＦＬＲ１３１間の第ｉ間隔ｘjの増加幅（横軸）を種々変更して、エッジ終端領域１０２の耐圧ＢＶｄｓｓ（縦軸）をシミュレーションした結果を図７，８に示す。図７，８には、それぞれ、ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔ｘ101を１．０μｍおよび０．７μｍとした場合を示す。図７，８の従来例は、ＦＬＲ１３１の総本数を３０本とした。図７，８には、半導体基板１４０のおもて面の第２面１４０ｂを覆う絶縁層（フィールド酸化膜および層間絶縁膜１１９）がプラスに帯電（プラス電荷が蓄積）した場合、絶縁層がマイナスに帯電（マイナス電荷が蓄積）した場合、絶縁層が帯電していない通常時（電荷ゼロ）を示す（図９，１０においても同様）。
図７，８に示す結果から、従来例では、高温度での長時間動作により半導体基板１４０のおもて面の第２面１４０ｂを覆う絶縁層（以下、単に絶縁層とする）に蓄積される電荷によって耐圧変動が生じることが確認された。具体的には、互いに隣り合うＦＬＲ１３１間の第ｉ間隔ｘjの増加幅を狭くした設定（横軸の原点側）において絶縁層がマイナスに帯電すると、通常時と比べて耐圧が低下する傾向にある。互いに隣り合うＦＬＲ１３１間の第ｉ間隔ｘjの増加幅を広くした設定（横軸の原点から離れた側）において絶縁層がプラスに帯電すると、通常時と比べて耐圧が低下する傾向にあることが確認された。また、互いに隣り合うＦＬＲ１３１間の第ｉ間隔ｘjの増加幅を０．０７５μｍとした設定で耐圧特性が最も安定したが、図７，８のすべての設定で通常時と比べて１００Ｖ以上の耐圧変動が生じた。
そこで、互いに隣り合うＦＬＲ１３１間の第ｉ間隔ｘjの増加幅を０．０７５μｍとし、ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔ｘ101（横軸）を種々変更して、エッジ終端領域１０２の耐圧（縦軸）をシミュレーションした結果を図９，１０に示す。図９，１０の従来例はそれぞれＦＬＲ１３１の総本数を３０本および６０本とした。図９，１０において横軸は、ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔ｘ101の部分を形成するためのイオン注入用マスクの残し幅（第１間隔ｘ101の部分を覆う幅）である。マスク寸法下限とは、ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔ｘ101の部分を不純物拡散により消失させないために必要なイオン注入用マスクの残し幅の下限値である。
図９に示す結果より、図７，８の従来例の設定のうち耐圧特性が最も安定した図８の設定ｃ１（互いに隣り合うＦＬＲ１３１間の第ｉ間隔ｘjの増加幅を０．０７５μｍとし、ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔ｘ101を０．７μｍとした設定）と同じ設定ｃ２の１点でのみ耐圧特性が安定することが確認された。ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔ｘ101を狭くした設定（横軸の原点側）においてマイナス電荷による耐圧変動が大きくなり、ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔ｘ101を広くした設定（横軸の原点から離れた側）においてプラス電荷による耐圧変動が大きくなることが確認された。
図１０に示す結果より、ＦＬＲ１３１の総本数を図９の従来例の２倍の６０本に増やすことで、ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔ｘ101を狭くした設定においてマイナス電荷による耐圧変動を抑制することができたが、ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔ｘ101を広くした設定においてプラス電荷による耐圧変動は改善されないことが確認された。なお、ｐ+型延在部１２２ａと最も内側のＦＬＲ１３１との間の第１間隔ｘ101を狭くするほど、ＦＬＲ１３１のイオン注入工程が難しくなることが本発明者により確認されている。また、図１０の従来例のエッジ終端領域１０２の長さｗ１０２は３５５μｍであり、図９の従来例のエッジ終端領域１０２の長さｗ１０２（＝１４４μｍ）の２倍以上長くなることが確認された。
一方、図１１，１２に示す結果より、検討例１，２においては、従来例と比べて、高温度での長時間動作により半導体基板４０のおもて面の第２面４０ｂを覆う絶縁層（フィールド酸化膜および層間絶縁膜１９）に蓄積される電荷による耐圧変動が抑制され、通常時と比べて１００Ｖ未満となることが確認された。検討例１，２において、ｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1（横軸）を種々変更して、エッジ終端領域２の耐圧ＢＶｄｓｓ（縦軸）をシミュレーションした結果を図１１，１２に示す。図１１，１２には、半導体基板４０のおもて面の第２面４０ｂを覆う絶縁層（以下、単に絶縁層とする）がプラスに帯電（プラス電荷が蓄積）した場合、マイナスに帯電（マイナス電荷が蓄積）した場合、帯電していない通常時（電荷ゼロ）を示す。
図１１，１２において横軸は、ｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1の部分を形成するためのイオン注入用マスクの残し幅（第１間隔ｘ1の部分を覆う幅）である。マスク寸法下限とは、ｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1の部分を不純物拡散により消失させないために必要なイオン注入用マスクの残し幅の下限値である。具体的には、検討例１，２（図１１，１２）においては、ｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1を１μｍ以下に設定することで絶縁層に蓄積された電荷による耐圧変動が抑制され、図９，１０の従来例と比べて安定した耐圧特性を得ることができることが確認された。
したがって、ｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1を１μｍ以下に設定することで、ＦＬＲ３１を形成するためのイオン注入用マスクの寸法ばらつきのマージンをとることができる。さらに、図１２の検討例２の結果からＦＬＲ３１の総本数を増やすことで、耐圧特性をさらに安定させることができ、ｐ+型延在部２２ａと最も内側のＦＬＲ３１との間の第１間隔ｘ1を０．６μｍ以上１．０μｍ以下とした設定において耐圧変動がほぼ生じないことが確認された。なお、検討例２では、３つのＦＬＲ区分３０ａ～３０ｃにそれぞれ１２本ずつＦＬＲ３１が配置され、互いに隣り合うＦＬＲ３１間の第ｋ間隔ｘkを検討例１と異なる寸法としている（ｋ＝２～３６）。
また、従来例（図１０参照）では、ＦＬＲ１３１の総本数を６０本として、エッジ終端領域１０２の長さｗ１０２を３５５μｍまで長くしても耐圧特性が安定しないのに対し、検討例２においては、エッジ終端領域２の長さｗ２を１７１μｍまで短くしても安定した耐圧特性を得ることができる。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、活性領域からエッジ終端領域にわたって半導体基板のおもて面が平坦になっている（段差が形成されない）場合にも本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１ 活性領域
１ａ 活性領域の中央部
１ｂ 活性領域の外周部
２ エッジ終端領域
１０ 炭化珪素半導体装置
１１ ｎ+型ドレイン領域
１２ ｎ-型ドリフト領域
１３ ｐ型ベース領域
１３ａ ｐ型ベース延在部
１４ ｎ+型ソース領域
１５ ｐ++型コンタクト領域
１５ａ ｐ++型コンタクト延在部
１６ トレンチ
１７ ゲート絶縁膜
１８ ゲート電極
１９ 層間絶縁膜
２０ ソース電極
２１，２２ ｐ+型領域
２２ａ ｐ+型延在部
２４ 半導体基板のおもて面の段差
２５ ドレイン電極
３０ ＦＬＲ構造
３１ ＦＬＲ
３０ａ～３０ｃ ＦＬＲ区分
３２ ｎ+型チャネルストッパ領域
４０ 半導体基板
４０ａ 半導体基板のおもて面の第１面（段差よりも内側の部分）
４０ｂ 半導体基板のおもて面の第２面（段差よりも外側の部分）
４０ｃ 半導体基板のおもて面の第３面（段差のメサエッジ）
４１ ｎ+型出発基板
４２，４２ａ，４２ｂ ｎ-型炭化珪素層
４３ ｐ型炭化珪素層
５０ 半導体ウエハ
５０ａ チップ領域
５０ｂ ダイシングライン
５１ ｎ+型出発ウエハ
５２ ｐ+型延在部の下部
５３ ｐ+型延在部の上部
ｂ１，ｂ２ 互いに隣り合うＦＬＲ３１間の第ｎ間隔ｘnの増加幅の変化点
ｔ１ 半導体基板のおもて面の第２面とＦＬＲとの間のｎ-型ドリフト領域の厚さ
ｘ1 ｐ+型延在部と最も内側のＦＬＲとの間の第１間隔
ｘn 互いに隣り合うＦＬＲ間の第ｎ間隔（ｎは２～ＦＬＲの総本数）

Claims (14)

  1. 炭化珪素からなる半導体基板に設けられた活性領域と、
    前記半導体基板に設けられ、前記活性領域の周囲を囲む終端領域と、
    前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
    前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
    前記第１半導体領域と前記第２半導体領域とのｐｎ接合を含み、前記ｐｎ接合を通過する電流が流れる素子構造と、
    前記素子構造と前記終端領域との間において前記半導体基板の第１主面と前記第１半導体領域との間に設けられ、前記素子構造の周囲を囲む第２導電型外周領域と、
    前記半導体基板の第１主面に設けられ、前記第２半導体領域および前記第２導電型外周領域に電気的に接続された第１電極と、
    前記半導体基板の第２主面に設けられ、前記第１半導体領域に電気的に接続された第２電極と、
    前記半導体基板の第１主面に平行な方向に前記第２導電型外周領域の外側に対向して、前記終端領域において前記半導体基板の第１主面と前記第１半導体領域との間に、前記活性領域の周囲を囲む同心状に互いに離れて設けられＦＬＲ構造を構成するフローティング電位の複数の第２導電型のＦＬＲと、
    を備え、
    前記ＦＬＲ構造は、所定の前記ＦＬＲを境に２つ以上のＦＬＲ区分に分けられており、
    互いに隣り合う前記ＦＬＲ間の間隔は、前記第２導電型外周領域と最も内側の前記ＦＬＲとの間隔より広く、外側に配置されるほど、前記ＦＬＲ区分ごとの一定の増加幅で等差数列的に広くなっており、
    前記増加幅は、外側に配置された前記ＦＬＲ区分内ほど内側に隣接する前記ＦＬＲ区分内よりも広くなっていることを特徴とする炭化珪素半導体装置。
  2. 前記半導体基板の第１主面と前記ＦＬＲとの間に設けられた第１導電型の第３半導体領域をさらに備えることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記ＦＬＲの本数は、３０本以上であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記ＦＬＲの不純物濃度は、１×１０18／ｃｍ3以上１×１０21／ｃｍ3以下であることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記ＦＬＲの幅は、２μｍ以上５μｍ以下であることを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。
  6. 前記第２導電型外周領域と最も内側の前記ＦＬＲとの間隔は、０．１μｍ以上１．０μｍ以下であることを特徴とする請求項１～５のいずれか一つに記載の炭化珪素半導体装置。
  7. 前記第３半導体領域の厚さは、０．４μｍ以下であることを特徴とする請求項２に記載の炭化珪素半導体装置。
  8. 前記増加幅は、０．０５μｍ以上０．１２μｍ以下の範囲内であることを特徴とする請求項１～７のいずれか一つに記載の炭化珪素半導体装置。
  9. ２つ以上の前記ＦＬＲ区分のうち、最も内側の第１ＦＬＲ区分と、前記第１ＦＬＲ区分の外側に隣接する第２ＦＬＲ区分との境界は、内側から２本目以降外側のＦＬＲと当該ＦＬＲの内側ＦＬＲとの間であることを特徴とする請求項１～８のいずれか一つに記載の炭化珪素半導体装置。
  10. ２つ以上の前記ＦＬＲ区分のうち、最も外側の第３ＦＬＲ区分と、前記第３ＦＬＲ区分の内側に隣接する第２ＦＬＲ区分との境界は、外側から３本目以降内側のＦＬＲと当該ＦＬＲの内側ＦＬＲとの間であることを特徴とする請求項１～９のいずれか一つに記載の炭化珪素半導体装置。
  11. 前記第２導電型外周領域の不純物濃度は、
    前記半導体基板の第１主面側で前記第２半導体領域の不純物濃度と同じであり、
    前記第１半導体領域側で前記ＦＬＲの不純物濃度と同じであることを特徴とする請求項１～１０のいずれか一つに記載の炭化珪素半導体装置。
  12. 前記素子構造は、
    前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続された第１導電型の第４半導体領域と、
    前記第４半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体領域と前記第２半導体領域との間に、前記第２半導体領域と離れて、前記トレンチの底面よりも前記第２電極側に選択的に設けられ、深さ方向に前記トレンチの底面に対向する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第１高濃度領域と、
    前記第１半導体領域と前記第２半導体領域との間に、前記トレンチおよび前記第１高濃度領域と離れて選択的に設けられ、前記第２半導体領域に接し、前記トレンチの底面よりも前記第２電極側に達する、前記第１高濃度領域と同じ不純物濃度の第２導電型の第２高濃度領域と、
    を備え、
    前記ＦＬＲの不純物濃度は、前記第１高濃度領域の不純物濃度と同じであることを特徴とする請求項１～１１のいずれか一つに記載の炭化珪素半導体装置。
  13. 請求項１～１１のいずれか一つに記載の炭化珪素半導体装置の製造方法であって、
    前記第１半導体領域となる第１の第１導電型半導体層を形成する第１工程と、
    前記第１の第１導電型半導体層の表面領域に、前記第２導電型外周領域の第１部分と、前記ＦＬＲと、をそれぞれ選択的に形成する第２工程と、
    前記第１の第１導電型半導体層の上に、前記第１半導体領域となる第２の第１導電型半導体層を形成する第３工程と、
    前記第２の第１導電型半導体層の、深さ方向に前記第１部分に対向する位置に、前記第１部分に達する前記第２導電型外周領域の第２部分を選択的に形成する第４工程と、
    前記活性領域において前記第２の第１導電型半導体層の上に第２導電型半導体層を形成し、前記第２導電型半導体層の、深さ方向に前記第２部分に対向する部分を前記第２導電型外周領域の第３部分とし、残りの部分を前記第２半導体領域とする第５工程と、
    前記第２半導体領域および前記第２導電型外周領域に電気的に接続された前記第１電極を形成する第６工程と、
    前記第１半導体領域に電気的に接続された前記第２電極を形成する第７工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
  14. 前記素子構造は、
    前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続された第１導電型の第４半導体領域と、
    前記第４半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体領域と前記第２半導体領域との間に、前記第２半導体領域と離れて、前記トレンチの底面よりも前記第２電極側に選択的に設けられ、深さ方向に前記トレンチの底面に対向する、前記第２半導体領域よりも不純物濃度の高い第２導電型の第１高濃度領域と、
    前記第１半導体領域と前記第２半導体領域との間に、前記トレンチおよび前記第１高濃度領域と離れて選択的に設けられ、前記第２半導体領域に接し、前記トレンチの底面よりも前記第２電極側に達する、前記第１高濃度領域と同じ不純物濃度の第２導電型の第２高濃度領域と、を備え、
    前記第２工程では、前記第１の第１導電型半導体層の表面領域に、前記第１部分と、前記ＦＬＲと、前記第１高濃度領域と、前記第２高濃度領域の第４部分と、をそれぞれ選択的に形成し、
    前記第４工程では、前記第２の第１導電型半導体層の、深さ方向に前記第１部分および前記第４部分にそれぞれ対向する位置に、前記第１部分に達する前記第２部分と、前記第４部分に達する前記第２高濃度領域の第５部分と、をそれぞれ選択的に形成することを特徴とする請求項１３に記載の炭化珪素半導体装置の製造方法。
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