CN115249737A - 碳化硅半导体装置及碳化硅半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种廉价的碳化硅半导体装置和碳化硅半导体装置的制造方法，其具备以少量的工序数量形成且能够稳定地确保预定耐压的耐压结构。在边缘终端区设置有FLR结构，该FLR结构由以同心状包围有源区的周围的浮动电位的多个FLR构成。FLR结构以预定的FLR为界(变化点b1、b2)分为2个以上的FLR分区。彼此相邻的FLR间的第n间隔xn比p+型延伸部与最内侧的FLR之间的第一间隔x1宽(n为2～FLR(31)的总条数)。彼此相邻的FLR间的第n间隔xn越配置在外侧，越以按照每个FLR分区而设定的恒定的增加幅度等差数列地变宽，越是外侧的FLR分区，该增加幅度越宽。

Description

碳化硅半导体装置及碳化硅半导体装置的制造方法
技术领域
本发明涉及一种碳化硅半导体装置及碳化硅半导体装置的制造方法。
背景技术
功率半导体装置的耐压结构由多个p型区构成，所述多个p型区在有源区与半导体基板(半导体芯片)的端部之间的边缘终端区中，选择性地设置于在半导体基板的正面露出的n型漂移区的表面区域。在功率半导体装置的半导体材料是最大电场强度比硅(Si)大一个数量级以上的碳化硅(SiC)的情况下，作为耐压结构，主要配置多区结终端扩展(JTE：Junction Termination Extension)结构、空间调制JTE结构、场限环(FLR：Field LimitingRing)结构。
多区JTE结构是将3个以上的p型区(以下，称为JTE区)以越是位于从内侧(有源区(半导体芯片的中央部：芯片中央)侧)起算向外侧(半导体基板的端部(芯片端部)侧)远离的位置配置的JTE区的杂质浓度越低的方式，呈包围有源区的周围的同心状邻接而配置的结构。电场强度具有随着从有源区向外侧离开而变小的倾向。因此，在多区JTE结构中，通过与电场强度分布的倾向配合地，越是配置于从有源区起算向外侧远离的位置，就越降低JTE区的杂质浓度，从而稳定地确保预定耐压。
空间调制JTE结构是JTE结构的改良结构，并且是在彼此相邻的JTE区(在仅由1个JTE区构成的情况下，为1个JTE区与其外侧的n-型漂移区)之间，配置具有在空间上与这两个区域的中间的杂质浓度等价的杂质浓度分布的空间调制区而使JTE结构整体的杂质浓度分布朝向外侧缓慢地减少的结构。空间调制区是将杂质浓度与分别邻接于自身的两侧的区域大致相同的两个小区域以预定图案交替地反复邻接配置而成的。空间调制区整体的空间上的杂质浓度分布由两个小区域的宽度以及杂质浓度比来确定。
空间调制JTE结构与不具有空间调制区的通常的JTE结构相比，能够更稳定地确保预定耐压。FLR结构是以包围有源区的周围的同心状彼此分离地配置有相同杂质浓度的多个p型区(FLR)的结构。在FLR结构中，通过彼此分离地配置的多个FLR使电场分散而确保预定耐压。由此，通过在边缘终端区配置预定的耐压结构，使边缘终端区的电场缓和或分散，从而提高边缘终端区的耐压，提高半导体装置整体的耐压。对现有的碳化硅半导体装置的结构进行说明。
图13是示出现有的碳化硅半导体装置的结构的截面图。图13所示的现有的碳化硅半导体装置110是在由碳化硅构成的半导体基板(半导体芯片)140的边缘终端区102具备FLR结构130的沟槽栅结构的纵型MOSFET(Metal Oxide Semiconductor Field EffectTransistor：具备由金属-氧化膜-半导体这3层结构构成的绝缘栅极(MOS栅极)的MOS型场效应晶体管)。边缘终端区102包围供MOSFET的主电流流通的有源区101的周围。
半导体基板140是在由碳化硅构成的n+型起始基板111上依次外延生长成为n-型漂移区112和p型基区113的各碳化硅层142、143而成的。通过蚀刻而去除p型碳化硅层143的边缘终端区102的部分，在半导体基板140的正面形成有台阶124。半导体基板140的正面以台阶124为界，在比芯片中央(半导体基板140的中央)侧的第一面140a更靠外侧(半导体基板140的端部侧)的第二面140b向漏电极125侧凹陷。
通过该台阶124，p型碳化硅层143以台面状残留在半导体基板140的正面(p型碳化硅层143侧的主面)的中央。半导体基板140的正面的第一面140a、第二面140b分别由p型碳化硅层143和n-型碳化硅层142形成。在有源区101的中央部101a，在半导体基板140的正面侧设置有MOSFET的各单位单元的p型基区113、n+型源区114和p++型接触区115、以及由沟槽116、栅极绝缘膜117和栅电极118构成的MOS栅极。
在有源区101的外周部101b，在半导体基板140的正面的第一面140a的表面区域选择性地设置有p+型延伸部122a、p型基区延伸部113a和p++型接触延伸部115a。p+型延伸部122a、p型基区延伸部113a和p++型接触延伸部115a分别是构成有源区101的中央部101a的单位单元的最外侧的p+型区122、p型基区113和最外侧的p++型接触区115的延伸部，并且包围有源区101的中央部101a的周围。
p+型延伸部122a、p型基区延伸部113a和p++型接触延伸部115a向外侧延伸并到达将半导体基板140的正面的第一面140a和第二面140b相连的第三面(台阶的台面边缘)140c。p+型延伸部122a比台阶124更向外侧延伸，在半导体基板140的正面的第二面140b露出。符号121、122是缓和施加于沟槽116的底面的栅极绝缘膜117的电场的p+型区。符号119、120、125、132分别是层间绝缘膜、源电极、漏电极和n+型沟道截断区。
在边缘终端区102，在半导体基板140的正面的第二面140b的表面区域，在n-型碳化硅层142的内部选择性地设置有构成FLR结构130的浮动(floating)电位的多个p型区(FLR：阴影部分)131。多个FLR131在比p+型延伸部122a更靠外侧的位置，在与p+型延伸部122a分离的位置，以包围有源区101的周围的同心状彼此分离地设置。所有的FLR131在法线方向(从内侧朝向外侧的方向)上与p+型延伸部122a对置。所有的FLR131的周围分别被n-型漂移区112包围。
将p+型延伸部122a与最内侧的FLR131之间的第一间隔设为x101，将第i条FLR131与在其内侧相邻的第(i-1)条FLR131之间的第i间隔从内侧向外侧依次设为xj、xj+1、…(其中，i为2～FLR131的总条数，j＝i+100)。彼此相邻的FLR131之间的第i间隔xj比p+型延伸部122a与最内侧的FLR131之间的第一间隔x101宽，并且越配置于外侧，彼此相邻的FLR131之间的第i间隔xj越以恒定的增加幅度(法线方向上的宽度)等差数列地变宽(xj+1-xj＝恒定)。所有的FLR131都具有相同的杂质浓度和相同的宽度w101。
作为现有的碳化硅半导体装置，提出了一种具备FLR结构的装置，该FLR结构是越配置在外侧，越使彼此相邻的FLR间的间隔以恒定的增加幅度等差数列地变宽的结构(例如，参照下述专利文献1、2)。在下述专利文献1中，通过有源区与FLR结构之间的p型降低表面电场区，在漏极-源极间电压成为高电压时，使电场集中在FLR结构附近，而不是p型降低表面电场区的正下方。在下述专利文献2中，通过在彼此相邻的FLR间隔着绝缘层设置于n-型漂移区上的场板(FP：Field Plate)使阻断电压稳定。
另外，作为现有的碳化硅半导体装置，提出了在边缘终端区具备FLR结构和n型区的装置(例如，参照下述专利文献3)，所述FLR结构由呈包围有源区的周围的同心状且等间隔地配置的多个FLR构成，所述n型区设置在半导体基板的正面的第二面与多个FLR中的各FLR之间。在下述专利文献3中，通过半导体基板的正面的第二面与多个FLR中的各FLR之间的n型区，由于在与半导体基板的正面的第二面分离的位置配置FLR，从而使FLR的剂量的变动降低，使碳化硅半导体装置的耐压的偏差降低。
现有技术文献
专利文献
专利文献1：日本特开2011-101036号公报
专利文献2：日本特开平8-088346号公报
专利文献3：日本特开2014-232838号公报
发明内容
技术问题
但是，在通常的JTE结构中，需要进行与为了与电场强度分布的倾向配合地调整杂质浓度分布而配置的杂质浓度不同的多个JTE区(p型区)的条数相同的次数的离子注入，工序数量增加，导致成本增加。在空间调制JTE结构中，虽然离子注入的次数减少，但需要与电场强度分布的倾向配合地调整杂质浓度分布，因此工序数量增加，导致成本增加。
在现有的FLR结构130(参照图13)中，因为所有的FLR131都是相同的杂质浓度，所以只要进行1次离子注入即可，能够通过减少工序数量来抑制制造成本，但是为了稳定地确保预定耐压，需要大的面积(边缘终端区102的长度)。因此，在将晶片价格高的碳化硅用作半导体材料的情况下，材料成本的增大成为成本增加的主要原因。
为了解决上述现有技术的课题，本发明的目的在于，提供一种具备以少量的工序数量形成且能够稳定地确保预定耐压的耐压结构的廉价的碳化硅半导体装置以及碳化硅半导体装置的制造方法。
技术方案
为了解决上述课题，并达成本发明的目的，本发明的碳化硅半导体装置具有以下特征。在由碳化硅构成的半导体基板设置有有源区和包围所述有源区的周围的终端区。从所述有源区遍及所述终端区而在所述半导体基板的内部设置有第一导电型的第一半导体区。在所述有源区中，在所述半导体基板的第一主面与所述第一半导体区之间设置有第二导电型的第二半导体区。设置有元件结构，该元件结构包括所述第一半导体区与所述第二半导体区的pn结，并且供通过所述pn结的电流流通。
在所述元件结构与所述终端区之间，在所述半导体基板的第一主面与所述第一半导体区之间，设置有第二导电型外周区。所述第二导电型外周区包围所述元件结构的周围。第一电极设置在所述半导体基板的第一主面，并且与所述第二半导体区和所述第二导电型外周区电连接。第二电极设置在所述半导体基板的第二主面，并且与所述第一半导体区电连接。在所述终端区中，在所述半导体基板的第一主面与所述第一半导体区之间，设置有浮动电位的多个第二导电型的FLR。
多个所述FLR以包围所述有源区的周围的同心状彼此分离地设置，并且构成FLR结构。所述FLR在与所述半导体基板的第一主面平行的方向上与所述第二导电型外周区的外侧对置。所述FLR结构以预定的所述FLR为界被分为2个以上的FLR分区。彼此相邻的所述FLR间的间隔比所述第二导电型外周区与最内侧的所述FLR之间的间隔宽，并且越配置于外侧，越以增加幅度等差数列地变宽，增加幅度按照每个所述FLR分区而恒定。越是配置于外侧的所述FLR分区内，所述增加幅度越比在内侧相邻的所述FLR分区内的增加幅度宽。
另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，还具备设置在所述半导体基板的第一主面与所述FLR之间的第一导电型的第三半导体区。
另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述FLR的条数为30条以上。
另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述FLR的杂质浓度为1×1018/cm3以上且1×1021/cm3以下。
另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述FLR的宽度为2宽度以上且5μm以下。
另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述第二导电型外周区与最内侧的所述FLR之间的间隔为0.1间隔以上且1.0间隔以下。
另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述第三半导体区的厚度为0.4本发以下。
另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述增加幅度在0.05发明以上且0.12发明以下的范围内。
另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，2个以上的所述FLR分区中的、最内侧的第一FLR分区与在所述第一FLR分区的外侧相邻的第二FLR分区之间的边界是从内侧起算第二条之后的外侧的FLR与该FLR的内侧FLR之间。
另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，2个以上的所述FLR分区中的、最外侧的第三FLR分区与在所述第三FLR分区的内侧相邻的第二FLR分区之间的边界是从外侧起算第三条之后的内侧的FLR与该FLR的内侧FLR之间。
另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述第二导电型外周区的杂质浓度在所述半导体基板的第一主面侧与所述第二半导体区的杂质浓度相同，在所述第一半导体区侧与所述FLR的杂质浓度相同。
另外，本发明的碳化硅半导体装置在上述发明的基础上，其特征在于，所述元件结构具备第一导电型的第四半导体区、沟槽、栅电极、第二导电型的第一高浓度区以及第二导电型的第二高浓度区。所述第四半导体区选择性地设置在所述半导体基板的第一主面与所述第二半导体区之间，并且与所述第一电极电连接。所述沟槽贯通所述第四半导体区和所述第二半导体区而到达所述第一半导体区。所述栅电极隔着栅极绝缘膜而设置在所述沟槽的内部。所述第一高浓度区设置在所述第一半导体区与所述第二半导体区之间。
所述第一高浓度区与所述第二半导体区分离地，选择性地设置在比所述沟槽的底面更靠所述第二电极侧的位置，并在深度方向上与所述沟槽的底面对置。所述第一高浓度区的杂质浓度比所述第二半导体区的杂质浓度高。所述第二高浓度区以与所述沟槽和所述第一高浓度区分离的方式选择性地设置在所述第一半导体区与所述第二半导体区之间，与所述第二半导体区接触，并到达比所述沟槽的底面更靠所述第二电极侧的位置。所述第二高浓度区的杂质浓度与所述第一高浓度区的杂质浓度相同。所述FLR的杂质浓度与所述第一高浓度区的杂质浓度相同。
另外，为了解决上述课题，达成本发明的目的，本发明的碳化硅半导体装置的制造方法是上述碳化硅半导体装置的制造方法，具有以下特征。进行形成成为所述第一半导体区的第一个第一导电型半导体层的第一工序。进行在所述第一个第一导电型半导体层的表面区域分别选择性地形成所述第二导电型外周区的第一部分和所述FLR的第二工序。进行在所述第一个第一导电型半导体层上形成成为所述第一半导体区的第二个第一导电型半导体层的第三工序。进行在所述第二个第一导电型半导体层的、在深度方向上与所述第一部分对置的位置，选择性地形成到达所述第一部分的所述第二导电型外周区的第二部分的第四工序。进行在所述有源区中，在所述第二个第一导电型半导体层上形成第二导电型半导体层，将所述第二导电型半导体层的、在深度方向上与所述第二部分对置的部分设为所述第二导电型外周区的第三部分，并将剩余的部分设为所述第二半导体区的第五工序。进行形成与所述第二半导体区和所述第二导电型外周区电连接的所述第一电极的第六工序。进行形成与所述第一半导体区电连接的所述第二电极的第七工序。
另外，本发明的碳化硅半导体装置的制造方法在上述发明的基础上，具有以下特征。所述元件结构具备第一导电型的第四半导体区、沟槽、栅电极、第二导电型的第一高浓度区和第二导电型的第二高浓度区。所述第四半导体区选择性地设置在所述半导体基板的第一主面与所述第二半导体区之间，并且与所述第一电极电连接。所述沟槽贯通所述第四半导体区和所述第二半导体区而到达所述第一半导体区。所述栅电极隔着栅极绝缘膜设置在所述沟槽的内部。所述第一高浓度区设置在所述第一半导体区与所述第二半导体区之间。所述第一高浓度区与所述第二半导体区分离地，选择性地设置在比所述沟槽的底面更靠所述第二电极侧的位置，并在深度方向上与所述沟槽的底面对置。
所述第一高浓度区的杂质浓度比所述第二半导体区的杂质浓度高。所述第二高浓度区以与所述沟槽和所述第一高浓度区分离的方式选择性地设置在所述第一半导体区与所述第二半导体区之间，与所述第二半导体区接触，并且到达比所述沟槽的底面更靠所述第二电极侧的位置。所述第二高浓度区的杂质浓度与所述第一高浓度区的杂质浓度相同。在所述第二工序中，在所述第一个第一导电型半导体层的表面区域分别选择性地形成所述第一部分、所述FLR、所述第一高浓度区、所述第二高浓度区的第四部分。在所述第四工序中，在所述第二个第一导电型半导体层的、在深度方向上分别与所述第一部分和所述第四部分对置的位置，分别选择性地形成到达所述第一部分的所述第二部分和到达所述第四部分的所述第二高浓度区的第五部分。
根据上述发明，通过将耐压结构设为FLR结构，能够通过1次离子注入形成耐压结构，因此与将耐压结构设为JTE结构的情况相比，能够减少掩模片数和工序数量，能够降低制造成本。另外，根据上述发明，能够缩短终端区的长度，并且能够取得离子注入用掩模的尺寸偏差的余量，能够抑制因长时间动作而在终端区中的半导体基板的正面上的绝缘层蓄积的电荷所引起的耐压变动。
发明效果
根据本发明，起到能够提供具备以少量的工序数量形成且能够稳定地确保预定耐压的耐压结构的廉价的碳化硅半导体装置及碳化硅半导体装置的制造方法这样的效果。
附图说明
图1是示出从半导体基板的正面侧观察实施方式1的半导体装置而得的布局的俯视图。
图2是示出图1的切断线A-A’处的截面结构的截面图。
图3是示出图2的彼此相邻的FLR间的间隔的尺寸示例的图表。
图4是示出实施方式的碳化硅半导体装置的制造中途的状态的截面图。
图5是示出实施方式的碳化硅半导体装置的制造中途的状态的截面图。
图6是示出实施方式的碳化硅半导体装置的制造中途的状态的截面图。
图7是示出对现有例的耐压特性进行模拟而得的结果的特性图。
图8是示出对现有例的耐压特性进行模拟而得的结果的特性图。
图9是示出对现有例的耐压特性进行模拟而得的结果的特性图。
图10是示出对现有例的耐压特性进行模拟而得的结果的特性图。
图11是示出对研究例1的耐圧特性进行模拟而得的结果的特性图。
图12是示出对研究例2的耐压特性进行模拟而得的结果的特性图。
图13是示出现有的碳化硅半导体装置的结构的截面图。
符号说明
1 有源区
1a 有源区的中央部
1b 有源区的外周部
2 边缘终端区
10 碳化硅半导体装置
11 n+型漏区
12 n-型漂移区
13 p型基区
13a p型基区延伸部
14 n+型源区
15 p++型接触区
15a p++型接触延伸部
16 沟槽
17 栅极绝缘膜
18 栅电极
19 层间绝缘膜
20 源电极
21、22 p+型区
22a p+型延伸部
24 半导体基板的正面的台阶
25 漏电极
30 FLR结构
31 FLR
30a～30c FLR分区
32 n+型沟道截断区
40 半导体基板
40a 半导体基板的正面的第一面(比台阶更靠内侧的部分)
40b 半导体基板的正面的第二面(比台阶更靠外侧的部分)
40c 半导体基板的正面的第三面(台阶的台面边缘)
41 n+型起始基板
42、42a、42b n-型碳化硅层
43 p型碳化硅层
50 半导体晶片
50a 芯片区
50b 切断线
51 n+型起始晶片
52 p+型延伸部的下部
53 p+型延伸部的上部
b1、b2 彼此相邻的FLR31间的第n间隔xn的增加幅度的变化点
t1 半导体基板的正面的第二面与FLR之间的n-型漂移区的厚度
x1 p+型延伸部与最内侧的FLR之间的第一间隔
xn 彼此相邻的FLR间的第n间隔(n是2～FLR的总条数)
具体实施方式
以下，参照附图，对本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法的优选实施方式进行详细说明。在本说明书及附图中，前缀有n或p的层或区分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别意味着与未标注该+和-的层或区相比为高杂质浓度和低杂质浓度。应予说明，在以下实施方式的说明以及附图中，对相同结构标注相同的符号，并省略重复的说明。
(实施方式)
对实施方式的碳化硅半导体装置的结构进行说明。图1是示出从半导体基板的正面侧观察实施方式的半导体装置而得的布局的俯视图。图2是示出图1的切断线A-A’处的截面结构的截面图。图3是示出图2的彼此相邻的FLR间的间隔的尺寸示例的图表。图1、图2所示的实施方式的碳化硅半导体装置10是在由碳化硅(SiC)构成的半导体基板(半导体芯片)40的有源区1具备沟槽栅结构(元件结构)的纵型MOSFET，在边缘终端区2具备FLR结构30作为耐压结构。
有源区1是在MOSFET导通时供主电流(漂移电流)流通的区域，在中央部1a，相同结构的多个单位单元(元件的功能单位)相邻地并联连接配置。有源区1具有大致矩形的平面形状，并且配置在半导体基板40的大致中央。有源区1是从后述的p+型延伸部22a的外侧(半导体基板40的端部(芯片端部)侧)的端部起靠内侧(半导体基板40的中央(芯片中央)侧)的部分。边缘终端区2是有源区1与芯片端部之间的区域，并且以大致矩形包围有源区1的周围。关于边缘终端区2的FLR结构30在后面叙述。
半导体基板40是在由碳化硅构成的n+型起始基板41的正面上依次外延生长成为n-型漂移区12和p型基区13的各碳化硅层42、43而成。将半导体基板40的靠p型碳化硅层43侧的主面作为正面(第一主面)，将n+型起始基板41侧的主面作为背面(第二主面)。通过蚀刻而去除p型碳化硅层43的边缘终端区2的部分，在半导体基板40的正面形成有台阶24。通过该台阶24，p型碳化硅层43以台面状残留在有源区1。半导体基板40的正面以台阶24为界，在边缘终端区2的部分(第二面)40b比有源区1的部分(第一面)40a更向n+型漏区11侧凹陷。
在将半导体基板40的正面的第一面40a与第二面40b相连的部分(台阶24的台面边缘，以下，称为第三面)40c，有源区1与边缘终端区2被进行元件分离。半导体基板40的正面的第二面40b是在形成台阶24时露出的n-型碳化硅层42的露出面。在形成台阶24时，可以将n-型碳化硅层42与p型碳化硅层43一起稍微除去。半导体基板40的正面的第三面40c是在形成台阶24时露出的p型碳化硅层43的侧面(露出面)。在半导体基板40的正面的第二面40b、第三面40c露出是指，与半导体基板40的正面的第二面40b、第三面40c上的层间绝缘膜19接触。
在有源区1的中央部1a，在半导体基板40的正面的第一面40a侧设置有由p型基区(第二半导体区)13、n+型源区(第四半导体区)14、p++型接触区15、沟槽16、栅极绝缘膜17和栅电极18构成的沟槽栅结构。n+型起始基板41为n+型漏区(第一半导体区)11。n-型漂移区(第一半导体区)12是n-型碳化硅层42的除了后述的第一p+型区21、第二p+型区22、n型电流扩散区(未图示)、FLR31和n+型沟道截断区32以外的部分，n-型漂移区(第一半导体区)12在这些区域与n+型起始基板41之间，与这些区域接触地从有源区1遍及边缘终端区2而设置。
p型基区13是p型碳化硅层43的除了n+型源区14和p++型接触区15以外的部分。p型基区13设置在半导体基板40的正面的第一面40a与n-型漂移区12之间。n+型源区14和p++型接触区15分别选择性地设置在半导体基板40的正面的第一面40a与p型基区13之间，与p型基区13接触，并且在半导体基板40的正面的第一面40a露出。在半导体基板40的正面的第一面40a露出是指，通过后述的层间绝缘膜19的接触孔与后述的源电极20接触。
也可以不设置p++型接触区15。在该情况下，代替p++型接触区15，p型基区13在半导体基板40的正面的第一面40a露出。在n-型漂移区12与p型基区13之间，在比沟槽16的底面向n+型漏区11侧更深的位置，可以设置使载流子的扩散电阻降低的所谓的电流扩散层(CSL：Current Spreading Layer)即n型电流扩散区(未图示)。另外，在比沟槽16的底面向n+型漏区11侧更深的位置，设置有第一p+型区(第一高浓度区)21、第二p+型区(第二高浓度区)22。
第一p+型区21、第二p+型区22具有使施加到沟槽16的底面的电场缓和的功能。第一p+型区21与p型基区13分离地设置，并且在深度方向上与沟槽16的底面对置。第一p+型区21在省略图示的部分与源电极20电连接。第二p+型区22以与第一p+型区21和沟槽16分离的方式设置在彼此相邻的沟槽16之间，并且与p型基区13接触。沟槽16在深度方向上贯通n+型源区14和p型基区13而到达n-型漂移区12(在设置有n型电流扩散区的情况下为n型电流扩散区)。
沟槽16例如在与半导体基板40的正面平行的方向上以条纹状延伸，而到达有源区1的后述的外周部1b。在彼此相邻的沟槽16之间，p型基区13、n+型源区14、p++型接触区15以及第二p+型区22与沟槽16平行地以直线状延伸。p++型接触区15可以与沟槽16平行地散布。在沟槽16的内部隔着栅极绝缘膜17而设置有栅电极18。所有的栅电极18经由有源区1的外周部1b的栅极流道(栅极布线层：未图示)而电连接。
层间绝缘膜19设置于半导体基板40的整个正面，在有源区1中覆盖栅电极18，在有源区1的外周部1b和边缘终端区2覆盖半导体基板40的正面。在有源区1的外周部1b和边缘终端区2，可以在半导体基板40的正面与层间绝缘膜19之间设置场氧化膜。源电极(第一电极)20经由层间绝缘膜19的接触孔与n+型源区14和p++型接触区15欧姆接触而与p型基区13电连接。漏电极(第二电极)25被设置在半导体基板40的整个背面(n+型起始基板41的背面)，并与n+型漏区11电连接。
有源区1的外周部1b以大致矩形包围有源区1的中央部1a的周围。在有源区1的外周部1b，在半导体基板40的正面的第一面40a与n-型漂移区12之间的整个区域，设置有从n-型漂移区12侧起依次层积p+型延伸部22a、p型基区延伸部13a和p++型接触延伸部15a而成的p型区(第二导电型外周区)。p+型延伸部22a、p型基区延伸部13a和p++型接触延伸部15a以大致矩形包围有源区1的中央部1a的周围。p+型延伸部22a、p型基区延伸部13a和p++型接触延伸部15a的外侧端部在半导体基板40的正面的第三面40c露出。
p+型延伸部22a、p型基区延伸部13a和p++型接触延伸部15a具有在有源区1的外周部1b使在半导体基板40的正面的第一面40a的面内的电场均匀的功能。p+型延伸部22a、p型基区延伸部13a和p++型接触延伸部15a是用于将在MOSFET关断时在边缘终端区2的n-型漂移区12产生而朝向有源区1流动的空穴(hole)电流从p++型接触延伸部15a向源电极20抽出的区域，具有抑制边缘终端区2中的雪崩击穿时的空穴电流集中的功能。
p+型延伸部22a是有源区1的中央部1a的最外侧的单位单元的第二p+型区22的延伸部。p+型延伸部22a到达比半导体基板40的正面的第二面40b向n+型漏区11侧更深的位置。p+型延伸部22a向比台阶24更靠外侧的位置延伸，遍及整周地包围半导体基板40的正面的第二面40b与第三面40c的边界。p型基区延伸部13a是p型基区13的延伸部。p型基区延伸部13a设置在半导体基板40的正面的第一面40a与p+型延伸部22a之间。
p++型接触延伸部15a是有源区1的中央部1a的最外侧的单位单元的p++型接触区15的延伸部。p++型接触延伸部15a设置在半导体基板40的正面的第一面40a与p型基区延伸部13a之间。p++型接触延伸部15a(在不设置p++型接触延伸部15a的情况下为p型基区延伸部13a)经由层间绝缘膜19的接触孔与源电极20欧姆接触。p+型延伸部22a和p型基区延伸部13a经由p++型接触延伸部15a与源电极20电连接。
在边缘终端区2，在半导体基板40的正面的第二面40b与n-型漂移区12之间，分别选择性地设置有构成FLR结构30的浮动(floating)电位的多个p+型区(FLR：阴影部分)31和n+型沟道截断区32。FLR结构30具有缓和半导体基板40的正面侧的电场而保持耐压的功能。耐压是指碳化硅半导体装置10在使用电压下不引起误动作、破坏的上限侧的电压。FLR结构30如后述那样以预定的FLR31为界(后述的第一变化点b1、第二变化点b2)分为两个以上的FLR分区(后述的FLR分区30a～30c)。
多个FLR31在比p+型延伸部22a更靠外侧的区域，在与p+型延伸部22a分离的位置，以包围有源区1的周围的同心状彼此分离地设置。最内侧(从内侧起的第一条)的FLR31在法线方向(从内侧朝向外侧的方向)上与p+型延伸部22a的外侧相邻。所有的FLR31通过向n-型碳化硅层42进行离子注入而形成，并且其周围分别被n-型漂移区12包围。n-型漂移区12位于p+型延伸部22a与最内侧的FLR31之间、以及所有的彼此相邻的FLR31间。FLR31的总条数例如可以为30条以上左右。所有的FLR31具有相同的杂质浓度和相同的宽度(法线方向上的宽度)w1。
FLR31的杂质浓度可以是即使对FLR31与n-型漂移区12的pn结施加接近碳化硅半导体装置10的耐压的高电压也不会完全耗尽的例如1×1018/cm3以上左右且1×1021/cm3以下左右。若FLR31的杂质浓度超过上述上限值，则由于杂质扩散，FLR31的宽度w1变得过宽，或者FLR31彼此连结，因此不优选。FLR31的宽度w1例如为2μm以上且5μm以下左右。在图2中，将p+型延伸部22a与最内侧(从内侧起的第一条)的FLR31之间的第一间隔设为x1，并从内侧向外侧依次将第n条FLR31与在其内侧相邻的第(n-1)条FLR31之间的第n间隔设为xn、xn+1、…(其中，n为2～FLR31的总条数)。
考虑到杂质扩散，p+型延伸部22a与最内侧的FLR31之间的第一间隔x1例如可以为0.1μm以上且1.0μm以下左右，优选可以为例如0.6μm以上左右(参照图11、12)。彼此相邻的FLR31间的第n间隔xn比p+型延伸部22a与最内侧的FLR31之间的第一间隔x1宽，并且越配置于外侧，彼此相邻的FLR31间的第n间隔xn越以按照每个FLR分区30a～30c而设定的恒定的增加幅度(法线方向上的宽度)等差数列地变宽。p+型延伸部22a的宽度和FLR31的宽度w1由于杂质扩散而在内侧和外侧分别比离子注入用掩模的开口宽度宽0.2μm～0.3μm左右，因此第m间隔xm(其中，m为1～FLR31的总条数)比离子注入用掩模的剩余宽度(开口部间的宽度)窄。
彼此相邻的FLR31间的第n间隔xn的增加幅度在以一处以上的预定的FLR31为界划分而得的各FLR分区内是恒定的，越是配置于外侧的FLR分区内的增加幅度，越比在内侧相邻的FLR分区内的增加幅度宽。具体而言，例如，在使彼此相邻的FLR31间的第n间隔xn的增加幅度以两处的FLR31为界(从内侧向外侧依次设为第一变化点b1、第二变化点b2)分别变化的情况下，FLR结构30被分为三个FLR分区(从内侧向外侧依次标注符号30a～30c)。与比第一变化点b1更靠内侧(最内侧)的FLR分区30a内的彼此相邻的FLR31间的第n间隔xn的增加幅度相比，在与FLR分区30a的外侧相邻的第一变化点b1、第二变化点b2间的FLR分区30b内，彼此相邻的FLR31间的第n间隔xn的增加幅度更宽。
与第一变化点b1、第二变化点b2间的FLR分区30b的彼此相邻的FLR31间的第n间隔xn的增加幅度相比，在与FLR分区30b的外侧相邻的比第二变化点b2更靠外侧的FLR分区30c内，彼此相邻的FLR31间的第n间隔xn的增加幅度更宽。在同一FLR分区30a～30c内，彼此相邻的FLR31间的第n间隔xn的增加幅度恒定(xn+1-xn＝恒定)。在同一FLR分区30a～30c内越配置于外侧，彼此相邻的FLR31间的第n间隔xn越以恒定的增加幅度等差数列地变宽。彼此相邻的FLR31间的第n间隔xn的增加幅度例如可以在0.05μm以上且0.12μm以下左右的范围内(参照图7、8、11)。
彼此相邻的FLR31间的第n间隔xn的增加幅度的最内侧的第一变化点b1以从内侧起的第二条FLR31的位置为下限，被设定为从内侧起第二条之后的外侧的FLR31。因此，在最内侧的FLR分区(第一FLR分区)30a中，至少包含p+型延伸部22a与最内侧的FLR31之间的第一间隔x1的部分、和彼此相邻的第一条FLR31与第二条FLR31间的第二间隔x2的部分。在比第一变化点b1更靠外侧的FLR分区(第二FLR分区：这里为FLR分区30b)中，包含从内侧起第三个(彼此相邻的第二条FLR31与第三条FLR31间的第三间隔x3)之后的外侧的第n间隔xn的部分。
彼此相邻的FLR31间的第n间隔xn的增加幅度的最外侧的变化点(这里为第二变化点b2)以从外侧起的第三条FLR31(这里例如若将FLR31的总条数设为30条则为第28条FLR31)的位置为上限，被设定为从外侧起第三条之后的内侧的FLR31。因此，在最外侧的FLR分区(第三FLR分区：在此为FLR分区30c)中至少包含从外侧起的两个第n间隔xn(例如第29间隔x29、第30间隔x30)的部分，在比最外侧的变化点更靠内侧的FLR分区(第二FLR分区：在此为FLR分区30b)中包含从外侧起的第三个(例如第28间隔x28)之后的内侧的第n间隔xn的部分。
FLR结构30优选划分为三个以上的FLR分区。分别包含于FLR结构30的各FLR分区中的彼此相邻的FLR31间的第n间隔xn的部分的个数(最内侧的FLR分区30a还包含p+型延伸部22a与最内侧的FLR31之间的第一间隔x1的部分在内的个数)可以相同。其理由在于，能够在FLR结构30的内侧、中央以及外侧分别适当地设定(调整)从有源区1的主结(p型基区13、第一p+型区21、第二p+型区22以及p+型延伸部22a与n-型漂移区12的pn结)起在n-型漂移区12内向外侧延伸的耗尽层的扩展方式。
在由于碳化硅半导体装置10长时间动作而使覆盖半导体基板40的正面的第二面40b的绝缘层(场氧化膜和层间绝缘膜19)带正(plus)电时，由于通过绝缘层中的正电荷来抑制n-型漂移区12内的耗尽层的扩展，所以使在边缘终端区2的内侧产生的电场集中在FLR结构30的内侧的FLR分区(在此为FLR分区30a)分散。在由于碳化硅半导体装置10长时间动作而使覆盖半导体基板40的正面的第二面40b的绝缘层带负(minus)电时，通过FLR结构30的外侧的FLR分区(在此为FLR分区30c)来抑制由于绝缘层中的负电荷而使n-型漂移区12内的耗尽层容易向外侧延伸所产生的耐压降低。
在覆盖半导体基板40的正面的第二面40b的绝缘层不带电的通常时(电荷为零)，可以在FLR结构30的中央附近的FLR分区(在此为FLR分区30b)使n-型漂移区12内的耗尽层容易向外侧延伸，而使由边缘终端区2的中央附近负担的耐压分散。将上述第m间隔xm(其中，m为1～FLR31的总条数)的尺寸示例以用于形成p+型延伸部22a和FLR31的离子注入用掩模的剩余宽度(开口部间的宽度)示于图3。图3的“No.”是FLR31的从内侧起的条数。在图3中，FLR31的总条数为30条，从内侧起的第10条、第20条的FLR31的位置是第m间隔xm的增加幅度的第一变化点b1、第二变化点b2。
在最内侧的FLR分区30a中，包含从p+型延伸部22a与最内侧的FLR31之间的第一间隔x1的部分到彼此相邻的第9条、第10条FLR31间的第10间隔x10的部分为止。将第一间隔x1例如设为1μm，并将在最内侧的FLR分区30a内彼此相邻的FLR31间的第n间隔xn的增加幅度设为0.05μm。在该情况下，彼此相邻的第一条、第二条FLR31间的第二间隔x2为1.05μm(＝1μm+0.05μm)，越配置于外侧，越以0.05μm的增加幅度等差数列地变宽，在FLR分区30a中最外侧的彼此相邻的第9条、第10条FLR31间的第10间隔x10为1.45μm(＝1μm+0.05μm×9)。
在第一变化点b1、第二变化点b2间的FLR分区30b中，包含从彼此相邻的第10条、第11条FLR31间的第11间隔x11的部分至彼此相邻的第19条、第20条FLR31间的第20间隔x20的部分为止。与最内侧的FLR分区30a内的彼此相邻的FLR31间的第n间隔xn的增加幅度相比，在第一变化点b1、第二变化点b2间的FLR分区30b内，使彼此相邻的FLR31间的第n间隔xn的增加幅度更宽而设为0.08μm。在该情况下，彼此相邻的第10条、第11条FLR31间的第11间隔x11为1.53μm(＝1.45μm+0.08μm)，越配置于外侧，越以0.08μm的增加幅度等差数列地变宽，在FLR分区30b中最外侧的彼此相邻的第19条、第20条FLR31间的第20间隔x20为2.25μm(＝1.45μm+0.08μm×10)。
在最外侧的FLR分区30c，包含从彼此相邻的第20条、第21条FLR31间的第21间隔x21的部分到彼此相邻的第29条、第30条FLR31间的第30间隔x30的部分为止。与第一变化点b1、第二变化点b2间的FLR分区30b内的彼此相邻的FLR31间的第n间隔xn的增加幅度相比，在最外侧的FLR分区30c内，使彼此相邻的FLR31间的第n间隔xn的增加幅度更宽而设为0.12μm。在该情况下，彼此相邻的第20条、第21条FLR31间的第21间隔x21为2.37μm(＝2.25μm+0.12μm)，越配置于外侧，越以0.12μm的增加幅度等差数列地变宽，在FLR分区30c中最外侧的彼此相邻的第29条、第30条FLR31间的第30间隔x30为3.45μm(＝2.25μm+0.12μm×10)。
只要能够以即使覆盖半导体基板40的正面的第二面40b的绝缘层中带正电或带负电，也能够得到与该绝缘层不带电的通常时的耐压特性大致相同的耐压特性的方式设定n-型漂移区12内的耗尽层的扩展方式即可，FLR分区的个数、FLR结构30的各FLR分区所分别包含的彼此相邻的FLR31间的第n间隔xn的部分的个数能够适当变更。因此，在将FLR31的总条数设为30条的情况下，可以在FLR结构30的中央附近的FLR分区中，将彼此相邻的FLR31间的第n间隔xn的部分的个数相对较多地设为例如20个，能够确保覆盖半导体基板40的正面的第二面40b的绝缘层不带电时的边缘终端区2的预定耐压。
在FLR结构30的内侧以及外侧的各FLR分区中，分别将彼此相邻的FLR31间的第n间隔xn的部分的个数设为剩余中的各5个。并且，只要能够通过在FLR结构30的内侧的FLR分区内，越配置于外侧，越使彼此相邻的FLR31间的第n间隔xn以恒定的增加幅度等差数列地变宽，从而在边缘终端区2的内侧使耗尽层容易向外侧延伸，并使由绝缘层中的正电荷引起的边缘终端区2的内侧处的电场集中分散即可。只要能够通过在FLR结构30的外侧的FLR分区内，越配置于内侧，越使彼此相邻的FLR31间的第n间隔xn以恒定的增加幅度等差数列地变窄，从而抑制耗尽层在边缘终端区2的外侧处向外侧延伸，抑制由绝缘层中的负电荷引起的耐压降低即可。
所有的FLR31配置于相同的深度位置，并且具有相同的厚度。所有的FLR31可以到达半导体基板40的正面的第二面40b而露出(未图示)，但优选配置在比半导体基板40的正面的第二面40b深的位置(图2)。即，优选在半导体基板40的正面的第二面40b与所有的FLR31之间以预定的厚度t1存在n-型漂移区(第三半导体区)12。通过FLR31与半导体基板40的正面的第二面40b分离，从而能够不易受到因碳化硅半导体装置10长时间动作而蓄积在覆盖半导体基板40的正面的第二面40b的绝缘层的电荷的不良影响。
考虑到用于形成台阶24的蚀刻深度的偏差(0.2μm左右)，半导体基板40的正面的第二面40b与FLR31之间的n-型漂移区12的厚度t1例如可以为0.4μm以下左右。FLR31可以与有源区1的第一p+型区21同时形成。这是因为，通过将FLR31和p+型延伸部22a配置在相同的深度位置，从而抑制电场向p+型延伸部22a的外侧端部集中。另外，通过仅与第一p+型区21同时形成FLR31，从而能够不受用于形成台阶24的蚀刻深度的偏差的影响而稳定地确保FLR31的预定厚度(深度方向上的长度)。
n+型沟道截断区32在FLR结构30的外侧与FLR结构30分离地设置。n+型沟道截断区32在半导体基板40的正面的第二面40b和芯片端部露出。n+型沟道截断区32具有浮动电位。n+型沟道截断区32的周围被n-型漂移区12包围，n+型沟道截断区32与最外侧的FLR31之间为n-型漂移区12。n+型沟道截断区32例如可以是与n+型源区14大致相同的杂质浓度。在半导体基板40的正面的第二面40b没有设置场板(FP)或沟道截断电极。
对实施方式的碳化硅半导体装置10的动作进行说明。在相对于源电极20为正的电压(正向电压)施加到漏电极25的状态下，如果向栅电极18施加栅极阈值电压以上的电压，则在p型基区13的沿着沟槽16的部分形成沟道(n型的反型层)。由此，流通从n+型漏区11通过n-型漂移区12和沟道(在p型基区13的内部沿沟槽16的侧壁形成的n型的反型层)而朝向n+型源区14的电流，MOSFET(碳化硅半导体装置10)导通。
另一方面，在对源极-漏极间施加了正向电压的状态下，在对栅电极18施加了小于栅极阈值电压的电压时，在有源区1中，p型基区13、第一p+型区21、第二p+型区22以及p+型延伸部22a与n-型漂移区12的pn结(有源区1的主结)被反向偏置，从而MOSFET维持关断状态。此时，由于耗尽层从该pn结向n+型漏区11侧在n-型漂移区12内扩展，所以施加于位于比该pn结更靠源电极20侧的沟槽16的底面的栅极绝缘膜17的电场被缓和。
而且，在MOSFET关断时，能够与n-型漂移区12内的耗尽层在边缘终端区2朝向外侧(芯片端部侧)延伸的量相应地，确保基于碳化硅的绝缘击穿电场强度和耗尽层宽度(法线方向上的宽度)的预定耐压。在实施方式中，FLR结构30的彼此相邻的FLR31间的第n间隔xn越配置于外侧，越以按照每个FLR分区30a～30c而设定的恒定的增加幅度等差数列地变宽，从而即使使边缘终端区2的长度w2比现有结构(图13)的边缘终端区102的长度w102短，也能够稳定地得到与现有结构相同程度的预定耐压。
接着，对实施方式的碳化硅半导体装置10的制造方法进行说明。图4～图6是示出实施方式的碳化硅半导体装置的制造中途的状态的截面图。在图4～图6中，仅示出1个芯片区50a的有源区1的外周部1b和边缘终端区2(参照图2)，并参照图2对有源区1的中央部1a进行说明。芯片区50a是在切割(切断)半导体晶片50后成为半导体芯片(半导体基板40)的区域，并且在半导体晶片50的中央部以周围被例如格子状的切割线(切断线)50b包围的矩阵状而形成多个芯片区50a。
首先，如图4所示，在成为n+型起始基板41的n+型起始晶片51的正面，使成为n-型漂移区12的n-型碳化硅层(第一个第一导电型半导体层)42a外延生长(第一工序)。接着，通过光刻和p型杂质的离子注入，使用同一离子注入用掩模，在n-型碳化硅层42a的表面区域分别选择性地形成有源区1的中央部1a的第一p+型区21、有源区1的中央部1a的第二p+型区22的下部(第四部分)、有源区1的外周部1b的p+型延伸部22a的下部(第一部分)52、以及边缘终端区2的FLR结构30的所有的FLR31(第二工序)。
通过与第一p+型区21同时地形成FLR结构30的FLR31，从而不需要仅用于形成FLR31的离子注入工序，因此能够减少工序数量。另外，通过利用同一离子注入用掩模同时形成其他区域(第一p+型区21、第二p+型区22的下部和p+型延伸部22a)和FLR31，从而能够减少离子注入用掩模的片数，能够降低制造成本。另外，通过将FLR结构30的FLR31与p+型延伸部22a的下部52同时形成，从而能够在与p+型延伸部22a相同的深度位置配置FLR31。
接下来，如图5所示，在去除用于形成第一p+型区21等的离子注入用掩模(未图示)之后，在n-型碳化硅层42a上进一步外延生长n-型碳化硅层(第二个第一导电型半导体层)42b而增加厚度(第三工序)，从而形成产品(碳化硅半导体装置10)厚度的n-型碳化硅层42(42a、42b)。接着，通过光刻和p型杂质的离子注入，在有源区1的中央部1a，在n-型碳化硅层42b形成第二p+型区22的上部(第五部分)。第二p+型区22的上部和下部在深度方向上连结而形成第二p+型区22。
与第二p+型区22的上部同时地，在有源区1的外周部1b在n-型碳化硅层42b形成p+型延伸部22a的上部(第二部分)53(第四工序)。p+型延伸部22a的上部53与下部52在深度方向上连结而形成p+型延伸部22a。不对边缘终端区2中的n-型碳化硅层42b进行离子注入。因此，在边缘终端区2中，所有的FLR31成为被作为n-型漂移区12而残留的n-型碳化硅层42b覆盖的状态。接下来，在n-型碳化硅层42的表面，外延生长成为p型基区13的p型碳化硅层43(第五工序)。
通过到此为止的工序，完成在n+型起始晶片51的正面上依次外延生长成为n-型漂移区12和p型基区13的各碳化硅层42、43而得的半导体晶片50。在形成n型电流扩散区(未图示)的情况下，可以每当使成为n-型漂移区12的n-型碳化硅层42a、42b外延生长时，通过光刻和n型杂质的离子注入，遍及有源区1的整个区域，以在深度方向上分别与n-型碳化硅层42a、42b连结的方式形成n型电流扩散区的下部和上部。
接下来，如图6所示，通过光刻和蚀刻，去除p型碳化硅层43的边缘终端区2的部分，仅在有源区1残留p型碳化硅层43。由此，在半导体晶片50的正面形成使外侧部分(第二面40b)比内侧部分(第一面40a)向n+型起始晶片51侧更降低(凹陷)的台阶24，在边缘终端区2，n-型碳化硅层42b在半导体晶片50的正面的第二面40b露出。在半导体晶片50的正面的第二面40b露出的n-型碳化硅层42b的表面区域可以稍微被去除。
例如在n-型碳化硅层42b的内部形成FLR31的情况下，通过用于形成台阶24的蚀刻来稍微去除n-型碳化硅层42b的表面区域，从而FLR31的厚度发生变化。另一方面，如上所述，通过仅在n-型碳化硅层42a的内部形成FLR31，并在n-型碳化硅层42b的内部不形成FLR31，从而即使在形成台阶24时稍微去除了n-型碳化硅层42b的表面区域，也能够以预定的厚度残留FLR31。另外，能够在FLR31上残留成为n-型漂移区12的n-型碳化硅层42b。
接下来，去除用于局部去除p型碳化硅层43的蚀刻用掩模(未图示)。接下来，在不同的条件下反复进行以光刻、离子注入和离子注入用掩模(未图示)的去除为1组的工序，在半导体晶片50的正面(p型碳化硅层43侧的主面)的表面区域，在p型碳化硅层43的内部分别选择性地形成n+型源区14、p++型接触区15和p++型接触延伸部15a。n+型源区14和p++型接触区15的形成顺序可以调换。
可以与n+型源区14的形成同时地，在半导体晶片50的正面的第二面40b的表面区域(n-型碳化硅层42的表面区域)，以横跨彼此相邻的芯片区50a的端部间的方式选择性地形成n+型沟道截断区32。n-型碳化硅层42(42a、42b)的除了第一p+型区21、第二p+型区22、p+型延伸部22a、FLR31和n+型沟道截断区32以外的部分成为n-型漂移区12。p型碳化硅层43的除了n+型源区14、p++型接触区15和p++型接触延伸部15a以外的部分成为p型基区13和p型基区延伸部(第三部分)13a。
接下来，通过热处理使离子注入的杂质活化。接下来，通过通常的方法，形成沟槽16、栅极绝缘膜17、栅电极18、层间绝缘膜19、源电极20(第六工序)、漏电极25(第七工序)以及钝化膜(聚酰亚胺保护膜：未图示)。接下来，去除钝化膜的切断线50b上的部分。之后，沿着切断线50b切割半导体晶片50，将芯片区50a单片化为各个半导体芯片(半导体基板40)，从而完成图1、图2的碳化硅半导体装置10。
以上，如说明的那样，根据实施方式，在边缘终端区设置有FLR结构，该FLR结构由呈同心状地包围有源区的周围的浮动电位的多个FLR构成。FLR结构以预定的FLR为界被分为2个以上的FLR分区。彼此相邻的FLR间的间隔越配置在外侧，越以按照每个FLR分区而设定的恒定的增加幅度等差数列地变宽，越是靠外侧的FLR分区，该增加幅度越宽。由此，能够缩短边缘终端区的长度，并且能够取得离子注入用掩模的尺寸偏差的余量，抑制因长时间动作而在边缘终端区中的半导体基板的正面上的绝缘层蓄积的电荷所引起的耐压变动。
另外，根据实施方式，通过缩短边缘终端区的长度，能够抑制材料成本的增大。另外，根据实施方式，通过将耐压结构设为FLR结构，能够使用1片离子注入用掩模通过1次离子注入工序而形成耐压结构，与将耐压结构设为JTE结构的情况相比，能够减少掩模片数和工序数量，能够抑制制造成本。另外，通过与有源区的第一p+型区同时地形成FLR，能够进一步减少掩模片数和工序数量。因此，能够提供具备以少量的工序数量形成且能够稳定地确保预定耐压的耐压结构的廉价的碳化硅半导体装置。
(研究例)
对上述实施方式的碳化硅半导体装置10(以下，称为研究例1、2：参照图2)的耐压特性进行了验证。图7～图10是表示对现有例的耐压特性进行模拟而得的结果的特性图。图11、12是分别示出对研究例1、2的耐压特性进行模拟而得的结果的特性图。研究例1以上述图3的尺寸条件将FLR结构30分为FLR分区30a～30c。研究例2的FLR31的总条数与研究例1的FLR31的总条数不同。在研究例1、2中，将FLR31的杂质浓度和宽度w1分别设为1×1018/cm3和3μm。将半导体基板40的正面的第二面40b与FLR31之间的n-型漂移区12的厚度t1设为0.2μm。
作为比较，对现有的碳化硅半导体装置110(以下，称为现有例：参照图13)的边缘终端区102的耐压的可靠性进行了研究。现有例与研究例1的不同点在于，在边缘终端区102具备通常的FLR结构130。因此，在现有例中，未将FLR结构130分为FLR分区，而是遍及FLR结构130的整个区域使彼此相邻的FLR131间的第i间隔xj的增加幅度恒定(其中，i为2～FLR131的总条数，j＝i+100)。在现有例中，FLR131的杂质浓度、FLR131的宽度w101以及半导体基板140的正面的第二面140b与FLR131之间的n-型漂移区112的厚度t101与研究例1相同。
首先，对现有例的边缘终端区102的耐压特性进行说明。在图7、图8中示出将现有例的FLR结构130的彼此相邻的FLR131间的第i间隔xj的增加幅度(横轴)进行各种变更而对边缘终端区102的耐压BVdss(纵轴)进行模拟而得的结果。在图7、图8中分别示出将p+型延伸部122a与最内侧的FLR131之间的第一间隔x101设为1.0μm和0.7μm的情况。图7、图8的现有例中，将FLR131的总条数设为30条。在图7、图8中示出覆盖半导体基板140的正面的第二面140b的绝缘层(场氧化膜和层间绝缘膜119)带正电(蓄积正电荷)的情况、绝缘层带负电(蓄积负电荷)的情况、以及绝缘层不带电的通常时(电荷为零)(在图9、图10中也是同样的)。
根据图7、图8所示的结果，确认了在现有例中，由于因在高温下长时间动作而蓄积于覆盖半导体基板140的正面的第二面140b的绝缘层(以下，简称为绝缘层)的电荷而产生耐压变动。具体而言，确认了若在使彼此相邻的FLR131间的第i间隔xj的增加幅度窄的设定(横轴的原点侧)下绝缘层带负电，则与通常时相比，有耐压降低的倾向。若在使彼此相邻的FLR131间的第i间隔xj的增加幅度宽的设定(从横轴的原点离开的一侧)下绝缘层带正电，则与通常时相比，有耐压降低的倾向。另外，在将彼此相邻的FLR131间的第i间隔xj的增加幅度设为0.075μm的设定下，耐压特性最稳定，但在图7、图8的所有的设定下，与通常时相比，都产生了100V以上的耐压变动。
因此，在图9、图10中示出将彼此相邻的FLR131间的第i间隔xj的增加幅度设为0.075μm，并将p+型延伸部122a与最内侧的FLR131之间的第一间隔x101(横轴)进行各种变更而对边缘终端区102的耐压(纵轴)进行模拟而得的结果。图9、图10的现有例分别将FLR131的总条数设为30条和60条。在图9、图10中，横轴是用于形成p+型延伸部122a与最内侧的FLR131之间的第一间隔x101的部分的离子注入用掩模的剩余宽度(覆盖第一间隔x101的部分的宽度)。掩模尺寸下限是指，为了使p+型延伸部122a与最内侧的FLR131之间的第一间隔x101的部分不因杂质扩散而消失所需的离子注入用掩模的剩余宽度的下限值。
根据图9所示的结果，确认了仅在与图7、图8的现有例的设定中的耐压特性最稳定的图8的设定c1(将彼此相邻的FLR131间的第i间隔xj的增加幅度设为0.075μm，将p+型延伸部122a与最内侧的FLR131之间的第一间隔x101设为0.7μm的设定)相同的设定c2这一点上耐压特性稳定。确认了在使p+型延伸部122a与最内侧的FLR131之间的第一间隔x101窄的设定(横轴的原点侧)下由负电荷引起的耐压变动变大，在使p+型延伸部122a与最内侧的FLR131之间的第一间隔x101宽的设定(远离横轴的原点的一侧)下由正电荷引起的耐压变动变大。
根据图10所示的结果，确认了虽然通过将FLR131的总条数增加到图9的现有例的2倍即60条，能够在使p+型延伸部122a与最内侧的FLR131之间的第一间隔x101窄的设定下抑制由负电荷引起的耐压变动，但在使p+型延伸部122a与最内侧的FLR131之间的第一间隔x101宽的设定下，因正电荷引起的耐压变动没有得到改善。应予说明，本发明人确认了，p+型延伸部122a与最内侧的FLR131之间的第一间隔x101越窄，FLR131的离子注入工序越难。另外，确认了图10的现有例的边缘终端区102的长度w102是355μm，长达图9的现有例的边缘终端区102的长度w102(＝144μm)的2倍以上。
另一方面，根据图11、图12所示的结果，确认了在研究例1、2中，与现有例相比，抑制因在高温度下长时间动作而蓄积于覆盖半导体基板40的正面的第二面40b的绝缘层(场氧化膜和层间绝缘膜19)的电荷所引起的耐压变动，与通常时相比小于100V。在研究例1、2中，在图11、图12中示出将p+型延伸部22a与最内侧的FLR31之间的第一间隔x1(横轴)进行各种变更而对边缘终端区2的耐压BVdss(纵轴)进行模拟而得的结果。在图11、图12中示出覆盖半导体基板40的正面的第二面40b的绝缘层(以下，简称为绝缘层)带正电(蓄积正电荷)的情况、带负电(蓄积负电荷)的情况、以及不带电的通常时(电荷为零)。
在图11、图12中，横轴是用于形成p+型延伸部22a与最内侧的FLR31之间的第一间隔x1的部分的离子注入用掩模的剩余宽度(覆盖第一间隔x1的部分的宽度)。掩模尺寸下限是指，为了使p+型延伸部22a与最内侧的FLR31之间的第一间隔x1的部分不因杂质扩散而消失所需的离子注入用掩模的剩余宽度的下限值。具体而言，在研究例1、2(图11、图12)中，确认了通过将p+型延伸部22a与最内侧的FLR31之间的第一间隔x1设定为1μm以下，从而抑制因蓄积于绝缘层的电荷引起的耐压变动，与图9、图10的现有例相比，能够得到稳定的耐压特性。
因此，通过将p+型延伸部22a与最内侧的FLR31之间的第一间隔x1设定为1μm以下，从而能够取得用于形成FLR31的离子注入用掩模的尺寸偏差的余量。而且，根据图12的研究例2的结果确认了，通过增加FLR31的总条数，能够使耐压特性进一步稳定，在将p+型延伸部22a与最内侧的FLR31之间的第一间隔x1设为0.6μm以上且1.0μm以下的设定下，几乎不产生耐压变动。应予说明，在研究例2中，在3个FLR分区30a～30c分别各配置12条FLR31，并将彼此相邻的FLR31间的第k间隔xk设为与研究例1不同的尺寸(k＝2～36)。
另外，在现有例(参照图10)中，即使将FLR131的总条数设为60条，将边缘终端区102的长度w102延长至355μm，耐压特性也不稳定，相对于此，在研究例2中，即使将边缘终端区2的长度w2缩短至171μm，也能够得到稳定的耐压特性。
以上，本发明不限于上述各实施方式，能够在不脱离本发明的主旨的范围内进行各种变更。例如，在半导体基板的正面从有源区遍及边缘终端区平坦(不形成台阶)的情况下也能够应用本发明。另外，即使使导电型(n型、p型)反转，本发明也同样成立。
【工业上的利用可能性】
如上所述，本发明的碳化硅半导体装置和碳化硅半导体装置的制造方法对于在电力转换装置、各种工业用机械等的电源装置等中使用的功率半导体装置是有用的。

Claims (14)

1.一种碳化硅半导体装置，其特征在于，具备：
有源区，其设置在由碳化硅构成的半导体基板；
终端区，其设置在所述半导体基板，并且包围所述有源区的周围；
第一导电型的第一半导体区，其从所述有源区到所述终端区设置在所述半导体基板的内部；
第二导电型的第二半导体区，其在所述有源区设置在所述半导体基板的第一主面与所述第一半导体区之间；
元件结构，其包括所述第一半导体区与所述第二半导体区的pn结，并且供通过所述pn结的电流流通；
第二导电型外周区，其在所述元件结构与所述终端区之间设置在所述半导体基板的第一主面与所述第一半导体区之间，并且包围所述元件结构的周围；
第一电极，其设置在所述半导体基板的第一主面，并且与所述第二半导体区和所述第二导电型外周区电连接；
第二电极，其设置在所述半导体基板的第二主面，并且与所述第一半导体区电连接；以及
浮动电位的多个第二导电型的FLR，其在与所述半导体基板的第一主面平行的方向上与所述第二导电型外周区的外侧对置，并且在所述终端区中在所述半导体基板的第一主面与所述第一半导体区之间，以包围所述有源区的周围的同心状彼此分离地设置，并构成FLR结构，
所述FLR结构以预定的所述FLR为界被分为2个以上的FLR分区，
彼此相邻的所述FLR之间的间隔比所述第二导电型外周区与最内侧的所述FLR之间的间隔宽，并且越配置于外侧，越以增加幅度等差数列地变宽，所述增加幅度按照每个所述FLR分区而恒定，
越是配置于外侧的所述FLR分区内的所述增加幅度，越比在内侧相邻的所述FLR分区内的增加幅度宽。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述碳化硅半导体装置还具备设置于所述半导体基板的第一主面与所述FLR之间的第一导电型的第三半导体区。
3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
所述FLR的条数是30条以上。
4.根据权利要求1至3中任一项所述的碳化硅半导体装置，其特征在于，
所述FLR的杂质浓度是1×1018/cm3以上且1×1021/cm3以下。
5.根据权利要求1至4中任一项所述的碳化硅半导体装置，其特征在于，
所述FLR的宽度是2μm以上且5μm以下。
6.根据权利要求1至5中任一项所述的碳化硅半导体装置，其特征在于，
所述第二导电型外周区与最内侧的所述FLR之间的间隔是0.1μm以上且1.0μm以下。
7.根据权利要求2所述的碳化硅半导体装置，其特征在于，
所述第三半导体区的厚度是0.4μm以下。
8.根据权利要求1至7中任一项所述的碳化硅半导体装置，其特征在于，
所述增加幅度为0.05μm以上且0.12μm以下的范围内。
9.根据权利要求1至8中任一项所述的碳化硅半导体装置，其特征在于，
2个以上的所述FLR分区中的、最内侧的第一FLR分区与在所述第一FLR分区的外侧相邻的第二FLR分区之间的边界为从内侧起算第二条FLR之后的外侧的FLR与该FLR的内侧FLR之间。
10.根据权利要求1至9中任一项所述的碳化硅半导体装置，其特征在于，
2个以上的所述FLR分区中的、最外侧的第三FLR分区与在所述第三FLR分区的内侧相邻的第二FLR分区之间的边界为从外侧起算第三条FLR之后的内侧的FLR与该FLR的内侧FLR之间。
11.根据权利要求1至10中任一项所述的碳化硅半导体装置，其特征在于，
所述第二导电型外周区的杂质浓度在所述半导体基板的第一主面侧与所述第二半导体区的杂质浓度相同，
所述第二导电型外周区的杂质浓度在所述第一半导体区侧与所述FLR的杂质浓度相同。
12.根据权利要求1至11中任一项所述的碳化硅半导体装置，其特征在于，所述元件结构具备：
第一导电型的第四半导体区，其选择性地设置在所述半导体基板的第一主面与所述第二半导体区之间，并且与所述第一电极电连接；
沟槽，其贯通所述第四半导体区和所述第二半导体区而到达所述第一半导体区；
栅电极，其隔着栅极绝缘膜而设置在所述沟槽的内部；
第二导电型的第一高浓度区，其在所述第一半导体区与所述第二半导体区之间，与所述第二半导体区分离地，选择性地设置在比所述沟槽的底面更靠所述第二电极侧的位置，并且在深度方向上与所述沟槽的底面对置，所述第二导电型的第一高浓度区的杂质浓度比所述第二半导体区高；以及
第二导电型的第二高浓度区，其以与所述沟槽和所述第一高浓度区分离的方式选择性地设置在所述第一半导体区与所述第二半导体区之间，并且与所述第二半导体区相接，到达比所述沟槽的底面更靠所述第二电极侧的位置，所述第二导电型的第二高浓度区的杂质浓度与所述第一高浓度区相同，
所述FLR的杂质浓度与所述第一高浓度区的杂质浓度相同。
13.一种碳化硅半导体装置的制造方法，其特征在于，是权利要求1至11中任一项所述的碳化硅半导体装置的制造方法，包括：
第一工序，形成成为所述第一半导体区的第一个第一导电型半导体层；
第二工序，在所述第一个第一导电型半导体层的表面区域，分别选择性地形成所述第二导电型外周区的第一部分、以及所述FLR；
第三工序，在所述第一个第一导电型半导体层上形成成为所述第一半导体区的第二个第一导电型半导体层；
第四工序，在所述第二个第一导电型半导体层的、在深度方向上与所述第一部分对置的位置，选择性地形成到达所述第一部分的所述第二导电型外周区的第二部分；
第五工序，在所述有源区中在所述第二个第一导电型半导体层上形成第二导电型半导体层，将所述第二导电型半导体层的、在深度方向上与所述第二部分对置的部分设为所述第二导电型外周区的第三部分，并将剩下的部分设为所述第二半导体区；
第六工序，形成与所述第二半导体区和所述第二导电型外周区电连接的所述第一电极；以及
第七工序，形成与所述第一半导体区电连接的所述第二电极。
14.根据权利要求13所述的碳化硅半导体装置的制造方法，其特征在于，
所述元件结构具备：
第一导电型的第四半导体区，其选择性地设置在所述半导体基板的第一主面与所述第二半导体区之间，并且与所述第一电极电连接；
沟槽，其贯通所述第四半导体区和所述第二半导体区而到达所述第一半导体区；
栅电极，其隔着栅极绝缘膜而设置在所述沟槽的内部；
第二导电型的第一高浓度区，其在所述第一半导体区与所述第二半导体区之间，与所述第二半导体区分离地，选择性地设置在比所述沟槽的底面更靠所述第二电极侧的位置，并且在深度方向上与所述沟槽的底面对置，所述第二导电型的第一高浓度区的杂质浓度比所述第二半导体区高；以及
第二导电型的第二高浓度区，其以与所述沟槽和所述第一高浓度区分离的方式选择性地设置在所述第一半导体区与所述第二半导体区之间，并且与所述第二半导体区相接，到达比所述沟槽的底面更靠所述第二电极侧的位置，所述第二导电型的第二高浓度区的杂质浓度与所述第一高浓度区相同，
在所述第二工序中，在所述第一个第一导电型半导体层的表面区域，分别选择性地形成所述第一部分、所述FLR、所述第一高浓度区、以及所述第二高浓度区的第四部分，
在所述第四工序中，在所述第二个第一导电型半导体层的、在深度方向上分别与所述第一部分和所述第四部分对置的位置，分别选择性地形成到达所述第一部分的所述第二部分、以及到达所述第四部分的所述第二高浓度区的第五部分。
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