JP2005203565A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】十分なアバランシェ耐量と安定した耐圧を両立させた半導体装置を安価に得ること。
【解決手段】ｎドリフト領域１２，ｎ領域１９とｐ仕切り領域１３，２０とが交互に繰り返し接合された並列ｐｎ構造を、ｎ⁺⁺ドレイン層１１上に設ける。耐圧部のｎ領域１９とｐ仕切り領域２０との接合の繰り返しの周期を、活性部のｎドリフト領域１２とｐ仕切り領域１３との接合の繰り返しの周期よりも短くする。活性部では、ｐ仕切り領域１３の不純物濃度を、ｎドリフト領域１２との接合部に近い外側領域よりも、その内側で、かつ並列ｐｎ構造の表面から所定の深さまでの内側領域において、高くする。製造にあたっては、ｎ⁺⁺半導体基板上のｎ半導体層に、幅の異なるトレンチを形成し、そのトレンチ内にｐ半導体を、途中で不純物濃度を高くしてエピタキシャル成長させることにより、ピッチの異なるｐ仕切り領域１３，２０を形成する。
【選択図】 図２

Description

この発明は、ｎ型半導体領域とｐ型半導体領域とを交互に繰り返し接合した構成の並列ｐｎ構造をドリフト部に有する半導体装置およびその製造方法に関する。

一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、高抵抗のｎ^-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、このｎ^-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。

その一方で、高抵抗のｎ^-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。したがって、ｎ^-ドリフト層が薄くなると、Ｐベース領域とｎ^-ドリフト層との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ^-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。

このトレードオフ関係は、ＩＧＢＴやバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。

上述したトレードオフ関係による問題の解決法として、ドリフト部を、不純物濃度を高めたｎ型半導体領域よりなるドリフト領域とｐ型半導体領域よりなる仕切領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした超接合半導体素子が公知である（たとえば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。このような構造の半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト部全体を空乏化するため、高耐圧化を図ることができる。

ここで、超接合半導体素子において耐圧を確保しつつ低オン抵抗を得るためには、並列ｐｎ構造のｎ型半導体領域とｐ型半導体領域の総不純物量を概ね同じにし、それぞれの領域で深さ方向の不純物濃度が概ね均一となるようにする必要がある。たとえば、並列ｐｎ構造のｎ型半導体領域とｐ型半導体領域の幅が同じ場合には、ｎ型半導体領域の不純物濃度とｐ型半導体領域の不純物濃度を概ね同じにすれば、総不純物量を概ね同じにすることができる。しかし、従来の超接合半導体素子では、アバランシェ降伏時の動作抵抗が負性抵抗となるため、アバランシェ電流による局部集中が起こりやすく、十分なアバランシェ耐量を確保することは困難である。

そこで、本発明者らは、ドリフト部の並列ｐｎ構造において、ｐ型半導体領域の中央部の不純物濃度を、ｎ型半導体領域との接合面に近い側部の不純物濃度よりも高くすることによって、アバランシェ降伏時の負性抵抗を改善し、アバランシェ耐量の向上を図るようにした半導体装置について、先に出願している（特願２００２−２３５６３５号）。また、本発明者らは、ドリフト部を取り囲む耐圧部を、ｎ型半導体領域とｐ型半導体領域とを交互に繰り返し接合した並列ｐｎ構造で構成し、さらには耐圧部の並列ｐｎ構造を、ドリフト部の並列ｐｎ構造よりも微細な構造とすることによって、耐圧部で十分な耐圧を確保するようにした半導体装置について、先に出願している（特許文献５参照。）。この特許文献５では、ｎ型半導体層のエピタキシャル成長とｐ型不純物の選択イオン注入を繰り返しおこなうことによって、並列ｐｎ構造を作製している。

欧州特許出願公開第００５３８５４号明細書 米国特許第５２１６２７５号明細書 米国特許第５４３８２１５号明細書 特開平９−２６６３１１号公報 特開２００１−２９８１９０号公報

しかしながら、特願２００２−２３５６３５号では、十分な耐圧を確保するための耐圧部の構成については、言及されていない。一方、上記特許文献５には、アバランシェ耐量を確保するための活性部の構成は、記載されていない。また、上記特許文献５に記載されているように、エピタキシャル成長と選択イオン注入の繰り返しによって耐圧部の微細な並列ｐｎ構造を作製する場合には、少しずつエピタキシャル成長をおこない、その都度、選択イオン注入をおこなうようにして、注入イオンがイオンの注入面と平行な方向へ広く拡散するのを抑える必要がある。そのため、エピタキシャル成長と選択イオン注入の繰り返し回数が増えてしまい、製造コストが非常に高くなるという問題点がある。

この発明は、上述した事情に鑑みてなされたものであり、アバランシェ耐量を確保することができる活性部の構造と、十分な耐圧を確保することができる耐圧部の構造とを兼ね備えることによって、十分なアバランシェ耐量と安定した耐圧を両立させた半導体装置を提供することを目的とする。また、十分なアバランシェ耐量と安定した耐圧を両立させた半導体装置を、トレンチ内をエピタキシャル成長層によって埋め込む方法により、少ない工数で安価に作製することができる半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の半導体領域と、第２導電型の半導体領域とが、交互に繰り返し接合された並列ｐｎ構造を、第１導電型の低抵抗層上に有する半導体装置であって、前記並列ｐｎ構造は、前記第１導電型の半導体領域と前記第２導電型の半導体領域との接合の繰り返しの周期が第１の周期である第１の並列ｐｎ構造部と、前記第１の周期よりも短い第２の周期である第２の並列ｐｎ構造部を有し、前記第１の並列ｐｎ構造部では、前記第２導電型の半導体領域の不純物濃度が、前記第１導電型の半導体領域との接合部に近い第１の外側領域よりも、該第１の外側領域の内側で、かつ前記第１の並列ｐｎ構造部の表面から所定の深さまでの第１の内側領域で、高くなっていることを特徴とする。

この請求項１の発明によれば、並列ｐｎ構造でアバランシェが発生すると、並列ｐｎ構造のポテンシャル分布によって、発生したホールはｐ型半導体領域の中央部を流れてソース電極へ抜けていき、一方、電子はｎ型半導体領域の中央部を流れてドレイン電極へ抜けていくが、その際、ｐ型半導体領域の中央部の不純物濃度が高いため、アバランシェ発生時のチャージバランスが確保される。したがって、負性抵抗が改善され、アバランシェ耐量が向上する。

また、請求項１の発明によれば、耐圧部におけるｐ型半導体領域は、ガードリングと同様の効果を有しているので、耐圧部において並列ｐｎ構造の周期を短くすることによって、ガードリングの間隔を狭めるのと同じ効果が得られる。したがって、耐圧部の空乏層が伸びやすくなり、耐圧が向上する。また、半導体装置を製造するにあたっては、半導体基板に並列ｐｎ構造を作製した後、その基板表面にＭＯＳ（金属−酸化膜−絶縁体）構造を形成する。ＭＯＳ構造の形成時に熱履歴が加わるので、不純物の相互拡散によって並列ｐｎ構造の不純物濃度が低下する。並列ｐｎ構造の周期が短いほど、不純物濃度の低下の割合が大きいので、耐圧部における並列ｐｎ構造のｎ型半導体領域の不純物濃度は、活性部における並列ｐｎ構造のｎ型半導体領域の不純物濃度よりも低くなり、耐圧の向上に寄与する。

請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第２の並列ｐｎ構造部では、前記第２導電型の半導体領域の不純物濃度が、前記第１導電型の半導体領域との接合部に近い第２の外側領域よりも、該第２の外側領域の内側で、かつ前記第２の並列ｐｎ構造部の表面から所定の深さまでの第２の内側領域で、高くなっていることを特徴とする。

この請求項２の発明によれば、耐圧部の並列ｐｎ構造において、ｐ型半導体領域の表面側での不純物濃度が高くなっていることによって、耐圧部の空乏層がより広がりやすくなるので、より一層、安定して耐圧を確保することができる。

請求項３の発明にかかる半導体装置は、請求項２に記載の発明において、前記第１の内側領域の、前記並列ｐｎ構造の表面に平行な断面の面積は、前記第２の内側領域の、前記並列ｐｎ構造の表面に平行な断面の面積よりも、大きいことを特徴とする。請求項４の発明にかかる半導体装置は、請求項２または３に記載の発明において、前記第１の内側領域は、前記第２の内側領域よりも、前記並列ｐｎ構造の表面に対して深いことを特徴とする。請求項５の発明にかかる半導体装置は、請求項２〜４のいずれか一つに記載の発明において、前記第１の外側領域の、前記第１の内側領域との境界面に対して垂直な方向の幅と、前記第２の外側領域の、前記第２の内側領域との境界面に対して垂直な方向の幅とは、おおむね同じであることを特徴とする。

請求項６の発明にかかる半導体装置は、請求項２〜５のいずれか一つに記載の発明において、前記第１の内側領域の不純物濃度は、前記第２の内側領域の不純物濃度よりも、高いことを特徴とする。請求項７の発明にかかる半導体装置は、請求項２〜６のいずれか一つに記載の発明において、前記第１の外側領域の不純物濃度は、前記第２の外側領域の不純物濃度よりも、高いことを特徴とする。請求項８の発明にかかる半導体装置は、請求項１〜７のいずれか一つに記載の発明において、前記第１の並列ｐｎ構造部の前記第１導電型の半導体領域の不純物濃度は、前記第２の並列ｐｎ構造部の前記第１導電型の半導体領域の不純物濃度よりも、高いことを特徴とする。請求項９の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１の並列ｐｎ構造部の前記第２導電型の半導体領域の不純物濃度は、前記第２の並列ｐｎ構造部の前記第２導電型の半導体領域の不純物濃度よりも、高いことを特徴とする。

請求項１０の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、前記第２の並列ｐｎ構造部は、前記第１の並列ｐｎ構造部の周縁部に配置されていることを特徴とする。請求項１１の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、前記並列ｐｎ構造の平面的パターンは、ストライプ状であることを特徴とする。

請求項１２の発明にかかる半導体装置は、請求項１１に記載の発明において、平面形状が矩形状をなす素子領域の中央部に前記第１の並列ｐｎ構造部が配置されており、前記素子領域の中央部に配置された前記第１の並列ｐｎ構造部の第１導電型の半導体領域の長手方向に垂直な辺に沿う周縁部に前記第１の並列ｐｎ構造部が配置され、前記素子領域の中央部に配置された前記第１の並列ｐｎ構造部の第１導電型の半導体領域の長手方向に平行な辺に沿う周縁部に前記第２の並列ｐｎ構造部が配置されていることを特徴とする。請求項１３の発明にかかる半導体装置は、請求項１０〜１２のいずれか一つに記載の発明において、前記第２の並列ｐｎ構造部の少なくとも一部が、耐圧構造の少なくとも一部を構成していることを特徴とする。

また、上述した課題を解決し、目的を達成するため、請求項１４の発明にかかる半導体装置の製造方法は、第１導電型の半導体よりなる低抵抗層上に、該低抵抗層よりも高抵抗な第１導電型の半導体をエピタキシャル成長させる工程と、前記エピタキシャル成長により前記低抵抗層上に積層された前記第１導電型の半導体層にトレンチを形成する工程と、前記第１導電型の半導体層に形成された前記トレンチ内に、第２導電型の半導体をエピタキシャル成長させて、前記トレンチを前記第２導電型の半導体領域で埋める工程とを含み、前記第１導電型の半導体層にトレンチを形成する際に、同一素子領域内に２以上の異なる幅および周期のトレンチを形成することを特徴とする。

この請求項１４の発明によれば、並列ｐｎ構造を構成する第１導電型の半導体領域および第２導電型の半導体領域のそれぞれの幅および周期を短くしても、１回のトレンチエッチングでそのような幅および周期の短いトレンチを形成した後、１回のエピタキシャル成長でトレンチを理め込むことができるので、エピタキシャル成長と選択イオン注入を繰り返しおこなうのに比べて、工程数を大幅に少なくして異なる幅および周期の並列ｐｎ構造を作製することができる。

また、耐圧部に、活性部の並列ｐｎ構造を構成する第１導電型の半導体領域および第２導電型の半導体領域のそれぞれの幅および周期よりも短い幅および周期の第１導電型の半導体領域および第２導電型の半導体領域よりなる並列ｐｎ構造を配置する場合、耐圧部の並列ｐｎ構造を形成するためのトレンチパターンを活性部の並列ｐｎ構造を形成するためのトレンチパターンよりも微細にするだけでよい。したがって工程数を増加させなくてよいので製造コストをほとんど上昇させずに、耐圧部に微細な並列ｐｎ構造を作製することができる。

請求項１５の発明にかかる半導体装置の製造方法は、請求項１４に記載の発明において、前記第１導電型の半導体層にトレンチを形成する際に、最も幅の狭いトレンチが前記低抵抗層に達するまで、半導体層にトレンチを形成する処理を続けることを特徴とする。請求項１６の発明にかかる半導体装置の製造方法は、請求項１４または１５に記載の発明において、前記第１導電型の半導体層にトレンチを形成する際に、第１の幅および周期を有する第１のトレンチ、および該第１のトレンチの周縁部に、第２の幅および周期を有する第２のトレンチを形成することを特徴とする。

請求項１７の発明にかかる半導体装置の製造方法は、請求項１６に記載の発明において、前記第１導電型の半導体層にトレンチを形成する際に、前記第２のトレンチの第２の幅および周期を、前記第１のトレンチの第１の幅および周期よりも、短くすることを特徴とする。請求項１８の発明にかかる半導体装置の製造方法は、請求項１４または１５に記載の発明において、前記第１導電型の半導体層にトレンチを形成する際に、トレンチの平面的パターンをストライプ状にすることを特徴とする。

請求項１９の発明にかかる半導体装置の製造方法は、請求項１８に記載の発明において、前記第１導電型の半導体層にトレンチを形成する際に、平面形状が矩形状をなす素子領域の中央部に第１の幅および周期を有する第１のトレンチ、前記素子領域の中央部の前記第１のトレンチの長手方向に垂直な辺に沿う周縁部に第１の幅および周期を有する第１のトレンチ、前記素子領域の中央部の前記第１のトレンチの長手方向に平行な辺に沿う周縁部に第２の幅および周期を有する第２のトレンチを形成することを特徴とする。請求項２０の発明にかかる半導体装置の製造方法は、請求項１９に記載の発明において、前記第１導電型の半導体層にトレンチを形成する際に、前記第２のトレンチの第２の幅および周期を、前記第１のトレンチの第１の幅および周期よりも、短くすることを特徴とする。

請求項２１の発明にかかる半導体装置の製造方法は、請求項１４〜２０のいずれか一つに記載の発明において、前記トレンチを第２導電型の半導体領域で埋めている途中で、該第２導電型の半導体領域の不純物濃度を１回以上変化させることを特徴とする。請求項２２の発明にかかる半導体装置の製造方法は、請求項２１に記載の発明において、前記トレンチを第２導電型の半導体領域で埋めている途中で、該第２導電型の半導体領域の不純物濃度を高く変化させることを特徴とする。

請求項２３の発明にかかる半導体装置の製造方法は、請求項２１または２２に記載の発明において、前記トレンチを第２導電型の半導体領域で埋めている途中で、幅の狭いトレンチが埋まった後、幅の広いトレンチが完全に埋まる前に、該第２導電型の半導体領域の不純物濃度を変化させ、その変化した不純物濃度の半導体で幅の広いトレンチを完全に埋めることを特徴とする。

この請求項２３の発明によれば、活性部では、ｎ型半導体領域と、そのｎ型半導体領域との接合部に近い外側領域よりも、その接合部から離れた内側領域の不純物濃度の方が高いｐ型半導体領域とからなる並列ｐｎ構造が得られる。その際、エピタキシャル成長中の不純物濃度を変更するには、エピタキシャル成長の途中でガス流量の比を変更するだけでよいので、連続した一回のエピタキシャル成長工程でトレンチの埋め込みを終えることができる。

請求項２４の発明にかかる半導体装置の製造方法は、請求項２１または２２に記載の発明において、前記トレンチを第２導電型の半導体領域で埋めている途中で、幅の狭いトレンチが完全に埋まる前に、該第２導電型の半導体領域の不純物濃度を変化させ、その変化した不純物濃度の半導体ですべてのトレンチを完全に埋めることを特徴とする。

この請求項２４の発明によれば、活性部および耐圧部では、ｎ型半導体領域と、そのｎ型半導体領域との接合部に近い外側領域よりも、その接合部から離れた内側領域の不純物濃度の方が高いｐ型半導体領域とからなる並列ｐｎ構造が得られる。その際、エピタキシャル成長中の不純物濃度を変更するには、エピタキシャル成長の途中でガス流量の比を変更するだけでよいので、連続した一回のエピタキシャル成長工程でトレンチの埋め込みを終えることができる。

本発明によれば、１回のエピタキシャル成長工程と、１回のトレンチエッチング工程と、１回の埋め込みエピタキシャル成長工程という少ない工程数で半導体装置を製造することによっても、十分なアバランシェ耐量と安定した耐圧を両立させた半導体装置が安価に得られるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。以下の説明および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに付す⁺もしくは⁺⁺、または^-は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを表す。なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、本発明の実施の形態１にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図１では、並列ｐｎ構造の表面層およびその上に形成される素子の表面構造については省略している。以下の説明では、便宜上、並列ｐｎ構造のｎドリフト領域とｐ仕切り領域とが交互に並ぶ方向をｘ方向とし、各ｎドリフト領域および各ｐ仕切り領域が伸びる方向をｙ方向とする。

図１に示すように、ＭＯＳＦＥＴのオン状態において電流が流れる活性部は、たとえば矩形状をなすチップの中央部に配置されており、チップの周縁部に設けられた耐圧部で囲まれている。ドリフト層を構成する並列ｐｎ構造は、矩形状のチップのｘ方向の一辺から、その対辺までｙ方向に伸びるｎドリフト領域１２，ｎ領域１９およびｐ仕切り領域１３，２０を、ｘ方向に交互に繰り返し接合した、ストライプ状の平面形状をなす構成となっている。

並列ｐｎ構造は、第１の並列ｐｎ構造部１と第２の並列ｐｎ構造部２に分けられる。第１の並列ｐｎ構造部１と第２の並列ｐｎ構造部２とは、第１の並列ｐｎ構造部１のｎドリフト領域１２と第２の並列ｐｎ構造部２のｐ仕切り領域２０とで接している。第２の並列ｐｎ構造部２のｎ領域１９およびｐ仕切り領域２０の幅および繰り返しの周期は、第１の並列ｐｎ構造部１のｎドリフト領域１２およびｐ仕切り領域１３の幅および繰り返しの周期よりも短い。実施の形態１では、ｎドリフト領域１２，ｎ領域１９およびｐ仕切り領域１３，２０は、矩形状のチップのｘ方向の一辺からその対辺に至るまで連続しており、途中でその幅および周期は変わらない。

活性部の並列ｐｎ構造は、第１の並列ｐｎ構造部１でできている。耐圧部の、矩形状のチップのｘ方向の辺と活性部との間の領域は、活性部から続く第１の並列ｐｎ構造部１となっている。また、耐圧部において、矩形状のチップのｙ方向の辺に沿う領域は、第２の並列ｐｎ構造部２、すなわち微細な並列ｐｎ構造となっている。つまり、並列ｐｎ構造は、矩形状のチップのｘ方向の一辺とその対辺との間で、活性部を含まない領域では、活性部を含む領域よりも微細なピッチとなっている。また、矩形状のチップのｙ方向の辺を終端とする縁は、ｎ領域２２となっている。さらに、矩形状のチップの四辺に沿って、チャネルストッパー領域２３が設けられている。

図２は、図１中の、活性部および耐圧部をｘ方向に横切る切断線Ａ−Ａ’における断面構成を示す縦断面図である。図２に示すように、第１の並列ｐｎ構造部１および第２の並列ｐｎ構造部２が、それぞれ活性部および耐圧部において、低抵抗層であるｎ⁺⁺ドレイン層１１の表面上に設けられている。ドレイン電極２４は、ｎ⁺⁺ドレイン層１１の裏面に設けられている。

活性部における断面構成はつぎのようになっている。図２に示すように、第１の並列ｐｎ構造部１のｐ仕切り領域１３は、ｎドリフト領域１２との接合部から離れた内側領域（第１の内側領域）に、ｎドリフト領域１２との接合部に近い外側領域（第１の外側領域）よりも不純物濃度の高いｐ⁺領域１４を有している。このｐ⁺領域１４は、第１の並列ｐｎ構造部１の表面から所定の深さまで設けられている。図２に示す例では、ｐ⁺領域１４は、ｐ仕切り領域１３の途中まで設けられており、ｎ⁺⁺ドレイン層１１には接していない。

ｐウェル領域１５は、ｐ仕切り領域１３に連続して、第１の並列ｐｎ構造部１の表面層に選択的に設けられている。ｎ⁺ソース領域１６は、ｐウェル領域１５の内部において、ｐウェル領域１５の表面層に選択的に設けられている。ｐ⁺コンタクト領域２８は、ｐウェル領域１５の内部において、ｐウェル領域１５の表面層に選択的に設けられている。多結晶シリコンよりなるゲート電極１７は、ｐウェル領域１５の、ｎ⁺ソース領域１６とｎドリフト領域１２とに挟まれた表面上に、ゲート絶縁膜１８を介して設けられている。ソース電極２５は、第１の並列ｐｎ構造部１の上に設けられており、ｎ⁺ソース領域１６およびｐ⁺コンタクト領域２８の表面に共通に接触している。

耐圧部における断面構成はつぎのようになっている。図２に示すように、フィールドプレート酸化膜２１は、第１の並列ｐｎ構造部１の、第２の並列ｐｎ構造部２のｐ仕切り領域２０に接するｎドリフト領域１２から、第２の並列ｐｎ構造部２の、チップ終端のｎ領域２２に接するｐ仕切り領域２０までの半導体表面を被覆している。フィールドプレート酸化膜２１は、電界集中の緩和、並びに素子表面の保護および安定化に寄与する。ソース電極２５は、活性部からフィールドプレート酸化膜２１の上へ伸び、フィールドプレート酸化膜２１の途中まで設けられている。つまり、電界が集中するソース電極２５の終端は、耐圧部上に位置している。

チップ終端のｎ領域２２は、後述する製造方法においてｎ⁺⁺ドレイン層１１の上にエピタキシャル成長させたｎ半導体層がそのまま残った領域である。したがって、ｎ領域２２の不純物濃度は、第１の並列ｐｎ構造部１のｎドリフト領域１２と同程度（１×１０¹⁵ｃｍ^-3以上）である。そのため、ｎ領域２２では、空乏層はほとんど伸びないので、空乏層が伸張してくる可能性のあるフィールドプレート酸化膜２１の下の部分は、図示したように、ｎ領域１９およびｐ仕切り領域２０が続いていることが望ましい。

低抵抗のチャネルストッパー領域２３は、チップ終端のｎ領域２２の表面層に設けられている。ストッパー電極２６は、チャネルストッパー領域２３に接し、フィールドプレート酸化膜２１の途中の上まで伸びている。ストッパー電極２６は、ソース電極２５から離れており、ストッパー電極２６にはドレイン電極２４と同じ電位が印加される。

特に限定されるものではないが、一例として、６００Ｖクラスの耐圧を有する半導体素子について、各部の寸法および不純物濃度を挙げる。ｎ⁺⁺ドレイン層１１の比抵抗は、０．０１Ωｃｍである。ｎ⁺⁺ドレイン層１１の厚さは、３５０μｍ程度である。ｐウェル領域１５を含む並列ｐｎ構造の厚さは、５０μｍ程度である。ｐウェル領域１５の深さは、約３μｍである。

第１の並列ｐｎ構造部１では、ｐ仕切り領域１３のｘ方向の幅は、ｐ⁺領域１４（第１の内側領域）で２μｍ程度であり、ｐ⁺領域１４以外の領域（第１の外側領域）で片側１．５μｍ程度ずつであり、合計３μｍ程度であり、両者を合わせて５μｍである。ｐ仕切り領域１３の不純物濃度は、ｐ⁺領域１４（第１の内側領域）で４．９×１０¹⁵ｃｍ^-3程度であり、ｐ⁺領域１４以外の領域（第１の外側領域）で４．４６×１０¹⁵ｃｍ^-3程度である。ｎドリフト領域１２のｘ方向の幅は、５μｍである。ｎドリフト領域１２の不純物濃度は、一定であり、４．４６×１０¹⁵ｃｍ^-3程度である。

第２の並列ｐｎ構造部２では、ｎ領域１９およびｐ仕切り領域２０のｘ方向の幅は、ともに３μｍである。また、ｎ領域１９およびｐ仕切り領域２０の不純物濃度は、それぞれ第１の並列ｐｎ構造部１のｎドリフト領域１２およびｐ仕切り領域１３の不純物濃度よりも低く、ともに８×１０¹⁴ｃｍ^-3程度である。

つぎに、上述した構成の半導体装置の動作について説明する。ゲート電極１７に正電圧が印加されると、ｐウェル領域１５の、ゲート電極１７の直下の領域の表面層に反転層が誘起される。そして、この反転層を介して、ｎ⁺ソース領域１６からｎドリフト領域１２の表面層のチャネル領域１２ａに電子が注入される。チャネル領域１２ａに注入された電子は、ｎドリフト領域１２を通ってｎ⁺⁺ドレイン層１１に到達する。それによって、ドレイン電極２４とソース電極２５が導通する。

ゲート電極１７に印加された正電圧が取り除かれると、ｐウェル領域１５の表面層に誘起されていた反転層が消滅する。それによって、ドレイン電極２４とソース電極２５との間の導通が解消され、ドレイン電極２４とソース電極２５との間が遮断される。第１の並列ｐｎ構造部１の各ｐ仕切り領域１３は、ｐウェル領域１５を介してソース電極２５に電気的に接続されているので、逆バイアス電圧がさらに大きくなると、ｐウェル領域１５とチャネル領域１２ａとの間のｐｎ接合Ｊａからｎドリフト領域１２およびｐ仕切り領域１３内に、それぞれ空乏層が広がる。それによって、ｎドリフト領域１２およびｐ仕切り領域１３が空乏化される。その際、空乏層は、各ｎドリフト領域１２において、その両側のｐ仕切り領域１３からｎドリフト領域１２の幅方向に広がるので、非常に速く空乏化する。したがって、ｎドリフト領域１２の不純物濃度を高めることができる。

上述したように、第１の並列ｐｎ構造部１では、ｐ仕切り領域１３の内側領域に不純物濃度の高いｐ⁺領域１４が設けられている。それによって、アバランシェ発生時のチャージバランスが確保され、負性抵抗が改善されて、動作抵抗が正となる。動作抵抗が正になると、アバランシェ電流が流れるとともに、耐圧が上昇するので、アバランシェはｐ⁺領域１４の全体で発生する。それによって、アバランシェ電流の集中が起こらないので、アバランシェ耐量が向上する。

つぎに、ＭＯＳＦＥＴがオフ状態であるときの耐圧部の振る舞いについて説明する。まず、図２に示す断面、すなわち活性部および耐圧部をｘ方向に横切る断面での振る舞いについて説明する。耐圧部において活性部からソース電極２５が伸びている領域では、フィールドプレート酸化膜２１の直下における電位が一定である。したがって、第２の並列ｐｎ構造部２のｎ領域１９とｐ仕切り領域２０とのｐｎ接合から空乏層が広がり、耐圧が保持される。

一方、ソース電極２５のない領域では、ｐ仕切り領域２０はフローティングとなる。したがって、この領域では、ｐ仕切り領域２０は、第２の並列ｐｎ構造部２の表面からｎ⁺⁺ドレイン層１１まで貫かれたガードリングとして機能することになる。つまり、第２の並列ｐｎ構造部２において、ソース電極２５のない領域は、周期的にｐ仕切り領域２０によるガードリングを設けた構造となる。たとえば、上述したように、ｎ領域１９およびｐ仕切り領域２０の幅がともに３μｍであれば、ガードリングの周期は６μｍである。

仮に、活性部および耐圧部をｘ方向に横切る断面においても、活性部の第１の並列ｐｎ構造部１と同様に、並列ｐｎ構造として、それぞれ幅が５μｍであり、不純物濃度が４．４６×１０¹⁵ｃｍ^-3であるｎ領域およびｐ仕切り領域を設けた場合には、ガードリングの周期は、１０μｍとなる。それに対して、本実施の形態では、ガードリングの周期は６μｍであり、またｎ領域１９およびｐ仕切り領域２０の不純物濃度は、ともに８×１０¹⁴ｃｍ^-3であるので、耐圧が著しく向上する。

一方、図１中の、活性部および耐圧部をｙ方向に横切る切断線Ｂ−Ｂ’における断面の耐圧部では、上述したように、活性部の第１の並列ｐｎ構造部１がそのまま延長された構造となっている。この断面における耐圧部では、各ｐ仕切り領域１３は、ドレイン電極２４に落ちているので、各ｐ仕切り領域２０と各ｎ領域１９のｐｎ接合から空乏層が広がる。つまり、ドレイン電極２４からストッパー電極２６まで超接合構造が続いている構造になっている。したがって、ドレイン電極２４からストッパー電極２６までの距離が、活性部における第１の並列ｐｎ構造部１の深さよりも長ければ、十分に耐圧を確保することができるので、活性部および耐圧部をｙ方向に横切る断面における耐圧部では、並列ｐｎ構造のピッチを変更しなくてもよい。

つぎに、実施の形態１の半導体装置の製造方法について説明する。まず、図３に示すように、たとえば、比抵抗が０．０１Ωｃｍであり、厚さが３５０μｍ程度である低抵抗のｎ⁺⁺半導体基板３１上に、不純物濃度が６×１０¹⁵ｃｍ^-3程度であるｎ半導体層３２を５０μｍの厚さまでエピタキシャル成長させる。

ついで、図４に示すように、エピタキシャル成長させたｎ半導体層３２の表面上にマスク酸化膜３３を酸化やＣＶＤ法により、たとえば、１６０００オングストロームの厚さに形成する。そして、フォトリソグラフィ工程により、マスク酸化膜３３にトレンチ形状のパターニングを施す。ついで、たとえば、ＲＩＥ法などによって、ｎ半導体層３２に、５μｍおきに幅５μｍの第１のトレンチ３４と、３μｍおきに幅３μｍの第２のトレンチ３５を、ｎ⁺⁺半導体基板３１に達する深さまで掘り込む。

活性部となる領域には、第１のトレンチ３４を掘り込む。耐圧部となる領域の、矩形状のチップのｘ方向の辺と活性部となる領域との間の領域には、第１のトレンチ３４を掘り込む。また、耐圧部となる領域において、矩形状のチップのｙ方向の辺に沿う領域には、第２のトレンチ３５を掘り込む。

トレンチを掘り込む際、つぎのことに注意する。すなわち、トレンチ３４，３５の幅が異なる場合、幅の狭い第２のトレンチ３５では、トレンチ形成時のプラズマの量が少なくなるので、幅の広い第１のトレンチ３４よりも浅くなる。したがって、第１のトレンチ３４がｎ⁺⁺半導体基板３１に丁度到達する深さでトレンチを掘ると、第２のトレンチ３５はｎ⁺⁺半導体基板３１まで到達しない。そのため、後の工程でトレンチ３４，３５内をｐ半導体で埋めた場合、図１５に示すように、耐圧部では、ｐ仕切り領域２０がｎ⁺⁺ドレイン層１１に達しない構造となってしまい、耐圧が低下してしまうという不具合を生じる。これを防ぐため、幅の狭い第２のトレンチ３５がｎ⁺⁺半導体基板３１に達するまで、トレンチを掘る必要がある。

トレンチ３４，３５を形成した後、図５に示すように、エピタキシャル成長をおこなって、第２のトレンチ３５をｐ半導体３６で完全に埋める。この時点では、第２のトレンチ３５よりも幅の広い第１のトレンチ３４は、ｐ半導体３６で埋め尽くされずに、その中央部に空隙３７が残る状態となる。ｐ半導体３６の不純物濃度は、先にエピタキシャル成長させたｎ半導体層３２と同じ６×１０¹⁵ｃｍ^-3程度とする。

エピタキシャル成長を継続しておこなっている途中で、第２のトレンチ３５がｐ半導体３６で完全に埋まった後、第１のトレンチ３４がｐ半導体３６で完全に埋まる前に、チャンバー内に供給するガス濃度比を変更し、図６に示すように、第１のトレンチ３４に残った空隙３７を、ｐ半導体３６よりも高い不純物濃度のｐ⁺半導体３８で埋める。ｐ⁺半導体３８の不純物濃度は、たとえば６．６×１０¹⁵ｃｍ^-3程度とする。この一連のエピタキシャル成長において、トレンチエッチングの際に用いたマスク酸化膜３３は、表面部へのエピタキシャル成長を防ぐマスクとなる。

このエピタキシャル成長では、ウェハ面内での各トレンチの深さおよび幅の違い、あるいはウェハ面内でのエピタキシャル成長速度の違いに起因して、各トレンチごとで段差が発生する。この段差を後の工程に残さないために、すべてのトレンチに対してｐ⁺半導体３８をマスク酸化膜３３の表面よりも上まで十分に成長させる。そして、エピタキシャル成長時に発生した段差を表面の研磨により除去し、続けてマスク酸化膜３３の除去と平坦化をおこなうことにより、図７に示す半導体装置の基板ができあがる。

図７に示す基板において、ｎ⁺⁺半導体基板３１は、低抵抗層である前記ｎ⁺⁺ドレイン層１１となる。ｎ⁺⁺半導体基板３１上にエピタキシャル成長させたｎ半導体層３２の、活性部となる領域、および耐圧部となる領域の、矩形状のチップのｘ方向の辺と活性部となる領域との間の領域（図７には、現れていない）にそれぞれ残った部分３２ａは、前記第１の並列ｐｎ構造部１のｎドリフト領域１２となる。また、同ｎ半導体層３２の、耐圧部となる領域において、矩形状のチップのｙ方向の辺に沿う領域に残った部分３２ｂは、前記第２の並列ｐｎ構造部２のｎ領域１９となる。さらに、同ｎ半導体層３２の、トレンチが形成されずに残ったチップ終端部分３２ｃは、前記ｎ領域２２となる。

また、トレンチに埋め込まれたｐ半導体３６のうち、幅の広い第１のトレンチ３４に埋め込まれたｐ半導体３６ａ、およびその内側領域に埋め込まれたｐ⁺半導体３８は、それぞれ前記第１の並列ｐｎ構造部１のｐ仕切り領域１３およびｐ⁺領域１４となる。同ｐ半導体３６のうち、幅の狭い第２のトレンチ３５に埋め込まれたｐ半導体３６ｂは、前記第２の並列ｐｎ構造部２のｐ仕切り領域２０となる。

そして、この基板に、ＭＯＳ構造およびフィールドプレート酸化膜２１を作製した後、ドレイン電極２４、ソース電極２５およびストッパー電極２６を蒸着し、パッシベーション膜を積層すれば、図２に示す構成の半導体装置ができあがる。なお、図２では、パッシベーション膜は省略されている。ＭＯＳ構造を作製する際の熱履歴により、ｎ半導体部分３２ａ，３２ｂ、ｐ半導体３６ａ，３６ｂおよびｐ⁺半導体３８の間で不純物の相互拡散が起こり、それぞれの不純物濃度が低下する。

第１の並列ｐｎ構造部１のｎ領域１２となるｎ半導体部分３２ａおよびｐ仕切り領域１３となるｐ半導体３６ａの不純物濃度は、ともに４．４６×１０¹⁵ｃｍ^-3程度となる。ｐ⁺領域１４となるｐ⁺半導体３８の不純物濃度は、４．９×１０¹⁵ｃｍ^-3程度となる。また、第２の並列ｐｎ構造部２のｎ領域１９となるｎ半導体部分３２ｂおよびｐ仕切り領域２０となるｐ半導体３６ｂの不純物濃度は、ともに８×１０¹⁴ｃｍ^-3程度となる。

実施の形態２．
図８は、本発明の実施の形態２にかかる縦型ＭＯＳＦＥＴチップの活性部および耐圧部をｘ方向に横切る断面構成を示す縦断面図である。ただし、ｘ方向およびｙ方向については、実施の形態１と同じとする。したがって、図８は、図１中の切断線Ａ−Ａ’に相当する断面の構成を示している。

図８に示すように、実施の形態２では、第１の並列ｐｎ構造部１のｐ仕切り領域１３と同様に、第２の並列ｐｎ構造部２のｐ仕切り領域２０は、ｎ領域１９との接合部から離れた内側領域（第２の内側領域）に、ｎ領域１９との接合部に近い外側領域（第２の外側領域）よりも不純物濃度の高いｐ⁺領域２７を有している。その他の構成は、実施の形態１と同じである。以下、実施の形態１と異なる点についてのみ、説明する。

ｐ⁺領域２７は、第２の並列ｐｎ構造部２の表面から所定の深さまで設けられており、第１の並列ｐｎ構造部１のｐ⁺領域１４（第１の内側領域）よりも浅い。また、ｐ⁺領域２７のｘ方向の幅は、ｐ⁺領域１４のｘ方向の幅よりも狭く、たとえば１μｍ程度である。したがって、ｐ⁺領域２７の、第２の並列ｐｎ構造部２の表面に平行な断面の面積は、ｐ⁺領域１４の、第１の並列ｐｎ構造部１の表面に平行な断面の面積よりも小さい。また、ｐ仕切り領域２０の、ｐ⁺領域２７以外の領域（第２の外側領域）のｘ方向の幅は、ｐ仕切り領域１３の、ｐ⁺領域１４以外の領域（第１の外側領域）のｘ方向の幅とおおむね同じであり、たとえば、片側１μｍ程度ずつであり、合計２μｍ程度である。したがって、ｐ⁺領域１４の幅は３μｍ程度である。

ｐ⁺領域２７の不純物濃度は、ｐ⁺領域１４の不純物濃度よりも低く、たとえば８．８×１０¹⁴ｃｍ^-3程度である。ｐ仕切り領域２０の、ｐ⁺領域２７以外の領域の不純物濃度は、ｐ仕切り領域１３の、ｐ⁺領域１４以外の領域の不純物濃度よりも低く、たとえば８×１０¹⁴ｃｍ^-3程度である。特に断らない限り、その他の寸法や不純物濃度は、実施の形態１と同じである。実施の形態２のように、耐圧部の中央部に不純物濃度の高い領域が存在すると、空乏層がより一層、伸びやすくなるので、実施の形態１に比べて、耐圧を確保しやすいという効果が得られる。

実施の形態２の半導体装置を製造するにあたっては、まず、図３および図４に示すように、ｎ⁺⁺半導体基板３１上にｎ半導体層３２をエピタキシャル成長させた後、マスク酸化膜３３を用いて第１および第２のトレンチ３４，３５を形成する。ついで、図９に示すように、ｐ半導体３６のエピタキシャル成長をおこなう。その際、第１のトレンチ３４および第２のトレンチ３５がｐ半導体３６で埋め尽くされずに、その中央部にそれぞれ空隙３７および空隙３９が残る状態で、チャンバー内に供給するガス濃度比を変更する。

そして、図１０に示すように、それら空隙３７，３９を、ｐ半導体３６よりも高い不純物濃度のｐ⁺半導体３８で埋め、表面の段差を消滅させることにより、半導体装置の基板ができあがる。ｐ半導体３６の不純物濃度は、先にエピタキシャル成長させたｎ半導体層３２と同じ６×１０¹⁵ｃｍ^-3程度とする。ｐ⁺半導体３８の不純物濃度は、たとえば６．６×１０¹⁵ｃｍ^-3程度とする。

図１０に示す基板において、トレンチに埋め込まれたｐ半導体３６のうち、幅の広い第１のトレンチ３４に埋め込まれたｐ半導体３６ａ、およびその内側領域に埋め込まれたｐ⁺半導体３８ａは、それぞれ前記第１の並列ｐｎ構造部１のｐ仕切り領域１３およびｐ⁺領域１４となる。同ｐ半導体３６のうち、幅の狭い第２のトレンチ３５に埋め込まれたｐ半導体３６ｂ、およびその内側領域に埋め込まれたｐ⁺半導体３８ｂは、それぞれ前記第２の並列ｐｎ構造部２のｐ仕切り領域２０およびｐ⁺領域２７となる。

そして、この基板に、ＭＯＳ構造およびフィールドプレート酸化膜２１を作製した後、ドレイン電極２４、ソース電極２５およびストッパー電極２６を蒸着し、図示省略したパッシベーション膜を積層すれば、図８に示す構成の半導体装置ができあがる。ＭＯＳ構造を作製する際の熱履歴による不純物の相互拡散により、第２の並列ｐｎ構造部２のｐ仕切り領域２０となるｐ半導体３６ｂの不純物濃度は、８×１０¹⁴ｃｍ^-3程度となる。また、ｐ⁺領域２７となるｐ⁺半導体３８ｂの不純物濃度は、８．８×１０¹⁴ｃｍ^-3程度となる。第１の並列ｐｎ構造部１のｐ⁺領域１４となるｐ⁺半導体３８ａの不純物濃度は、４．９×１０¹⁵ｃｍ^-3程度となる。

実施の形態３．
図１１は、本発明の実施の形態３にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図１１では、並列ｐｎ構造の表面層およびその上に形成される素子の表面構造については省略している。実施の形態３においては、ｘ方向およびｙ方向を実施の形態１と同じとする。

図１１に示すように、実施の形態３は、実施の形態１の図１に示す平面パターンにおいて、耐圧部の、矩形状のチップのｘ方向の辺と活性部との間の領域の並列ｐｎ構造を、活性部の第１の並列ｐｎ構造部１よりも微細なピッチの第２の並列ｐｎ構造部２としたものである。すなわち、耐圧部の、矩形状のチップの四辺の周縁に沿う領域全体が、第２の並列ｐｎ構造部２でできている。

実施の形態１と同様に、第１の並列ｐｎ構造部１のｐ仕切り領域１３にのみｐ⁺領域１４が設けられている場合には、図１１中の、活性部および耐圧部をｘ方向に横切る切断線Ｃ−Ｃ’における断面構成は、図２に示す構成と同じになる。その場合の寸法および濃度は、実施の形態１と同じであり、製造方法も実施の形態１と同じである。ただし、マスク酸化膜３３のパターニングを、図１１に示す並列ｐｎ構造のパターンにあわせて変更し、トレンチのパターンを変更する。このような構成によれば、耐圧部において空乏層がより一層、広がりやすくなるので、実施の形態１よりもさらに安定した耐圧を確保することができる。

また、実施の形態２と同様に、第１の並列ｐｎ構造部１のｐ仕切り領域１３内にｐ⁺領域１４が設けられ、かつ第２の並列ｐｎ構造部２のｐ仕切り領域２０内にｐ⁺領域２７が設けられている場合には、図１１中の切断線Ｃ−Ｃ’における断面構成は、図８に示す構成と同じになる。その場合の寸法および濃度は、実施の形態２と同じであり、製造方法も実施の形態２と同じである。ただし、マスク酸化膜３３のパターニングを、図１１に示す並列ｐｎ構造のパターンにあわせて変更し、トレンチのパターンを変更する。このような構成によれば、耐圧部において空乏層がより一層、広がりやすくなるので、実施の形態２よりもさらに安定した耐圧を確保することができる。

実施の形態４．
図１２は、本発明の実施の形態４にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図１２では、並列ｐｎ構造の表面層およびその上に形成される素子の表面構造については省略している。実施の形態４においては、ｘ方向およびｙ方向を実施の形態１と同じとする。

図１２に示すように、実施の形態４は、実施の形態３の図１１に示す平面パターンにおいて、耐圧部の第２の並列ｐｎ構造部２を、そのストライプパターンが活性部の第１の並列ｐｎ構造部１のストライプパターンに対して直交するように、配置したものである。すなわち、耐圧部では、第２の並列ｐｎ構造部２は、ｘ方向に伸びるｎ領域１９およびｐ仕切り領域２０をｙ方向に交互に繰り返し接合した構成となっている。この場合、ｎ領域２２は、矩形状のチップのｘ方向の辺を終端とする縁に沿って設けられている。

実施の形態１と同様に、第１の並列ｐｎ構造部１のｐ仕切り領域１３にのみｐ⁺領域１４が設けられている場合には、寸法および濃度は、実施の形態１と同じであり、製造方法も実施の形態１と同じである。また、実施の形態２と同様に、第１の並列ｐｎ構造部１のｐ仕切り領域１３内にｐ⁺領域１４が設けられ、かつ第２の並列ｐｎ構造部２のｐ仕切り領域２０内にｐ⁺領域２７が設けられている場合には、寸法および濃度は、実施の形態２と同じであり、製造方法も実施の形態２と同じである。ただし、いずれの場合でも、マスク酸化膜３３のパターニングを、図１２に示す並列ｐｎ構造のパターンにあわせて変更し、トレンチのパターンを変更する。

実施の形態５．
図１３は、本発明の実施の形態５にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図１３では、並列ｐｎ構造の表面層およびその上に形成される素子の表面構造については省略している。図１３に示すように、実施の形態５は、実施の形態１の図１に示す平面パターンにおいて、耐圧部の第２の並列ｐｎ構造部２Ａを、ストライプパターンではなく、ｐ仕切り領域２０がｎ領域１９に囲まれるようにして離散的に配置された構成としたものである。この場合、ｎ領域２２は、矩形状のチップの四辺に沿って設けられている。活性部の構成は、実施の形態１と同じである。

ｐ仕切り領域２０は、第２の並列ｐｎ構造部２Ａの表面に平行な断面の形状が略円形（楕円形、長円形を含む）をなす柱状の領域である。図１３に示す例では、ｐ仕切り領域２０の配置パターンは、六方最密格子状になっているが、正方格子状などでもよい。ｐ仕切り領域２０を構成する柱状領域の、第２の並列ｐｎ構造部２Ａの表面に平行な断面の面積は、第２の並列ｐｎ構造部２Ａの表面からｎ⁺⁺ドレイン層１１に至るまで、一定である。

また、ｐ仕切り領域２０の断面の円の直径は、活性部の第１の並列ｐｎ構造部１のｐ仕切り領域１３の幅よりも小さい。実施の形態５では、ｐ仕切り領域２０が離散的に配置されているために電位の回り込みが起こらず、耐圧構造としてガードリングを用いることができる。

実施の形態１と同様に、第１の並列ｐｎ構造部１のｐ仕切り領域１３にのみｐ⁺領域１４が設けられている構成とすることができる。この場合、製造方法は、実施の形態１と同じである。また、実施の形態２と同様に、第１の並列ｐｎ構造部１のｐ仕切り領域１３内にｐ⁺領域１４が設けられ、かつ第２の並列ｐｎ構造部２Ａのｐ仕切り領域２０内にｐ⁺領域２７が設けられている構成としてもよい。この場合には、製造方法は、実施の形態２と同じである。ただし、いずれの場合でも、マスク酸化膜３３のパターニングを、図１３に示す並列ｐｎ構造のパターンにあわせて変更し、トレンチのパターンを変更する。

実施の形態６．
図１４は、本発明の実施の形態６にかかる縦型ＭＯＳＦＥＴチップの要部を示す部分平面図である。なお、図１４では、並列ｐｎ構造の表面層およびその上に形成される素子の表面構造については省略している。図１４に示すように、実施の形態６は、実施の形態５の図１３に示す平面パターンにおいて、活性部の第１の並列ｐｎ構造部１Ａを、ストライプパターンではなく、ｐ仕切り領域１３がｎドリフト領域１２に囲まれるようにして離散的に配置された構成としたものである。耐圧部の構成は、実施の形態５と同じである。

ｐ仕切り領域１３は、第１の並列ｐｎ構造部１Ａの表面に平行な断面の形状が略円形（楕円形、長円形を含む）をなす柱状の領域である。図１４に示す例では、ｐ仕切り領域１３の配置パターンは、六方最密格子状になっているが、正方格子状などでもよい。ｐ仕切り領域１３を構成する柱状領域の、第１の並列ｐｎ構造部１Ａの表面に平行な断面の面積は、第１の並列ｐｎ構造部１Ａの表面からｎ⁺⁺ドレイン層１１に至るまで、一定である。

また、ｐ仕切り領域１３およびｐ仕切り領域２０の断面形状がともに円形の場合、耐圧部におけるｐ仕切り領域２０の円の直径は、活性部におけるｐ仕切り領域１３の円の直径よりも小さい。実施の形態６では、ｐ仕切り領域１３，２０が離散的に配置されているために電位の回り込みが起こらず、耐圧構造としてガードリングを用いることができる。

実施の形態１と同様に、第１の並列ｐｎ構造部１Ａのｐ仕切り領域１３にのみｐ⁺領域１４が設けられている構成とすることができる。この場合、製造方法は、実施の形態１と同じである。また、実施の形態２と同様に、第１の並列ｐｎ構造部１Ａのｐ仕切り領域１３内にｐ⁺領域１４が設けられ、かつ第２の並列ｐｎ構造部２Ａのｐ仕切り領域２０内にｐ⁺領域２７が設けられている構成としてもよい。この場合には、製造方法は、実施の形態２と同じである。ただし、いずれの場合でも、マスク酸化膜３３のパターニングを、図１４に示す並列ｐｎ構造のパターンにあわせて変更し、トレンチのパターンを変更する。

以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、厚さや幅などの寸法および濃度は一例であり、本発明はそれらの数値に限定されるものではない。また、並列ｐｎ構造上に、ＭＯＳＦＥＴ以外の素子、たとえばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ等を作製してもよい。また、上述した各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明は、大電力用半導体装置に有用であり、特に、並列ｐｎ構造をドリフト部に有するＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジスタ等の高耐圧化と大電流容量化を両立させることのできる半導体装置に適している。

本発明の実施の形態１にかかる半導体装置の要部を示す部分平面図である。 図１中の切断線Ａ−Ａ’における断面構成を示す縦断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の断面構成を示す縦断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の断面構成を示す縦断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の断面構成を示す縦断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の断面構成を示す縦断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の断面構成を示す縦断面図である。 本発明の実施の形態２にかかる半導体装置の要部を示す部分平面図である。 本発明の実施の形態２にかかる半導体装置の製造途中の断面構成を示す縦断面図である。 本発明の実施の形態２にかかる半導体装置の製造途中の断面構成を示す縦断面図である。 本発明の実施の形態３にかかる半導体装置の要部を示す部分平面図である。 本発明の実施の形態４にかかる半導体装置の要部を示す部分平面図である。 本発明の実施の形態５にかかる半導体装置の要部を示す部分平面図である。 本発明の実施の形態６にかかる半導体装置の要部を示す部分平面図である。 トレンチの掘り込みが不十分な半導体装置の製造途中の断面構成を示す縦断面図である。

符号の説明

１，１Ａ 第１の並列ｐｎ構造部
２，２Ａ 第２の並列ｐｎ構造部
１１ 第１導電型の低抵抗層（ｎ⁺⁺ドレイン層）
１２ 第１導電型の半導体領域（ｎドリフト領域）
１３，２０ 第２導電型の半導体領域（ｐ仕切り領域）
１４ 第１の内側領域（ｐ⁺領域）
１９ ｎ領域
２７ 第２の内側領域（ｐ⁺領域）
３１ 第１導電型の低抵抗層（ｎ⁺⁺半導体基板）
３２，３２ａ，３２ｂ，３２ｃ エピタキシャル成長させた第１導電型の半導体（ｎ半導体層）
３４ 第１のトレンチ
３５ 第２のトレンチ
３６，３６ａ，３６ｂ トレンチを埋める第２導電型の半導体（ｐ半導体）
３８，３８ａ，３８ｂ トレンチを埋める第２導電型の半導体（ｐ⁺半導体）

Claims (24)

1. 第１導電型の半導体領域と、第２導電型の半導体領域とが、交互に繰り返し接合された並列ｐｎ構造を、第１導電型の低抵抗層上に有する半導体装置であって、
   前記並列ｐｎ構造は、前記第１導電型の半導体領域と前記第２導電型の半導体領域との接合の繰り返しの周期が第１の周期である第１の並列ｐｎ構造部と、前記第１の周期よりも短い第２の周期である第２の並列ｐｎ構造部を有し、
   前記第１の並列ｐｎ構造部では、前記第２導電型の半導体領域の不純物濃度が、前記第１導電型の半導体領域との接合部に近い第１の外側領域よりも、該第１の外側領域の内側で、かつ前記第１の並列ｐｎ構造部の表面から所定の深さまでの第１の内側領域で、高くなっていることを特徴とする半導体装置。
2. 前記第２の並列ｐｎ構造部では、前記第２導電型の半導体領域の不純物濃度が、前記第１導電型の半導体領域との接合部に近い第２の外側領域よりも、該第２の外側領域の内側で、かつ前記第２の並列ｐｎ構造部の表面から所定の深さまでの第２の内側領域で、高くなっていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の内側領域の、前記並列ｐｎ構造の表面に平行な断面の面積は、前記第２の内側領域の、前記並列ｐｎ構造の表面に平行な断面の面積よりも、大きいことを特徴とする請求項２に記載の半導体装置。
4. 前記第１の内側領域は、前記第２の内側領域よりも、前記並列ｐｎ構造の表面に対して深いことを特徴とする請求項２または３に記載の半導体装置。
5. 前記第１の外側領域の、前記第１の内側領域との境界面に対して垂直な方向の幅と、前記第２の外側領域の、前記第２の内側領域との境界面に対して垂直な方向の幅とは、おおむね同じであることを特徴とする請求項２〜４のいずれか一つに記載の半導体装置。
6. 前記第１の内側領域の不純物濃度は、前記第２の内側領域の不純物濃度よりも、高いことを特徴とする請求項２〜５のいずれか一つに記載の半導体装置。
7. 前記第１の外側領域の不純物濃度は、前記第２の外側領域の不純物濃度よりも、高いことを特徴とする請求項２〜６のいずれか一つに記載の半導体装置。
8. 前記第１の並列ｐｎ構造部の前記第１導電型の半導体領域の不純物濃度は、前記第２の並列ｐｎ構造部の前記第１導電型の半導体領域の不純物濃度よりも、高いことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
9. 前記第１の並列ｐｎ構造部の前記第２導電型の半導体領域の不純物濃度は、前記第２の並列ｐｎ構造部の前記第２導電型の半導体領域の不純物濃度よりも、高いことを特徴とする請求項１に記載の半導体装置。
10. 前記第２の並列ｐｎ構造部は、前記第１の並列ｐｎ構造部の周縁部に配置されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
11. 前記並列ｐｎ構造の平面的パターンは、ストライプ状であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
12. 平面形状が矩形状をなす素子領域の中央部に前記第１の並列ｐｎ構造部が配置されており、前記素子領域の中央部に配置された前記第１の並列ｐｎ構造部の第１導電型の半導体領域の長手方向に垂直な辺に沿う周縁部に前記第１の並列ｐｎ構造部が配置され、前記素子領域の中央部に配置された前記第１の並列ｐｎ構造部の第１導電型の半導体領域の長手方向に平行な辺に沿う周縁部に前記第２の並列ｐｎ構造部が配置されていることを特徴とする請求項１１に記載の半導体装置。
13. 前記第２の並列ｐｎ構造部の少なくとも一部が、耐圧構造の少なくとも一部を構成していることを特徴とする請求項１０〜１２のいずれか一つに記載の半導体装置。
14. 第１導電型の半導体よりなる低抵抗層上に、該低抵抗層よりも高抵抗な第１導電型の半導体をエピタキシャル成長させる工程と、
    前記エピタキシャル成長により前記低抵抗層上に積層された前記第１導電型の半導体層にトレンチを形成する工程と、
    前記第１導電型の半導体層に形成された前記トレンチ内に、第２導電型の半導体をエピタキシャル成長させて、前記トレンチを前記第２導電型の半導体領域で埋める工程と、
    を含み、
    前記第１導電型の半導体層にトレンチを形成する際に、同一素子領域内に２以上の異なる幅および周期のトレンチを形成することを特徴とする半導体装置の製造方法。
15. 前記第１導電型の半導体層にトレンチを形成する際に、最も幅の狭いトレンチが前記低抵抗層に達するまで、半導体層にトレンチを形成する処理を続けることを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記第１導電型の半導体層にトレンチを形成する際に、第１の幅および周期を有する第１のトレンチ、および該第１のトレンチの周縁部に、第２の幅および周期を有する第２のトレンチを形成することを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
17. 前記第１導電型の半導体層にトレンチを形成する際に、前記第２のトレンチの第２の幅および周期を、前記第１のトレンチの第１の幅および周期よりも、短くすることを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記第１導電型の半導体層にトレンチを形成する際に、トレンチの平面的パターンをストライプ状にすることを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
19. 前記第１導電型の半導体層にトレンチを形成する際に、平面形状が矩形状をなす素子領域の中央部に第１の幅および周期を有する第１のトレンチ、前記素子領域の中央部の前記第１のトレンチの長手方向に垂直な辺に沿う周縁部に第１の幅および周期を有する第１のトレンチ、前記素子領域の中央部の前記第１のトレンチの長手方向に平行な辺に沿う周縁部に第２の幅および周期を有する第２のトレンチを形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
20. 前記第１導電型の半導体層にトレンチを形成する際に、前記第２のトレンチの第２の幅および周期を、前記第１のトレンチの第１の幅および周期よりも、短くすることを特徴とする請求項１９に記載の半導体装置の製造方法。
21. 前記トレンチを第２導電型の半導体領域で埋めている途中で、該第２導電型の半導体領域の不純物濃度を１回以上変化させることを特徴とする請求項１４〜２０のいずれか一つに記載の半導体装置の製造方法。
22. 前記トレンチを第２導電型の半導体領域で埋めている途中で、該第２導電型の半導体領域の不純物濃度を高く変化させることを特徴とする請求項２１に記載の半導体装置の製造方法。
23. 前記トレンチを第２導電型の半導体領域で埋めている途中で、幅の狭いトレンチが埋まった後、幅の広いトレンチが完全に埋まる前に、該第２導電型の半導体領域の不純物濃度を変化させ、その変化した不純物濃度の半導体で幅の広いトレンチを完全に埋めることを特徴とする請求項２１または２２に記載の半導体装置の製造方法。
24. 前記トレンチを第２導電型の半導体領域で埋めている途中で、幅の狭いトレンチが完全に埋まる前に、該第２導電型の半導体領域の不純物濃度を変化させ、その変化した不純物濃度の半導体ですべてのトレンチを完全に埋めることを特徴とする請求項２１または２２に記載の半導体装置の製造方法。
    

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