JP2012174704A - 超接合半導体素子 - Google Patents

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Abstract

【課題】電流検出用センス素子領域を備える超接合半導体素子において、主素子領域とセンス素子領域とを電気的に分離しても耐圧の低下を抑えることができること。
【解決手段】n型基板の一方の主面の垂直に長い形状の複数のn型領域１とp型領域２が、前記主面方向に平行に交互に隣接配置してなる並列ｐｎ層１００を共通のドリフト層として備え、前記一方の主面に、主ゲート電極１４と主ソース電極１６ａを有する主素子領域７と、センスゲート電極１４とセンスソース電極１６ｂを有するセンス素子領域８とを備え、他方の主面に共通のドレイン電極を備え、前記一方の主面の主素子領域７とセンス素子領域８の間に分離領域９を有し、該分離領域９が、n型領域３中に前記並列ｐｎ層に平行および直交する方向で電気的にフローティング状態に配設される複数のp型領域４を備える超接合半導体素子３０とする。
【選択図】 図１

Description

本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ等に適用可能な高耐圧且つ大電流容量の超接合半導体素子に関する。
パワー用縦型半導体素子において、不純物濃度をそれぞれ高めた複数のｎ型領域とｐ型領域を、主面に垂直方向に長いと共に幅が狭い形状にするとともに、主面に平行な方向には交互に隣接配置させてなる並列ｐｎ層のドリフト層を有する半導体デバイスが知られている。この並列ｐｎ層のドリフト層を有する半導体デバイスを、以降、超接合半導体素子と称することにする。この超接合半導体素子は、オフ状態では、前述の並列ｐｎ層内で、主面に垂直方向に配向し、主面に平行方向には相互に平行に並ぶ複数のｐｎ接合から空乏層がその両側のｎ型領域とｐ型領域内へ主面に平行方向にそれぞれ伸張し、速やかにドリフト層全体を空乏化する構成にされているため、高耐圧化と低オン抵抗化を同時に図ることができる。
一方、パワー半導体素子では、一般に短絡等の発生時に素子に過電流が流れると、破壊を起こす可能性があるため、素子と別に電流検出部を設けることにより素子に流れる過電流を前もって検出し、この過電流信号を基にゲート制御により電流を制御して素子の破壊を防止する方法が多く採用されている。この素子破壊防止方法では、主素子に並列に接続した別個の副素子に電流検出抵抗を直列接続し、過電流が流れたときに電流検出抵抗両端に発生する電位差を検知する電流検出方法が一般的である。
このような電流検出方法を超接合半導体素子に適用したものが既に発表されている（特許文献１）。この特許文献１の記載によれば、図３の超接合半導体素子の並列ｐｎ層の平面パターンを示す平面図のように、電流検出部となる電流検出セル領域（センス素子領域８）を主素子領域７と同一チップ内に形成して一体化することにより、部品の簡素化・小型化を図ることを特徴としている。図３の符号に関し、未説明符号を以下説明する。１は主素子領域内のｎ領域、２は主素子領域内のｐ領域、３は分離領域内のｎ領域、４は分離領域内のｐ領域、５はセンス素子領域内のｎ領域、６はセンス素子領域内のｐ領域、９は分離領域である。
また、絶縁ゲートトランジスタが半導体基板に複数のセルの集合体として形成されてなる半導体装置であって、メインセルとセンスセルの、各ゲート端子および各ソース端子がそれぞれ共通接続され、センスセルのドレインが電流検出抵抗を介してメインセルのドレインと共通接続される半導体装置がメインセルに流れる電流を精度良く検出することが知られている（特許文献２）。
特開２００６−３５１９８５号公報 特開２００９−１５２５０６号公報
しかしながら、前記特許文献１の記載のように、図３のように、ドリフト層を構成する並列ｐｎ層１００を、主素子領域とセンス素子領域とで共通するストライプ状の平面パターンで連続的に形成すると、両領域はｐ型領域２の内部抵抗を介して電気的に接続されているので、相互に電流が分流することが避けられないため電流検出精度が低下する。従って、主素子領域７とセンス素子領域８とを電気的に分離する必要があるが、単純に主素子領域７とセンス素子領域８の間でｐ型領域２を分離切断して切り離すと、その部分で並列ｐｎ層１００が途切れてしまうため耐圧が低下する問題がある。
本発明は、以上説明した点に鑑みてなされたものである。本発明の目的は、電流検出用の電流センス素子領域を備える超接合半導体素子において、主素子領域とセンス素子領域とを電気的に分離しても耐圧の低下を抑えることができる超接合半導体素子を提供することである。
前記本発明の目的を達成するために、n型半導体基板の一方の主面の垂直方向に長い形状の複数のn型領域とp型領域が、前記主面に平行な方向に交互に隣接配置してなる並列ｐｎ層を共通のドリフト層として備え、前記一方の主面に、主ゲート電極と主ソース電極を有する主素子セルを含む主素子領域と、センスゲート電極とセンスソース電極を有するセンスセルを含むセンス素子領域とを備え、他方の主面に共通のドレイン電極を備える超接合半導体素子において、前記半導体基板の一方の主面の主素子領域とセンス素子領域の間に分離領域を有し、該分離領域が、n型領域中に前記並列ｐｎ層に平行および直交する方向で電気的にフローティング状態に配設される複数のp型領域を備える超接合半導体素子とする（請求項１）。前記主素子領域と前記センス素子領域に形成される並列ｐｎ層がストライプ状平面パターンを備えることが好ましい（請求項２）。前記並列ｐｎ層が、主素子領域とセンス素子領域との間の分離領域内ではn型領域内にp型領域が格子状平面パターンで配設される構成を有することも好ましい（請求項３）。前記分離領域における並列ｐｎ層の繰り返しピッチが、主素子領域とセンス素子領域における並列ｐｎ層の繰り返しピッチより狭くすることもできる（請求項４）。前記センス素子領域が、前記分離領域を介して前記主素子領域に囲まれている構成の超接合半導体素子とすることが望ましい（請求項５）。前記分離領域の表面上の酸化膜の厚さが、前記ゲート電極直下のゲート酸化膜より厚くすることがより好ましい（請求項６）。前記分離領域内のn型領域とp型領域の主面間方向の厚さが、主素子領域の並列ｐｎ層の主面間方向の厚さより厚い超接合半導体素子とすることがより望ましい（請求項７）。
本発明によれば、電流検出用の電流センス素子領域を備える超接合半導体素子において、主素子領域とセンス素子領域とを電気的に分離しても耐圧の低下を抑えることができる超接合半導体素子を提供することができる。
本発明の実施例１にかかる超接合ＭＯＳＦＥＴの並列ｐｎ層の平面パターンを示す平面図である。 前記図１のＡ−Ａ線断面図である。 本発明の実施例２にかかる超接合ＭＯＳＦＥＴの並列ｐｎ層の平面パターンを示す平面図である。 従来の超接合ＭＯＳＦＥＴの並列ｐｎ層の平面パターンを示す平面図である。 前記図３のＢ−Ｂ線断面図である。 本発明の実施例３にかかる超接合ＭＯＳＦＥＴの並列ｐｎ層の平面パターンを示す平面図である。 前記図４のＣ−Ｃ線断面図である。 本発明の実施例４にかかる超接合ＭＯＳＦＥＴの並列ｐｎ層の平面パターンを示す平面図である。 前記図４のＤ−Ｄ線断面図である。 本発明の超接合半導体素子に接続して過電流を検出して素子の破壊を防止する過電流保護回路を含む等価回路図である。
以下、本発明の超接合半導体素子にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
超接合半導体素子を破壊する程度の過電流が流れた場合に、超接合半導体素子に流れる過電流を検出して主素子のゲート信号にフィードバックし、主素子に流れる電流を制御することにより主素子の破壊を防ぐ方法が多く採用されている。たとえば、図８は本発明にかかる主素子３１とセンス素子３２を有する超接合半導体素子３０に過電流保護回路３６を接続させた等価回路である。この図８に示す等価回路によれば、本発明の超接合半導体素子３０のドレインから過電流が流れた場合、センス素子３２のソース側に接続された過電流検出用抵抗３３の両端の電位差として検知された電圧ＶＳは、接続されているＶＧ制御用素子３５のゲート入力電圧Ｖｓとなる。この過電流の検出により生じたゲート入力電圧ＶｓがＶＧ制御用素子３５に入力されると、制御用素子３５のしきい値電圧以上で導通する。その結果、主素子３１に入力されるゲート電圧ＶＧがＶＧ制御用素子３５の導通により短絡され低下し、主素子３１の電流を低下させるので、過電流による超接合半導体素子３０の破壊を防止することができる。３４はゲート−ソース間の過電圧保護用のツェナーダイオードである。図８では主素子３１とセンス素子３２のゲートＶＧは共通に接続されているが、図８の主素子とセンス素子のゲートを別個に独立させてもよい。この場合、図８のＶＧは主素子のゲートになる。
図１、図１−１に、本発明の超接合半導体素子３０にかかる実施例１として、縦型超接合ＭＯＳＦＥＴの平面図および図１のＡ−Ａ断面図を示す。図１では、判り易くするために縦型超接合ＭＯＳＦＥＴの半導体基板の表面上に通常備えている絶縁膜や金属電極膜を省略し、基板表面に表れる並列ｐｎ層１００、１０１、１０２の平面パターンを示している。この並列ｐｎ層１００、１０１、１０２は、破線で示す主素子領域７内の並列ｐｎ層１００および破線で示すセンス素子領域８内の並列ｐｎ層１０１ではいずれもストライプ状の平面パターン形状が採用されている。並列ｐｎ層１００のｐ型領域２と並列ｐｎ層１０１のｐ型領域６は、センス素子領域８の近辺では、主素子領域７とセンス素子領域８とを分離する分離領域９により連続せず分断された構造となっている。センス素子領域８は分離領域９によって四方を取り囲まれる配置を有する。分離領域９内では、ｎ型領域３内にｐ型領域４が格子状の平面パターンで配置される構成となっている。主素子領域７が前記図８に示す超接合半導体素子３０の主素子３１に、同じくセンス素子領域８がセンス素子３２にそれぞれ相当する。
図１では省略されているが、ゲート電極１４およびドレイン電極２０は主素子領域７とセンス素子領域８とでそれぞれ共用であり、それぞれ個別に複数のセル同士が電気的に接続された一体の電極膜で形成される。主素子領域７のソース電極１６ａおよびセンス素子領域８のセンスソース電極１６ｂは、それぞれの領域の表面の電極膜として別個に形成され、電気的には分離されている。ソース電極をそれぞれの領域に別個に設けることで電流経路を分離し、センスソース側に外部接続された抵抗３３によりその電位差を検知して過電流の検出を行っている。
ここで、並列ｐｎ層のｐ型領域１、３が主素子領域７とセンス素子領域８で分断されていなかった従来の構造について、前記図３の超接合半導体素子の並列ｐｎ層の平面パターンを示す平面図および図３−１の断面図を用いて説明する。図３に示すように、ストライプ状の平面パターンの長手方向（図中ｘ方向）と直交する方向（図中ｙ方向）では、ｎ型領域１とｐ型領域２とはドリフト層中では電気的に分離されているので、図３−１に示すように、分離領域９内のｐベース領域１０中に設けられるｎソース領域１２を省略することにより、主素子領域７とセンス素子領域８を分離することは容易にできる。しかし、ストライプの長手方向（図中ｘ方向）と平行な方向（図中ｘ方向）では、図３、図３−１に示すように、ｐ型領域２、４、６が主素子領域７と分離領域９とセンス素子領域８との間で連続しており、主素子領域７とセンス素子領域８を電気的に完全に分離することは困難である。つまり、主素子領域７のｐベース領域１０ａはセンス素子領域のセンスｐベース領域１０ｂとｐ型領域２、４、６内の電流経路に沿って発生する内部抵抗を介して接続されることになる。前記特許文献１の記載のように、この内部抵抗を過電流検出抵抗とすると、過電流検出の高精度化に問題が生じることがある。これを回避するため単純にｐ型領域２、４、６を分断して、たとえば、分離領域９中のみのｐ型領域４を削除すると、主素子領域７とセンス素子領域８の間で空乏層が拡がりづらくなり、耐圧の低下を招くことになる。
そこで、図１のように主素子領域７とセンス素子領域８の間の分離領域９にｐ型領域４をストライプ状ではなく格子状の平面パターンで配置することで、並列ｐｎ層のストライプ形状と直交する方向および平行な方向のいずれにおいても、ｐ型領域２、６は格子状のｐ型領域４で分離されるため、主素子領域７とセンス素子領域８を電気的に分離することが可能となる。さらに、主素子領域７とセンス素子領域８の間のｐ型領域を完全に分断するのではなく、格子状平面パターンのｐ型領域４が配置されることで、主素子領域７とセンス素子領域８と分離領域９のそれぞれの境界でも空乏層を拡げ易くし、耐圧を維持し耐圧低下を招かないようにすることができる。さらに、図１−１に示すように、分離領域９内における並列ｐｎ層の主面間の厚さｔｓｊ−ｓｅｐを主素子領域やセンス素子領域における並列ｐｎ層の厚さｔｓｊ−ｍａｉｎよりも厚くすることができるため、並列ｐｎ層による耐圧も向上するメリットも得られる。なお、主素子領域７の外周側には耐圧構造部２１が、破線２２で囲まれた領域内にはゲート電極パッドがそれぞれ設けられる。
以上説明した実施例１によれば、耐圧低下を招くこと無く、センス素子領域のソース電極に接続される過電流保護回路により、超接合半導体素子を過電流から保護することができる。
図２は本発明の実施例２にかかる縦型超接合ＭＯＳＦＥＴの電極膜を除いた並列ｐｎ層を示す平面パターンの平面図である。
実施例２は実施例１の変形例であり、実施例１と異なるのは、分離領域９内の格子状の平面パターンの並列ｐｎ層１０２のピッチを、主素子領域７およびセンス素子領域８での並列ｐｎ層１００、１０１のピッチより狭くしていることである。実施例２にかかる縦型超接合ＭＯＳＦＥＴは並列ｐｎ層１０２のピッチを狭くすることで、空乏層がより拡がりやすく電界が緩和されやすくなるので、高耐圧化が可能となる。
図４、図５は、それぞれ本発明の実施例３にかかる縦型超接合ＭＯＳＦＥＴの並列ｐｎ層の平面パターンを示す平面図（図４）と図４のＣ−Ｃ線断面図（図５）である。図４では、判り易くするために、半導体基板の表面上に通常備えている絶縁膜や金属電極膜を省略し、その下側の基板表面の並列ｐｎ層１００、１０１、１０２の平面パターンを示している。
前記図１と同様に、素子領域の並列ｐｎ層は、主素子領域７およびセンス素子領域８のいずれもストライプ状の形状を採用しており、主素子領域７とセンス素子領域８の間の分離領域９にてｐ型領域２、６が分断された構造となっている。センス素子領域８は分離領域９に四方を取り囲まれた配置にされており、分離領域９では、ｎ型領域３内にｐ型領域４が格子状の平面パターンで配置されている。
図４に示す平面図では実施例１の図１と同様の図面になっているが、実施例３では図５に示すように、ゲート電極１４およびドレイン電極２０は主素子領域７とセンス素子領域８で共用であり、主素子領域７のソース電極１６ａおよびセンス素子領域８のセンスソース電極１６ｂは、それぞれ個別に複数のセル同士が電気的に接続された一体の電極膜で形成される。ソース電極１６ａ、１６ｂをそれぞれの領域に別個に設けることで電流経路を分離し、センス素子領域８のソース側に接続された外部抵抗３３（図８に示す）によりその電位差を検知して過電流の検出を行っている。
主素子領域７、センス素子領域８およびその分離領域９において、それらの表面の酸化膜の厚さが同じであった場合、分離領域９において耐圧の低下が生じ易くなる。その理由は、分離領域９では、他の領域のストライプ状平面パターンと異なり格子状平面パターンの並列ｐｎ層を有しており、ストライプ状の並列ｐｎ層から格子状の並列ｐｎ層へと異なる構造へ遷移するため、耐圧低下防止に欠かせない並列ｐｎ層の電荷バランスが崩れやすくなっているからである。そのため、分離領域９における耐圧の低下がない超接合半導体素子を作製するには、厳密な素子設計・正確なプロセス制御が必要となる。
そこで、実施例３にかかる本発明では、図５のように分離領域９の表面における酸化膜の厚さｔｏｘ１をその他領域の表面におけるゲート酸化膜の厚さｔｏｘ２より厚くしたのである。このことにより、厚くなった酸化膜により並列ｐｎ層の電界緩和が可能であるため、分離領域９で前述のように電荷バランスが崩れた場合でも、低下した耐圧がフィールドプレート効果により酸化膜に分担されて分離領域９での耐圧低下を防止することが可能となるのである。また、分離領域９の表面の酸化膜を厚くすることにより、製造工程上で分離領域９の表面において、ｐベース領域およびｎソース領域を形成することができなくなる。しかし、分離領域９はドレイン／エミッタ電流に寄与しないため、元来これら領域は不要であるから問題ない。図５に示すように、逆に、分離領域内における並列ｐｎ層の主面間の厚さｔｓｊ−ｓｅｐを他領域における並列ｐｎ層の厚さｔｓｊ−ｍａｉｎよりも厚くすることができるため、並列ｐｎ層による耐圧も向上する。
以上の説明では、ゲート酸化膜圧ｔｏｘ２より厚い分離領域酸化膜厚ｔｏｘ１を分離領域９の表面に形成することにより、分離領域９にて耐圧が低下することなく、一つの半導体素子中に、電気的に分離された電流検出用のセンス素子領域を作り込むことができる。
図６、図７は、それぞれ本発明の実施例４にかかる縦型超接合ＭＯＳＦＥＴの電極膜を除いた並列ｐｎ層を示す平面パターンの平面図と図６のＤ−Ｄ線断面図である。前記実施例３の変形例であり、実施例３と異なるのは、分離領域９における格子状の並列ｐｎ層１０１の繰り返しピッチＷ１を、主素子領域７およびセンス素子領域８における並列ｐｎ層１００、１０２の繰り返しピッチＷ２より狭くしていることである。実施例４にかかる縦型超接合ＭＯＳＦＥＴは分離領域９の並列ｐｎ層のピッチを狭くすることで、空乏層が拡がりやすく電界が緩和される。従って、酸化膜の厚さを厚くすること合わせ、実施例４にかかる縦型超接合ＭＯＳＦＥＴでは、分離領域９内の並列ｐｎ層においても電界の緩和が可能となるため、いっそうの高耐圧化が期待できる。
以上、説明したように、本発明の実施例１、２、３、４にかかる超接合ＭＯＳＦＥＴによれば、耐圧が低下することなく、一つの半導体素子中に過電流検出用のセンス素子領域を作りこむことができ、過電流保護回路を接続することにより、超接合ＭＯＳＦＥＴを過電流から保護することができる。また、以上の実施例の説明では、本発明の超接合半導体素子として、超接合ＭＯＳＦＥＴを用いて説明してきたが、超接合ＩＧＢＴにも適用することができる。超接合ＩＧＢＴに本発明を適用する場合は、前述の実施例の説明中のソースをエミッタに、ドレインをコレクタに読み替えるとともに、周知の製法により半導体基板の裏面を研削後、裏面にｐ型コレクタ層および必要に応じてｎ型フィールドストップ層を形成する必要がある。
１、３、５ ｎ型領域
２、４、６ ｐ型領域
７ 主素子領域
８ センス素子領域
９ 分離領域
１０ ｐベース領域
１２ ｎソース領域
１３ ゲート酸化膜
１４ ゲート電極
１５ 層間絶縁膜
１６ａ、１６ｂ
１７ 酸化膜
２０ ドレイン電極
３０ 超接合半導体素子
３１ 主素子
３２ センス素子
３３ 過電流検出用抵抗
３４ ツェナーダイオード
３５ ＶＧ制御素子
３６ 過電流保護回路
１００、１０１，１０２ 並列ｐｎ接合

Claims (7)

  1. 第１導電型半導体基板の一方の主面の垂直方向に長い形状の複数の第１導電型領域と第２導電型領域が、前記主面に平行な方向に交互に隣接配置してなる並列ｐｎ層を共通のドリフト層として備え、前記一方の主面に、主ゲート電極と主ソース電極を有する主素子セルを含む主素子領域と、センスゲート電極とセンスソース電極を有するセンスセルを含むセンス素子領域とを備え、他方の主面に共通のドレイン電極を備える超接合半導体素子において、前記半導体基板の一方の主面の主素子領域とセンス素子領域の間に分離領域を有し、該分離領域が、第１導電型領域中に前記並列ｐｎ層に平行および直交する方向で電気的にフローティング状態に配設される複数の第２導電型領域を備えることを特徴とする超接合半導体素子。
  2. 前記主素子領域と前記センス素子領域に形成される並列ｐｎ層がストライプ状平面パターンを備えることを特徴とする請求項１に記載の超接合半導体素子。
  3. 前記第並列ｐｎ層が、主素子領域とセンス素子領域との間の分離領域内では第１導電型領域内に第２導電型領域が格子状平面パターンで配設される構成を有することを特徴とする請求項１または請求項２に記載の超接合半導体素子。
  4. 前記分離領域における並列ｐｎ層の繰り返しピッチが、主素子領域とセンス素子領域における並列ｐｎ層の繰り返しピッチより狭いことを特徴とする請求項１乃至３のいずれか一項に記載の超接合半導体素子。
  5. 前記センス素子領域が、前記分離領域を介して前記主素子領域に囲まれていることを特徴とする請求項１乃至４のいずれか一項に記載の超接合半導体素子。
  6. 前記分離領域の表面上の酸化膜の厚さが、前記ゲート電極直下のゲート酸化膜より厚いことを特徴とする請求項１乃至５のいずれか一項に記載の超接合半導体素子。
  7. 前記分離領域内の第１導電型領域と第２導電型領域の主面間方向の厚さが、主素子領域の並列ｐｎ層の主面間方向の厚さより厚いことを特徴とする請求項１乃至６のいずれか一項に記載の超接合半導体素子。
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